KR0145069B1 - 기판온도 감지소자를 구비한 반도체 구조물 및 그 형성공정 - Google Patents

기판온도 감지소자를 구비한 반도체 구조물 및 그 형성공정

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Abstract

내용없음

Description

기판 온도 감지 소자를 구비한 반도체 구조물 및 그 형성 공정
제1도는 종래 기술에 따라 온도 보상 전력 MOSFET 를 구성하는 회로도.
제2도는 종래 기술에 따라 제1도의 회로의 디바이스가 어떻게 구현 되는지를 보여주는 반도체 칩의 개략적인 일부 단면도.
제3도는 본 발명에 따라 과전압 보호 디바이스와 결합된 온도 감지 소자의 회로도.
제4도는 제3도 회로의 디바이스가 어떻게 구현되는지를 보여주는, 제2도와 유사한 본 발명에 따른 반도체칩의 개략적인 일부 단면도.
제5도는 본 발명의 양호한 실시예에 따른 본 발명의 장치의 간이화된 평면도.
제6도는 여러 온도에서 본 발명의 온도 감지 다이오드의 전류 전압 특성을 나타내는 그래프도.
제7도는 관련 전력 MOSFET가 온 및 오프로 반복될때 본 발명의 온도 감지 다이오드의 과도 응답도를 나타내는 그래프도.
*도면의 주요부분에 대한 부호의 설명
12:MOSFET13:부하
14,16:트랜지스터18:다이오드 스택
32: P+ 기판34:P 영역
36,38:N 튜브(tub) 40:P+ 영역
42:폴리실리콘 영역44,46:P+영역
48:폴리실리콘 영역50: N+ 영역
52:P+ 영역54:다영역
본 발명은 전자 디바이스용 수단 및 방법에 관한 것으로, 더욱 특히 기판 온도 감지 소자를 일체화한 반도체 디바이스용 수단 및 방법에 관한 것이다.
조절되지 않는 온도 상승으로부터 디바이스 또는 회로가 불능되지 않게 보호하기 위하여 기판 온도의 상승 또는 하강을 검출하는 기판 온도 감지 소자를 구체화 하는 것은 전자 분야, 특히 반도체 분야에서 알려져 있다.
PN 접합은 반도체 디바이스용의 적절한 온도 감지소자의 제조를 가능하게 한다. 순방향 바이어스된 PN 접합을 흐르는 전류는 인가 전압, 접합 면적 및 접합 온도에 종속하며, 적절히 조정되면, 접합 온도의 측정용으로서 사용될 수 있다.
만약 감지 전류가 작고, 기판 재질의 열전도도가 적당하면, 감지 접합에서의 온도는 인접 기판 온도의 합리적인 측정치가 된다. 모놀리식(monolithic)(기판내에 조립됨) PN 접합이 사용되는 경우, 상기는 대부분의 상황에서의 합리적인 근사법이 된다.
그러나, 기판 PN 접합을 이용함으로써 직면하는 어려움은 접합이 기판에 전기적으로 연걸되는 것이다. 이것은 회로적인 관점에서 PN 접합을 이용하기 어렵게 한다. 정교한 구성 또는 회로 기술이 사용되지 않으면, 직렬 또는 병렬로 다수의 PN 접합을 공급하기는 어려우며, 동일 기판에서, 보호되어질 디바이스 또는 회로와 다수의 PN 접합면을 전기적으로 절연하는 것은 어렵거나 불가능하다.
이 문제에 대한 부분적인 해결이 1987년 6월 Power Electronics Specilist's Conference 의 회의록 페이지 31 내지 37 에서 Self-Thermal Protecting Power MOSFET'S 라고 명명된 논문에서 Y.Tsuzuki(이후 Tsuzuki 라 함)등에 의해 제안되었다.
Tsuzuki 는 전력 MOSFET 를 과열로 부터 보호하기 위해 전력 MOSFET의 전계 산화물상의 폴리 실리콘내에 형성된 일렬로 직렬 연결되는 다이오드를 사용한다.
폴리실리콘 온도 감지 다이오드는 기판으로 부터 전기적으로 절연되기 때문에, 동일 칩상에 형성된 쌍안정 래치의 상태를 조절하는 전압 분배기 회로에서 배열될 수 있다. 감지 다이오드의 온도가 기판 온도에서의 증가에 응답하여 증가할때 일련의 감지 다이오드 양단간의 순방향 전압 강하는 래치의 토글점 이하로 감소한다.
래치가 절환될때, 여기에 결합된 전력 MOSFET의 게이트는 열손상이 방지되도록 디바이스를 동작하지 않는 전기 위압으로 가져간다.
Tsuzuki 의 배열은 종래 기술에서 소수 문제점을 극복하지만, 여전히 많은 문제점을 안고 있다. 예를들어, 다이오드가 보호되도록 고안된 반도체 기판과 Tsuzuki의 온도 감지 다이오드 사이에는 상당한 열 임피던스가 존재 한다.
이것은 Tsuzuki 다이오드가 전계 산화물에 의해 기판과는 열적으로 절연되기 때문이다. 전계 산화물(예, sio2)은 Tsuzuki 의 실리콘 기판보다 열적으로 전도성이 대략 100 배 정도 작다.
다른 조건이 같다면, Tsuzuki 에 의해 이용된 형태의 폴리 다이오드는 기판 온도에서의 변화 응답에 더딜것이며, 소망된 만큼 정확하게 기판 온도를 추적할 수 없을 것이다.
이와 같이, 다이오드가 보호되도록 고안된 반도체 기판에 보다 양호하게 열적으로 결합되고 전기적으로는 절연되는 개선된 온도 감지 장치에 대한 필요성이 계속해서 존재하게 된다.
본 발명의 목적은 반도체 기판상에서 온도를 감지 하기 위한 개선된 수단 및 방법을 제공하는 것이다. 본 발명의 다른 목적은 감지기의 출력을 사용하여 과온도 상태에서 보호되는 소자를 구비한 기판에서 온도를 감지 하는 개선된 수단 및 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 기판에서 전기적으로는 절연되나 열적으로 양호하게 결합되는 개선된 감지기를 제공하는 것이다.
과온도 상태로부터 반도체 기판을 보호하기 위한 개선된 온도 감지기는 반도체 기판과, 예를들어, 전력 MOSFET 상의 게이트용으로 사용되는 다수의 보다 얇은 영역과 예를 들어, 반도체 디바이스 사이의 전계 유전체용으로 사용되는 보다 두꺼운 영역을 포함하면서 기판상에 위치한 유전체, 및 유전체의 보다 얇은 영역을 통해 기판 온도를 감지하는 최소한 한개의 보다 얇은 영역상에 위치한 PN 접합을 갖는 반도체층을 포함하는 구조로서 제공된다.
상기 반도체층은 바람직하게는 다층(polylayer)이며, 양호한 실시예에서, 다수의 병렬 PN 접합 또는 직-병렬 접합을 포함한다.
다수의 병렬 PN 접합은 양호하게는 다수로 구성된 가용 링크(fusibli links)로 분리 가능하다.
PN 접합으로부터 한개이상의 리드가 디바이스의 외부 단자까지 확장되는 경우, 접합하의 얇은 유전체의 균열을 방지하도록 기판 혹은 기준 단자와 온도 감지 접합 사이에서 결합된 전기 과전압 보호 수단을 공급하는 것이 바람직하다.
과전압 보호 수단은 양호하게 PN 접합 양단간에 결합된 역병렬 다이오드 및 역병렬 다이오드의 한단에서 기판으로 결합된 최소한 두개의 백 투 백(back to back) 다이오드를 포함한다.
특히, 기판 온도 감지 소자와 활성 MOSFET 를 결합하는 것을 허용하는 상술의 구조는 반도체 기판을 제공하는 단계와, 제1두께의 제1영역과 보다 큰 제2두께의 제2 영역을 가지는 유전체를 기판상에 형성하는 단계, 및 예를들어, 상기 기판에 전기적으로는 분리되나 제1영역을 통해 기판에 열적으로 결합된 다결정 반도체 층 내의 반도체 PN 접합을 상기 제1영역상에 형성하는 단계를 포함하며, 상기에서 제1두께는 예를들어, 기판상의 다른 곳에서 형성된 활성 MOSFET 의 게이트 유전체 두께에 해당하며, 제2두께는 예를 들어, 활성 MOSFET 를 절연하는 전계 유전체의 두께에 해당한다.
PN 접합은 얇은 유전체 위의 반도체층의 인접 영역을 역으로 도우핑하여 용이하게 이루어진다.
전계 유전체 위의 반도체층에서 최소한 두개의 백투백 PN 접합을 포함하는 과전압 보호 디바이스는 동일 반도체층에 다른 다수의 다이오드를 서로 인접하게 형성시키므로써 용이하게 제공된다.
접합은 반도체층과 거의 직각으로 된다.
이후, 보다 더 상세한 설명을 위해 도면을 참조 하여 설명할 것이다.
제1도는 Tsuzuki 에 따라 P 채널 전력 MOSFET 의 자동 과전압 보호를 제공하는 회로(10)를 도시한다.
회로(10)는 Vcc 및 부하(13)사이에서 결합된 전력 MOSFET(12)를 구비한다.
트랜지스터(14,16), 온도 감지 다이오드 스택(18), 저항기(20,22,24,26)및 제너 다이오드(28)는 온도 감지 다이오드스택(18)의 순방향 저항에 응답하는 쌍안정 래치를 형성한다.
다이오드 스택(18)의 온도가 증가하면, 그 순방향 강하는 감소한다.
트랜지스터(14,16)의 임계 전압과 비교하여 저항기의 크기 및 제너 전압을 조정함으로써, 소망의 상한 온도 한계에 도달할때, 래치는 토글되고, 트랜지스터(14)는 턴온(turn on)되며 이에 의해 트랜지스터(12)가 차단되도록 트랜지스터(12)의 게이트를 임계 이하로 스윙한다.
전력 트랜지스터(12)는 상기 래치가 토글되어 그의 초기 상태로 되돌아가도록 다이오드스택(18)이 충분히 냉각될때 까지 오프를 유지한다.
본 발명에 속하는 기술 분야에서의 숙련가들은 회로(10)가 어떻게 동작하는지를 더이상 설명을 하지 않더라도 이해할 것이다.
제2도는 Tsuzuki 에 따라 회로(10)의 여러가지 소자가 실리콘 기판의 부분(30)에서 어떻게 구현되는지를 도시하는 간이화된 개략 단면도이다.
부분(30)은 N 튜브(tub)(36,38)가 형성된 P 영역(34)아래에 놓여진 P+ 기판(32)을 포함한다.
N 튜브(38)는 P채널 DMOS 전력 트랜지스터(12)의 소스를 형성하는 P+ 영역(40)을 포함하고, 영역(32, 34)은 드레인을 형성한다.
폴리실리콘 영역(42)은 전력 DMOS 트랜지스터(12)의 게이트를 형성한다.
N 튜브(36)에 형성된 P 영역(44,46)은 예를들어, 폴리게이트 영역(48)을 갖는 트랜지스터(14)의 소스와 드레인을 제공한다.
트랜지스터(16)는 동일 방식으로 형성된다.
튜브(36)속에서 교차하는 N+ 영역(50)과 P+ 영역(52)은 제너 다이오드(28)를 형성한다.
다영역(54)은 저항기(20) 내지(26)중의 어느 하나가 어떻게 형성 되는지를 도시한다. 다른 저항기도 동일 방식으로 형성된다.
온도 감지 다이오드 스택(18)은 다수의 인접하게 상호접속된 N 과 P 다영역에 의해서 형성된다.
다영역(60)내 도우핑된 영역(56,58)을 포함하는 일예의 한 영역이 제2도에 도시된다. 이러한 다수의 구조를 직렬로 연결 함으로써, 다이오드의 스택이 형성된다.
스택(18)의 모든 다이오드는 동일한 전기적 방향으로 향하기 때문에, 다이오드는 금속 접속물(62,63)을 이용하여 접속된다.
금속 접속물(64 내지 70)은 다른 회로 소자와 연결하기 위하여 유사하게 제공된다.
잔류 다부분(54,56,58)이 보다 두꺼운 전계 유전체(예, sio2)(74)위에 놓여 있는 반면, 얇은 게이트 유전체(예, sio2)는 폴리게이트(42,48)아래에 사용된다는 것을 제2도에서 관찰될 것이다.
부가적인 유전체층(76)은 인접한 금속 영역(62 내지 70)의 분리를 용이하게 하기 위해 폴리 게이트, 전계 산화물 및 다른 다영역(54 내지 58)의 부분 위에 제공된다.
MOSFET 에서의 대부분의 전력 손실은 드레인 진계 영역에서 발생한다.
DMOS 또는 TMOS 형태의 MOSFET 에서, 드레인 전계 영역은 기판내에 위치하며, 만약 보호 목적으로 온도 감지 디바이스가 최적의 출력을 제공하면, 온도 감지 디바이스에 의해서 정확하고 빠르게 탐지되어야만 하는 것은 전력 디바이스 부근의 기판 온도이다.
제2도 구조의 제한은 다온도(poly temperature) 감지 다이오드(PTSD)(18)가 전계 산화물상에 놓인다는 것이다.
전계 산화물(74)의 열적 임피던스는 전력 디바이스(12)가 형성되는 기초가 되는 반도체 기판과 PTSD(18)를 분리한다.
전계 산화물(74)의 열적 임피던스는 기판 재질의 열적 임피던스와 비교하여 중요하다는 것이 발견되었다.
그결과, 전계 산화물상에 위치한 PTSD 의 감도(sensitivity) 및 응답 시간은 이에 의해 억제된다.
전력 디바이스 및 회로와 연관하여 사용되는 종래 기술의 온도 감지기와 관련된 문제들은 제3도 내지 제7도와 관련하여 기술 되는 본 발명에 의해 해소되거나 완화된다.
제3도는 본 발명에 따라 온도 감지 다이오드가 개선된 수행 능력을 위해 다른 디바이스와 결합된 회로(80)의 전기적 개략도이다.
회로(80)는 에너지원 및 부하(도시하지 않았음) 사이에서 접속용 단자(84,86)를 갖는 전력 디바이스(82)를 포함한다.
한개의 단자, 예를들어 (88)는 디바이스(82) 및 그와 연관된 소자에 대한 기준 단자의 역할을 한다.
백투백 다이오드(90)는 게이트 리드(92)에서 과전압 상태를 흡수하도록 트랜지스터(82)의 게이트 입력 단자(92) 및 기준 단자(88) 사이에 편리하게 제공된다.
이것은, 무엇보다도 디바이스(82)의 게이트 산화물에서의 정전기 방전(ESD) 손상을 방지한다.
폴리실리콘 온도 감지 다이오드(PTSD)(94)는 단자(96,98) 사이에 제공되며, 백투백 다이오드 스택(100)을 통해 전력 디바이스(82)의 기준 단자(88)에 연결 된다.
PTSD 유니트(94)는 가능한한 신속하고 정확히 전력 디바이스(82)의 온도를 추종할 수 있도록 전력 디바이스(82)와 근접한 동일 기판상에 구성된다.
가용 링크(102)는 소망의 임피던스 레벨이 선택 가능토록 한개 이상의 PTSD 유니트(94)부분이 회로로부터 제거되거나 보유될 수 있는 단자(96,98)사이에 공급된다.
전압 기준 다이오드(104)는 편리하게 PTSD 유니트(94) 양단간에 공급되며, 또한 다이오드 스택(100)을 통해 기준 단자(88)에 결합된 한개의 단을 갖는다.
다이오드 스택(100)은 최소한 두개, 양호하게는 최소한 네개의 백투백 다이오드를 갖는다.
다이오드 스택(100)은 기판에서 단락하는 것을 방지하기 위하여 다이오드(94)에 대한 과전압 보호를 제공한다.
PTSD 유니트(94)의 구성 방식은 유니트를 과전압 손상에 보다 민감하게 하기 때문에 다이오드 스택(100)이 바람직하다.
회로(80)디바이스의 구성은 제3도의 여러가지 소자가 도해되는 제4도와 제5도와 관련하여 완전히 이해될 것이다.
제4도는 제2도와 유사한 개략 단면도이며, 제3도에서 사용된 여러가지 소자의 종 단면을 도시한다.
간략화하기 위하여, 중복 소자의 단면 및 제3도의 회로를 형성하기 위하여 여러가지 소자가 어떻게 상호 연결되는지에 대한 상세한 것은 제4도에서는 생략된다.
제4도의 디바이스 부분(110)의 특정 부분을 통과하는 단면이 제5도의 평면도에는 도시되지 않는다.
제4도에 관해서 언급하면, 부분(110)은 P 튜브(116,118)를 갖는 N 층(114)과 N+ 영역(112)을 가진 기판(111)을 포함한다.
N+ 소스 영역(120)은 TMOS 전력 트랜지스터(82)를 제공하기 위하여 튜브(118)내에 형성된다.
N형 영역(114)과 N+ 영역(112)은 드레인과 드레인 접촉 영역으로서 기능을 한다.
폴리실리콘 게이트(122)는 전력 디바이스(82)의 얇은 게이트 유전체(124)상에 제공된다.
제너 다이오드(104)는 전계 유전체(128)상의 다영역(126)내에 제공된다.
다영역(126)은 접합 J1을 형성하는 N 영역(130)과 P 영역(132)을 포함한다.
PTSD 유니트(94)는 접합 J2 를 형성하는 N 영역(136)과 P 영역(138)을 포함하는 다영역(134)내에 형성된다.
접합 J2 는 인접 전계 유전체 영역(142)에 있기 보다는 얇은(게이트) 유전체 영역(140)에 놓이게 되는 것이 필수적이다.
이것은 PTSD 유니트(94) 및 기판(11) 사이의 열적 임피던스가 거기에서 전기적 분리를 계속 보존하면서 최소화되는 것을 필요로 한다.
PTSD 유니트(94)는 기판(111)과 전기적으로는 분리되나 가능한한 최적으로 열접촉 되는 것이 중요하다.
이것은 PTSD 유니트(94)와 전력 디바이스(82)의 온도 사이에서 최적의 열적 조화를 유지 하면서 PTSD 유니트(94)의 전기적 응답을 사용할때 회로로 하여금 대단한 융통성을 갖게 한다.
전계 유전체 영역(146)상의 다영역(144)에 의해 가용링크(102)가 제공된다.
가용 링크(102)가 기판(111)을 손상치 않고 끊어지도록 가용 링크(102) 및 기판(111) 사이의 열적 결합을 최소화하는 것이 바람직하다.
이처럼, 가용 링크의 열적 요구는 PTSD 유니트(94)의 열적 요구와는 반대이다.
그럼에도 불구하고, 동일 반도체 기판에서 모놀리식 형태로 이들을 일체화하는 것이 필요하다.
이것은 PTSD 유니트를 얇은(게이트)산화물 또는 다른 비교적 얇은 유전체상에 놓거나 혹은 가용 링크를 두꺼운 전계 산화물 또는 다른 두꺼운 유전체상에 놓으므로써 달성된다.
금속 영역(150 내지 156)은 PTSD 유니트(94), 가용링크(102), 제너 다이오드(104) 및 전력 디바이스(82)와 접촉하기 위하여 제공된다.
이러한 금속 접촉을 형성하기 이한 수단 및 방법은 공지된 기술로 알려져 있다.
오직 한개의 PTSD 유니트 및 한개의 가용 링크 그리고 한개의 제너 다이오드 및 전력 트랜지스터가 제4도의 단면도에서 도시되지만, 논 발명이 속하는 기술 분야에서의 숙련가들은 본 기술에 의거하여 이러한 많은 유니트가 병렬 또는 직렬 또는 이들의 조합으로 배열될 수 있음을 이해할 것이다.
제5도는 회로(80)에서 도시된 형태로 상호 연결된 PTSD 유니트(94), 다이오드 스택(100), 가용 링크(102) 및 제너 다이오드(104)를 구비한 반도체 디바이스 부분(160)이 개략 평면도이다.
부분(160)은 PTSD 유니트(94)가 수직으로 뿐만 아니라 측면적으로 전력 디바이스(82)와 근접하도록 전력 TMOS 디바이스(82)를 구성하는 다중 셀(도시하지 않았음)에 의해서 둘러싸여 있다.
전력 TMOS 또는 전력 DMOS 디바이스를 구성하기 위하여 사용되는 다중 병렬 셀의 상세도는 그것들이 본 발명이 속하는 기술 분야에서는 잘 이해되기 때문에 도시되지 않았다.
통상, 도해된 영역 외부의 부분(160)은 기중(예, 소스) 접촉(88)용 금속 증착으로 덮여진다.
제5도의 해당 영역은 제3도 및 제4도에서 사용된 것과 동일한 참조 번호로 동일시된다.
지금부터는 제3도 내지 제5도에 관해서 언급 한다.
다영역(134)(제5도의 좌측 중앙)은 N 영역(136)과 P 영역(138)응 포함한다.
P 영역(138)은 사전 오옴성 영역(162)을 포함하며, 이 영역(162)을 통해 금속 증착(150)이 영역(138)과 접촉하며, 특히 제5도의 상위 좌측에 부분적으로 도시된 외부 접촉 패드(96)까지 확장된다.
N 영역(136)은 가용 링크 다영역(144)을 일체화 하며, 이 다영역(144)은 제각기 금속 접촉(981,982 그리고 983)과 연결하는 사전 오옴성 접촉(164,166 그리고 168)을 가진다.
접촉(983)은 제4도 내지 제5도의 N 형 다영역(136)과 접촉하는 금속 영역(151)에 해당하는 부분을 갖는다.
접촉(983)은 또한 제4도 내지 제5도의 제너 다이오드(104)의 P 영역(132)과 접촉하는 금속 영역(154)에 해당 하는 부분을 가진다.
이것은 회로(80)에서 표시된 연결을 제너 다이오드(104), 가용 링크(102) 및 PTSD 유니트(94)에 공급한다.
다이오드 스택(100)의 구성은 제5도에 도해 되었으나, 그 단면에 관한한, 제너 다이오드(104)와 동일 방식으로 형성되었기 때문에 간략화하기 위하여 제4도로 부터는 생략되었다.
다영역(170)은 제5도에서 금속패드(983)의 하부에 제공된다.
다영역(170)의 인접 부분은 제5도의 우측 하부 중앙에 도시된 백투백 접합 J 3 내지 J6를 형성하도록 번갈아 N 및 P 가 도우핑된다.
패드(983) 아래의 대부분의 중앙 N 형 부분은 사전 오옴성 영역(172)을 통해 패드(983)에 연결된다.
다영역(170)의 대부분의 외부 N 형 부분은 사전 오옴성 영역(pre-ohmic:174)에서 통상적으로 제5도에서만 표시된 소스 접촉 금속 증착(88)에 결합된다.
얇은(게이트) 유전체 영역(140)은 다영역(140)에서 집합 J2 아래 좌에서 우까지 중앙으로 확장하는 것과 같이 제5도에서 도해된다.
얇은 산화물은 또한 접합 J1 아래에서 확장될 수 있다.
이것은 PTSD 유니트(94) 및 임의적인 제너 유니트(104)가 기판(11)과는 우수하게 열적 접촉하나 다이오드 스택(100)을 통해 기준 단자에 이들을 적절히 금속 증착하는 것을 제외하고는 전기적으로는 절연 되는 것을 보장한다.
예를들어 MOSFET 에서 게이트 산화물로 사용되는 얇은 유전체 영역은 활성 영역 외부의 반도체 다이(semiconductor die)상에서 사용된 전계 유전체의 1/10 정도의 두께이다.
이와 같이, 다른 조건이 같다면, 본 발명의 온도 감지 다이오드 및 기판 전력 디바이스 사이의 열적 임피던스는 종래 기술과 비교하여 대체적으로 동일 요소에 의해서 감소된다.
이것은 중대한 개선이다.
[실시예]
본 발명을 구현하는 반도체 디바이스는 실리콘 기판내에서 제조된다.
N+ 웨이퍼는 본 발명이 속하는 기술분야에서 공지된 수단을 사용해서 N 형 에피(epi)로 코팅 된다.
깊이가 2 내지 3 마이크로미터인 P 튜브 및 깊이가 0.4 내지 0.8 마이크로미터인 N+ 영역은 본 발명이 속하는 기술에서 공지된 수단을 사용해서 에피층내에 형성된다.
얇은 유전체 영역은 전형적으로는 약 0.04 내지 0.06 마이크로미터이며, 약 0.03 내지 0.08 마이크로미커 범위의 두께를 갖는 sio2 에서 형성된다.
얇은 유전제에 대한 상기 두께의 범위가 만족되지만, 본 발명의 PTSD 소자는 약 0.1 마이크로미터 또는 그 이하의 어느 두께의 유전체상 및 반도체 기판에 사용하기 적합한 어느 두께의 유전체 상에 놓일 것이다.
약 0.4 내지 0.8 마이크로미터의 범위에서 두께를 갖는 sio2 는 전형으로는 약 0.6 마이크로미터이며, 전계 유전체로 사용된다.
게이트 유전체 두께에 대한 전계비가 커지면 커질수록, 본 발명에 의해서 달성하는 열성능에 대한 개선은 커지게 된다.
sio2가 유전체로서 적합하지만, 예를들어, 실리콘 질화물 및/또는 실리콘 산화-실리콘 잘화물 혼합물과 같은 다른 유전체가 또한 사용될 것이다.
다른 조건이 동일하다면, 유전체의 열전도성이 높으면 높을수록, PTSD 소자의 열성능이 좋아진다.
온도 감지 다이오드는 폭 6마이크로미터, 길이 0.34㎜로 실질적으로 중앙에 위치한 얇은 산화물 영역을 갖는 0.05x0.34㎜ 인 다영역상에 형성된다.
온도 감지 접합(J2)은 얇은 산화물 영역의 중앙 라인을 따라서 위치된다.
사전 오옴성 영역의 폭이 7 마이크로미터이며, 길이는 이것과 접촉하고 있는 기저 재질의 길이와 같다.
다가용 링크(poly fusible link)는 길이가 0.01 내지 0.02㎜, 폭이 0.004 내지 0.007㎜ 이다.
제너 다이오드(104)에 사용된 다영역은 약 0.05x0.25㎜ 의 규격이다.
온도 감지 및 제너 접합, 가용 링크 및 과전압 보호 디바이스용으로 사용되는 폴이실리콘층은 0.4 내지 0.8 마이크로미터의 범위, 전형적으로는 0.5 마이크로미터인 두께로 유전체상에 증착된다.
마스크되지 않은 P 형 확산은 약 2 x 103 내지 10 x 103 오옴/평방의 시트(sheet) 저항을 발생시키도록 다층(polyayer)내에서 행해진다.
N 형이 되기 위한 영역은 이때 약 25 오옴/평납의 시트 저항을 갖도록 역도우핑된다.
A1 - Si 는 금속 증착용으로 사용 된다.
앞서 기술한 것은 본 발명이 속하는 기술에서 공지된 종래 처리 단계를 사용하여 달성될 수 있다.
가용 링크들은 각각 PTSD 다영역(134)을 가로지르는 접합 J2 길이의 대략 30 내지 50% 에 전형적으로 약 40% 에 위치하며, 70 내지 90%에 전형적으로 약 한 80% 에 위치하게 된다.
이처럼, J2 면적(폴리 두께 x PTSD 폴리 길이)과 이에 따른 전류-전압 특성은 디바이스 제조후 가용 링크의 하나 또는 둘을 끊으므로써 적절히 조정될 수 있다.
이것은 감도를 소망값으로 조정하기 매우 편리하다.
다른 값은 동일 기판상에서 다수의 PTSD 소자를 직-병렬 조합하여 구해진다.
상기 디바이스는 개개로 제조되어 시험되며, 또한 커다란 종래 TMOS 디바이스의 다수의 소스 영역에 의해서 둘러쌓인다.
제6도는 본 발명에 따라 제조된 얇은 산화물 PTSD 디바이스의 전류-전압 특성을 도시한다.
본 발명에 따라 형성된 다접합의 온도 감도는 양호하다.
제7도는 연관 전력 디바이스가 펄스 온 및 오프될때의 이러한 얇은 산화물 PTSD 디바이스의 과도 응답을 도시한다.
전력 디바이스의 전도 개시(onset)와 이에 따른 실제 전력 손실의 개시 사이에서는 지연이 거의 없으며, 온도 상승은 상기 얇은 게이트 산화물상에 위치한 폴리 다이오드에 의해 검출된다는 것이 제7도의 재생된 PTSD 다이오드 추적으로부터 분명하다.
오실로스코프의 스위프(sweep) 속도가 증가되는 다른 시험은 얇은 산화물 PTSD 소자의 응답 시간이 거의 100 마이크로초 이하(전형적으로는 10 마이크로초 정도)인 것을 나타낸다.
다른 시험에서, 상기 얇은 산화물 PTSD 디바이스는 50 내지 100 암페어의 최대 공칭 전류 정격을 갖는 커다란 TMOS 디바이스내에 구성된다.
0.5 볼트 VDS 에서 100 암페어의 전류 IDS 를 전도할때, 디바이스는 약 50 와트 소실되며, 접합 온도는 전형적인 최대 허용 동작 온도인 125 C 에 기깝다.
전력 디바이스는 유도성 부하를 공급하는 것이다.
단략 회로 전류를 생성하는 유도성 부하는 리드 및 전력 공급 인더턴스 및 내부 저항에 의해서만 제한되는 디바이스를 통해 단락된다.
전력 MOSFET 를 통해 흐르는 300 내지 700 암페어의 피크 전류가 측정된다.
전류 MOSFET 와 연관된 얇은 산화물 PTSD 다이오드는 단락 회로 전류로 부터 발행하는 기판의 온도 상승에 응답하여 전력 MOSFET 를 차단하기 위하여 피드백 회로를 통해 사용 된다.
PTSD 접합이 사전 선택된 125 내지 175 C (전형적으로는 150 C) 범위의 온도에 도달한 것을 PTSD 접합의 전압 전류 특성이 나타낼때, 피드백 회로는 전력 디바이스를 차단하기 위하여 세트된다.
상기 얇은 산화물 PTSD 소자가 전력 디바이스 온도를 정확히 탐지하고 빠르게 응받하여, 온도가 상승하고 정격 전류의 수배로 전도되고 있는 과부하된 전력 디바이스는 어느 손상이 일어나기 전에 자동적으로 차단되는 것이 관측된다.
PTSD 에 의한 보호가 없다면, 전력 디바이스는 디바이스의 고장을 일으키는 온도에 급격히 도달하거나 손상을 일을 것이다.
고안된 장치는 기판과는 열적으로 보다 근접하게 결합되나 전기적으로 절연되며, 유효한 접합 면적을 가변하는 가용 링크를 사용한 조정가능한 응답인 PTSD 유니트를 제공하여 콤팩트하다는 것이 지금까지 기술한 내용을 근거로 하여 본 발명이 속하는 기술에서의 숙련가들에게 분명히 이해될 것이다.
발명된 수단 및 방법은 제조 작업에서 실질적인 변화를 필요로 하지 않으며, 전력 디바이스의 동일 기판상에 제조용으로 존재하지 않는 재질의 도입을 필요로 하지 않는 방식으로 상기의 잇점을 제공하는 것이 분명하다.
또한, 발명된 수단 및 방법은 특히 콤팩트 하고 단순 형태로, 그리고 소모된 부가 칩 면적이 없이, 기판에서 PTSD 유니트의 열적 결합을 개선하기 위하여 사용된 보다 얇은 (게이트) 산화물에 대한 과전압(예, ESD) 보호 디바이스를 일체화시킨다.
더 나아가, 금속보다는 오히려 폴리를 사용한 가용 링크 장치는 PTSD 디바이스에 대한 기판을 결합하는 열이 최대화함과 동시에 기판으로부터 최대 열적 분리를 제공하는 방식으로 달성될 수 있다.
이것은 매우 바람직하다.
고안된 수단 및 방법이 실리콘 반도체 기판 및 폴리실리콘 반도체층에 대해서 기술되었지만, 단결정 또는 다결정의 다른 반도체 기판 및 다른 반도체층이 사용될 수 있다는 것이 지금까지 기술한내용을 근거로 하여 본 발명이 속하는 숙련가들에게는 분명할 것이다.
따라서, 지금까지 사용된 바와 같이 단어 폴리 또는 폴리 실리콘은, 단수 또는 복수이거나, PTSD 소자와 제어 다이오드와 다른 다이오드에 대한 다른 재질 또는 재질 구조를 구체화하며, 단어 기판 또는 실리콘은, 기판에 관해 언급한 바와 같이 단수 또는 복수이거나, 본 기술분야에 널리 공지된 다른 반도체재질을 구체화하는 것을 의미한다.
그러므로, 지금까지 기술된 내용을 근거로 하여 본 발명이 속하는 분야에 숙련가는 특허청구범위내에서 변형을 할수 있다.

Claims (3)

  1. 얇고, 두꺼운 유전체 영역을 반도체 소자 및 기판 온도 감지 수단을 구비한 반도체 장치로서: 반도체 기판; 상기 기판상에 위치되고, 두께가 0.1 마이크로미터 또는 그 이하인 최소한 한개의 얇은 영역과 보다 두꺼운 영역을 가진 유전체; 및 상기 유전체의 얇은 영역을 통해서 기판 온도를 감지 하기 위해 최소한 한 개이 얇은 영역상에 위치한 PN접합을 구비한 반도체층을 포함하는 반도체 장치.
  2. 불황성의 전계 영역에 의해서 분리된 활성의 절연 게이트 전계 효과 다바이스를 사용하는 반도체 구조물로서: 반도체 표면을 가진 기판; 활성의 전계 효과 디바이스에 대한 게이트 유전체에 적합한 제1두께의 제1영역과, 전계 적합한 보다 큰 제2두께의 제2영육을 구비한 반도체 표면상의 유전체층; 제1영역상에 위치하며, 상기 영역을 통해 반도체 표면에 열적으로 결합된 반도체 PN 접합; 및 제1영역의 전기적 파괴를 보호하기 위해 반도체 PN 접합의 측면에 결합된 과전압 보호 수단을 포함하는 뷴도체 구조물.
  3. 기판 온도 감지 소자와 활성 디바이스를 결합한 반도체 구조물을 형성하기 위한 공정으로: 반도체 기판을 제공하는 단계: 약 0.1미크론 또는 그 이하인 제1두께의 제1영역과, 보다 큰 제2두께의 제2영역을 가진 유전체를 상기 기판상에 형성하는 단계 및, 제1영역을 통해 상기 기판과느 전기적으로 절연되지만 열적으로 결합되는 반도체 PN접합을 상기 제1영역상에 형성하는 단계를 포함하는 반도체 구조물 형성 공정.
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