JPH08279442A - 張り合わせ半導体基板の作製方法 - Google Patents

張り合わせ半導体基板の作製方法

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JPH08279442A
JPH08279442A JP10473595A JP10473595A JPH08279442A JP H08279442 A JPH08279442 A JP H08279442A JP 10473595 A JP10473595 A JP 10473595A JP 10473595 A JP10473595 A JP 10473595A JP H08279442 A JPH08279442 A JP H08279442A
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悦郎 森田
Shinsuke Sakai
慎介 酒井
Yukio Kawai
幸夫 川合
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Abstract

(57)【要約】 【目的】 島状に酸化膜を有するウェーハを用いて張り
合わせウェーハを作製する。その張り合わせ不良を低減
する。反りを防止してパターンずれのない張り合わせウ
ェーハを得る。 【構成】 シリコンウェーハ表面に６００〜６５０℃で
ＣＶＤ法によりポリシリコン層を堆積し、これを１１０
０〜１２５０℃でアニールする。その後、このポリシリ
コン層を研磨し、研磨面はＲａ値で０．５ｎｍ以下とす
る。このポリシリコン層研磨面と別のシリコンウェーハ
鏡面とを重ね合わせる。さらに所定の研削・研磨の結
果、張り合わせウェーハが得られる。上記ポリシリコン
層の上記一方のウェーハ表面の少なくとも一部は酸化膜
で覆われ。張り合わせ後に熱処理が施されても、張り合
わせ界面にボイドが発生することはない。ポリシリコン
層にはドーパントを拡散することもできる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は張り合わせ半導体基板
の作製方法、詳しくはポリシリコン層を介在させた張り
合わせ半導体基板の作製方法に関する。
【０００２】
【従来の技術】従来のこの種の張り合わせ半導体基板の
作製方法としては以下の方法が知られている。すなわ
ち、ＬＯＣＯＳ等でその表面に酸化膜を島状に形成した
シリコンウェーハについて張り合わせは、以下のように
行っていた。例えば酸化膜を含むシリコンウェーハの表
面にＣＶＤによりポリシリコン層を形成し、このポリシ
リコン層を支持基板（シリコンウェーハ）の表面に重ね
合わせて張り合わせていた。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな張り合わせ半導体基板の作製方法にあっては、酸化
膜を形成して段差が大きくなったウェーハ表面にポリシ
リコン膜を堆積したとしても、ＣＶＤでは上記段差部に
巣（空隙）ができることがある。よって、張り合わせ後
の熱処理などではその張り合わせ界面にボイドが発生し
て張り合わせ不良が多発してしまうという課題が生じて
いた。また、ポリシリコン膜の被着によりウェーハが反
ってしまい、張り合わせたとしてもパターンずれが生じ
るという課題があった。
【０００４】そこで発明者らは、上記課題を解決すべく
検討を重ねた結果、アニール後にポリシリコン膜の表面
を研磨して平坦にすることにより、張り合わせ不良を低
減することができることを見出した。
【０００５】この発明の目的は、島状に酸化膜を有する
ウェーハを用いて張り合わせウェーハを作製することで
ある。張り合わせ不良を低減した張り合わせ方法を提供
するものである。また、反りを防止してパターンずれの
ない張り合わせウェーハを得ることを目的としている。
【０００６】
【課題を解決するための手段】請求項１に記載の発明
は、一方のウェーハ表面に低温でポリシリコン層を堆積
し、高温でアニールを施した後、このポリシリコン層を
研磨し、このポリシリコン層と他方のウェーハ表面とを
重ね合わせることにより、ウェーハ同士を張り合わせる
張り合わせ半導体基板の作製方法である。
【０００７】請求項２に記載の発明は、上記ポリシリコ
ン層は６００〜６５０゜でＣＶＤ法により堆積した請求
項１に記載の張り合わせ半導体基板の作製方法である。
【０００８】請求項３に記載の発明は、上記アニールの
温度は１１００〜１２５０゜である請求項１または請求
項２に記載の張り合わせ半導体基板の作製方法である。
【０００９】請求項４に記載の発明は、上記ポリシリコ
ン層の研磨面はＲａ値で０．５ｎｍ以下とした請求項１
〜請求項３のいづれか１項に記載の張り合わせ半導体基
板の作製方法である。
【００１０】請求項５に記載の発明は、上記一方のウェ
ーハ表面の少なくとも一部は酸化膜で覆われた請求項１
〜請求項４のいづれか１項に記載の張り合わせ半導体基
板の作製方法である。
【００１１】
【作用】この発明にあっては、その表面に段差を有する
半導体基板を張り合わせが可能な半導体基板に加工する
ことができる。すなわち、ポリシリコン層の表面を研磨
して平坦にすることができ、張り合わせ後に熱処理が施
されても、張り合わせ界面にボイドが発生することはな
い。なお、ポリシリコン層にはドーパントを拡散するこ
ともできる。これは酸化膜を有しないウェーハの張り合
わせを行う場合で、ウェーハ同士の導通を確保する場合
に有用である。
【００１２】
【実施例】以下、図を用いて本発明の実施例を説明す
る。図１は、この発明に係る張り合わせウェーハの製造
方法の一実施例での主要工程を示す断面図である。
【００１３】この図に示すように、張り合わせ用のシリ
コンウェーハ１１の表面側には例えば所定のプロセスを
経て溝状の段差１２が形成されている。例えば鏡面に深
さ０．１μｍの誘電体分離用の溝を形成してある。そし
て、この段差１２を覆うように二酸化シリコン膜１３が
所定の厚さに被着されている。例えばウェーハ表面に厚
さ１.０μｍの二酸化シリコン膜１３を熱酸化法で形成
している。さらに、この二酸化シリコン膜１３の上には
ポリシリコン膜１４が低温ＣＶＤ（例えば６２０〜６４
０℃）により所定の厚さ（例えば２〜３μｍ）だけ積層
されている（図１（Ａ））。
【００１４】続いて、このウェーハ１１について高温で
アニールを施す。例えば、１１００〜１２５０℃でアニ
ールする。この処理によりシリコンウェーハ１１の反り
を低減するものである。その後、このポリシリコン膜１
４の表面が、２μｍ□をＡＦＭ測定の条件において例え
ばＲａ値で０．５ｎｍ以下、望ましくは０．２ｎｍ以下
となるように、所定の研磨を施す（図１（Ｂ））。
【００１５】そして、このポリシリコン膜１４と所定の
支持ウェーハ２１の鏡面とを室温で重ね合わせてこれら
を密着させる。この結果、シリコンウェーハ１１は支持
ウェーハ２１に張り合わされることとなる（図１
（Ｃ））。そして、この張り合わされたウェーハについ
ては、例えば所定時間、所定温度（１０００℃〜１２０
０℃）で張り合わせ熱処理が行われる。
【００１６】最後に、張り合わせウェーハの片面（ウェ
ーハ１１側の表面）を研削、研磨して張り合わせウェー
ハを得る（図１（Ｄ））。すなわち、シリコンウェーハ
１１の裏面側から研削、研磨して二酸化シリコン膜１３
の一部を露出させ、これにより単結晶シリコン層１１Ａ
を絶縁分離した張り合わせウェーハが得られる。
【００１７】図２は、この発明に係る張り合わせウェー
ハの製造方法の他の実施例での主要工程を示す断面図で
ある。この実施例では、シリコンウェーハ３１の表面に
はＬＯＣＯＳで島状に二酸化シリコン膜３２が形成され
て存在している（図２（Ａ））。そして、この二酸化シ
リコン膜３２の表面はエッチングで除去される（図２
（Ｂ））。さらに、このウェーハ表面にも上記実施例と
同様にポリシリコン膜３３を低温ＣＶＤで所定厚さに形
成する（図２（Ｃ））。そして、高温でのアニール後、
ポリシリコン膜３３表面を研磨する。研磨面のＲａ値は
０．５ｎｍ以下とする（図２（Ｄ））。
【００１８】そして、このポリシリコン膜３３の研磨面
を支持ウェーハ２２の鏡面に重ね合わせて張り合わせる
（図２（Ｅ））。さらに、シリコンウェーハ３１の裏面
側（上記二酸化シリコン膜形成面の裏面）を所定厚さだ
け研削して二酸化シリコンの埋め込み層３２を有する張
り合わせシリコンウェーハを得る（図２（Ｆ））。
【００１９】
【発明の効果】この発明に係る張り合わせウェーハの作
製方法によれば、島状に酸化膜を有するウェーハを用い
て張り合わせウェーハを作製することができる。また、
張り合わせ不良を低減することができる。また、反りの
低減によりパターンずれのない張り合わせウェーハを得
ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例に係る一連の張り合わせ工
程を示す流れ図である。
【図２】従来の張り合わせ方法に係る一連の張り合わせ
工程を示す流れ図である。
【符号の説明】
１１ シリコンウェーハ １３ 二酸化シリコン膜 １４ ポリシリコン膜 ２１ 支持ウェーハ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川合 幸夫 東京都千代田区大手町１丁目５番１号 三 菱マテリアルシリコン株式会社内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 一方のウェーハ表面に低温でポリシリコ
    ン層を堆積し、これに高温でアニールを施した後、この
    ポリシリコン層を研磨し、このポリシリコン層と他方の
    ウェーハ表面とを重ね合わせることにより、ウェーハ同
    士を張り合わせる張り合わせ半導体基板の作製方法。
  2. 【請求項２】 上記ポリシリコン層は６００〜６５０℃
    でＣＶＤ法により堆積した請求項１に記載の張り合わせ
    半導体基板の作製方法。
  3. 【請求項３】 上記アニールの温度は１１００〜１２５
    ０℃である請求項１または請求項２に記載の張り合わせ
    半導体基板の作製方法。
  4. 【請求項４】 上記ポリシリコン層の研磨面はＲａ値で
    ０．５ｎｍ以下とした請求項１〜請求項３のいづれか１
    項に記載の張り合わせ半導体基板の作製方法。
  5. 【請求項５】 上記一方のウェーハ表面の少なくとも一
    部は酸化膜で覆われた請求項１〜請求項４のいづれか１
    項に記載の張り合わせ半導体基板の作製方法。
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