TWI270110B - Method for fabricating semiconductor device and semiconductor device - Google Patents

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TWI270110B
TWI270110B TW094129366A TW94129366A TWI270110B TW I270110 B TWI270110 B TW I270110B TW 094129366 A TW094129366 A TW 094129366A TW 94129366 A TW94129366 A TW 94129366A TW I270110 B TWI270110 B TW I270110B
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Masao Moriguchi
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Sharp Kk
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Description

1270110 九、發明說明： 【發明所屬之技術領域】 本發明為有關半導體裝置之製造方法及該半導體裝置。 【先前技術】 在絕緣層表面形成單結晶矽層的矽基板-SOI(Silicon On Insulator)基板向來為人所知。經由在s〇I基板形成電晶體等 元件，旎降低寄生電容同時提高絕緣電阻。換言之，能夠 «茱长元件的面積體化與南性能化。前述絕緣層以例如氧化 矽膜（Si02)形成。 為了提高元件的動作速度同時進一步降低寄生電容，最 好疋，形成前述SOI基板時使單結晶矽層薄膜厚度為薄。於 此，將玻璃基板等其他基板與矽基板黏合後，經由分離去 除矽基板的一部分來製造S0I基板的方法向來為人所知（參 照專利文獻1)。 〆 於此，參照圖28〜圖31說明有關前述黏合s〇I基板的製造 方法。並且，SOI層的薄膜化方法有各種方法，如機械研磨、 化學研磨或利用多孔矽等，在此首先示出氫植入方法。首 先，如圖28所示，經由將作為第丨基板的矽基板1〇1表面予 以氧化處理形成作為絕緣層的氧化矽其次， 如圖29所示，以氧化石夕（_2)層1〇2為中介在石夕基板1〇二離 子植入剝離用物質的氫。經由此，在矽基板1〇1的規定深度 位置形成作為剝離層的氫植入層104。接著，進行清洗 等基板之表面清洗處理後，如圖3〇所示，將第2基板、例如 玻璃基板103黏合到前述氧化矽層1〇2表面。其後，經由進 103886.doc 1270110 行熱處理，在氫離子植入深度部分形成微崩裂（micr〇 crack)’如圖31所示，&著前述氫植入層1〇4剝離石夕基板ι〇ι 的一部分。如此將使矽基板101薄膜化而形成矽層ι〇ι。並 且，在分離後，因應所需以研磨或蝕刻等各種方法使其薄 膜化至所要厚度，並且，以熱處理等來進行氫植入時所造 成的結晶缺陷之修復與碎表面的平滑化等。 如刖述般，在玻璃基板（第2基板）1〇3的表面形成以〇2層 ❿（絕緣層）102，同時，在Si〇2層1〇2表面製造使矽層1〇1形成 為薄的SOI基板。 並且，在基板上形成複數元件時，為了使各元件間絕緣 分離，例如以 LOCOS(Local Oxidation of Silicon)法來形成 選擇氧化膜（以下稱為LOCOS氧化膜）也為人所知。一般的 LOCOS氧化膜’是在石夕基板上形成的氧化膜表面使氮化石夕 膜圖案形成後，對前述矽基板進行氧化處理，經由在未被 氮化石夕膜覆蓋的石夕基板表面選擇性地形成氧化膜來製造。 φ LOCOS氧化膜形成時，在矽基板消耗了大約相當於L〇C〇s 氧化膜的薄膜厚度的45%的矽。結果，在LOCOS氧化膜表 面，僅有LOCOS氧化膜的薄膜厚度的約一半厚度，比起未 被氧化區域的矽基板表面為高而形成階差。 如圖32所示，在矽基板1〇1上形成具有前述LOCOS氧化膜 結構（以下稱LOCOS元件分離結構）。在前述矽基板1〇1表 面，設置了形成LOCOS氧化膜112的複數元件分離區域、與 在各元件分離區域間形成的活性區域。在活性區域，設置 例如M0S電晶體的閘極電極111。另一方面，在元件分離區 103886.doc 1270110 域LOCOS氧化膜112上，設置閘極連線層113。並且，在閘 極電極111及閘極連線層113上，形成用來平坦化基板整體 表面的絕緣膜114。 〔非專利文獻1〕
Michel Bruel 5f,Smart-Cut:A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding”， Jpn.J.Appl.Phys·，Vol.36(1997)，ρρ·1636-1641 【發明内容】 -解決課題- 本案發明人發現：對於具有MOS電晶體等半導體元件部 的半導體基板，經由形成氫植入層來分離矽基板的一部 分，能夠在其他基板上將半導體元件部薄膜化而形成。經 由此，經由使前述其他基板為透明基板，將能夠使半導體 元件部被薄膜化的半導體裝置適用於液晶顯示裝置。 然而j如果在前述半導體裝置以前述一般方法形成 I^OCOS^Ub膜時，如圖33所示，由於元件分離區域及活性 品域幵/成為P皆差狀’而產生了 _個問題是：對梦基板的離 2入控制性不佳。換言之’若想要在石夕基板⑻將氮植入 ^ :樣冰度均一形成的話，在表面變高的元件分離區 離子植入到基板深處’而其增加部分必須增 難，果’由於離子植入深度的控制變得困 性控制性變得惡劣。 也使仟+導體裝置的電氣特 換5之，由於這樣的階差結 再“、、在在矽基板101確實形成 103886.doc 1270110 氫植入層115，結果，將極難製造具有均一厚度的矽層之半 導體裝置。並且，若有階差結構不限於前述LOCOS氧化膜 的形成情況，也具有相同問題。 並且，如前述般，由於元件分離區域及活性區域被形成 為階差狀，為了使在其上形成的絕緣膜114表面平坦化，因 此必須在活性區域中使絕緣膜114的厚度為大。為此，用來 使絕緣膜 114平坦化的 CMP(chemical Mechanical p〇lishing) 研磨量增加，同時，平坦化之後的薄膜厚度的偏差也容易 變大。 本發明為鑑於上述諸點所思考而成，其目的在於··在基 體層確實形成剝離層，同時使得剝離用物質的離子植入變 得容易控制。 -解決方法- 為了達成刚述目的，本發明中，使元件分隔用絕緣膜或 LOCOS氧化膜表面與覆蓋第丨區域基體層（_strate 活性區域的膜為相同高度，而在前述基體層形成剝離層。 具體來說，本發明的半導體裝置製造方法，A具備基體 層的半導體波置之製造方法，該基體層具有形成活性區域 的複數第1區域與在該各第i區域間所設置的第2區域；其步 驟包括：元件分隔用絕緣膜形成步驟、在前述第2區域形成 元件分隔用絕緣膜以使其高度與覆蓋前述活性區域的膜之 表面高度相同，剝離層形成步驟、在前述元件分隔用絕緣 膜形成步驟後將剝離用物質離子植人到前述基體層形成剝 離層’以及分離步驟、沿著前述剝離層分離前述基體層一 103886.doc 1270110 部分。 並且，本發明的半導體裝置製造方法為具備基體層的半 導體裝置之製造方法，該基體層具有形成活性區域的複數 第1區域與該各第1區域間設置的第2區域；其步驟包括：溝 部形成步驟、對前述第2區域的前述基體層表面預先形成溝 部，LOCOS氧化膜形成步驟、對前述溝部以l〇c〇s法形成 LOCOS氧化膜使其咼度與前述活性區域的膜的表面相同， φ 剝離層形成步驟、前述LOCQS氧化膜形成步驟後在前述基 體層離子植入剝離用物質形成剝離層，以及分離步驟、沿 著前述剝離層分離前述基體層一部分。 並且’本發明的半導體裝置製造方法，為具備基體層的 半導體裝置的製造方法，該基體層具有形成活性區域的複 數第1區域與該各第i區域間設置的第2區域；其步驟包括： LOCOS氧化膜形成步驟、對前述第2區域以L〇c〇S法形成 LOCOS氧化膜，平坦化步驟、將前述第2區域的前述L〇c〇s 0 氧化膜表面予以平坦化使其高度與覆蓋前述活性區域的膜 的表面南度相同’剝離層形成步驟、在前述平坦化步驟後 將剝離用物質離子植入前述基體層形成剝離層，以及分離 步驟、沿著前述剝離層分離前述基體層的一部分。 並*且’本發明的半導體裝置製造方法，為具備基體層的 半導體裝置之製造方法，該基體層具有形成活性區域的複 數第1區域與該各第1區域間設置的第2區域；其步驟包括： 4部形成步驟、對前述第2區域的前述基體層表面預先形成 溝σ卩’平坦化步驟、將前述溝部以元件分隔用絕緣膜填充 103886.doc !27〇ΐι〇 後加以平坦化使其高度與覆蓋前述活性區域的膜的表面及 W述第2區域的前述元件分隔用絕緣膜的表面高度相同，剝 離層形成步驟、在前述平坦化步驟之後在前述基體層離子 植入剝離用物質形成剝離層，以及分離步驟、沿著前述剝 離層分離前述基體層一部分。 其包括：形成覆蓋前述第1區域的基體層與前述元件分隔 用絕緣膜的平坦化膜的平坦化膜形成步驟，以及將基板黏 鲁 5到如述平坦化膜的黏合步驟，前述黏合步驟也可以是在 前述分離步驟前進行。 其包括：形成覆蓋前述第1區域的基體層與前述L〇c〇s 氧化膜的平坦化膜的平坦化膜形成步驟，以及將基板黏合 到前述平坦化膜的黏合步驟，前述黏合步驟也可以是在前 述分離步驟前進行。 前述基板宜為玻璃基板。 前述基體層也可以是矽層。 書前述剝離用物質宜為氫。 也可以在前述第1區域形成MOS電晶體。 覆蓋前述活性區域的膜是閘極氧化膜，最好是具備在前 述閘極氧化膜表面形成前述M〇s電晶體的閘極電極之步 驟。 在前述第1區域形成M0S電晶體，覆蓋前述活性區域的膜 是閘極氧化膜，也可以具備在前述閘極氧化膜表面形成前 述MOS電晶體的閘極電極之步驟、以及在前述元件分隔用 絕緣膜形成連接到前述M0S電晶體的閘極電極的閘極連線 103886.doc -10- 1270110
到鈾述MOS電晶體源極區域或汲極區域的導電部的導電部 月1J述導電部形成步驟在前述黏合步驟之前進行。 具備在前述第1區域形成MOS電晶體、形成連接 形成步驟， 最好是， 到W述MOS電晶體的源極區域或連接到汲極區域的導電部 的導電部形成步驟，前述導電部形成步驟在前述黏合步驟 如進行。 也可以是’具備在前述第1區域形成MOS電晶體、形成連 接到如述MOS電晶體的源極區域或沒極區域的導電部的導 電部形成步驟，前述導電部形成步驟在前述黏合步驟之後 進行。 本發明的半導體裝置為具備基體層的半導體裝置，該基 體層具有形成活性區域的複數第丨區域與在該各第丨區域間 忒置的第2區域；在前述第2區域形成元件分隔用絕緣膜， # 使前述元件分隔用絕緣膜表面形成為與在前述活性區域疊 層的膜的表面為相同高度，沿著經由將剝離用物質離子植 入形成的剝離層分離前述基體層的一部分。 並且，本發明的半導體裝置是具備基體層的半導體裝 置’該基體層具有形成活性區域的複數第1區域與在該各第 1區域間設置的第2區域；在前述第2區域的前述基體層表面 形成溝部，在前述溝部設置以L0C0S法形成的L〇c〇s氧化 膜，使刖述LOCOS氧化膜表面形成時與前述活性區域疊層 的膜的表面為相同高度，並沿著經由將剝離用物質離子植 103886.doc 1270110 入所形成的剝離層分離前述基體層的—部分。 並且，本發明的半導體裝置為具備基體層的半導體裝 置’該基體層具有形成活性區域的複數第i區域與在該各 1區域間設置的第2區域；在前述第2區域設置了以咖二 法形成的L〇C_化膜，使前^LQ⑽氧化膜表面形成時 與在前述活性區域疊層的膜的表面為相同高度，沿著經由 將剝離用物質離子植人所形成的剝離層分離前述基體層 一部分。 曰 並且，本發明的半導體裝置為具備基體層的半導體裝 置，該基體層具有形成活性區域的複數第i區域與該各第^ 區域間設置的第2區域；在前述第2區域的基體層表面形成 溝部，在前述溝部填充元件分隔用絕緣膜，使前述元件分 隔用絕緣膜的表面形成時與在前述活性區域疊層的膜的表 面為同樣高度，沿著經由將剝離用物質離子植入形成的剝 離層分離前述基體層的一部分。 具備分別覆蓋前述第1區域的基體層與前述元件分隔用 絕緣膜的平坦化臈，也可以在前述平坦化膜表面黏合基板。 具備分別覆蓋前述第1區域的基體層與前述LQCOS氧化 膜的平坦化膜，也可以在前述平坦化膜表面黏合基板。 前述基板宜為玻璃基板。 前述基體層可以是矽層。 前述剝離用物質宜為氫。 也可以在前述第1區域形成M0S電晶體。 最好是，覆蓋前述活性區域的膜是閘極氧化膜，在前述 103886.doc 12 1270110 閘極氧化膜表面形成前述MOS電晶體的閘極電極。 最好是，在前述第旧域形成M0S電晶體，覆蓋前述活性 區域的膜是閘極氧化膜，在前述閘極氧化膜表面形成前述 MOS:晶體的閘極電極，在前述元件分隔用絕緣膜形成連 接到前述閘極電極的閘極連線層。 也可以是，在前述第丨區域形成M〇s電晶體，覆蓋前述活 性區域的膜是閘極氧化膜’在前述閘極氧化膜表面形成前 述=〇s電晶體的閘極電極’在前述咖〇8氧化膜形成連接 到前述閘極電極的閘極連線層。 -作用-其次’說明本發明之作用。 本發明的半導體裝置製造方法中，例如在溝部形成步驟 中，預先在第2區域的基體層表面形成溝部，接著，在l〇c〇s 氧化媒等元件分隔用絕緣膜形成步財，在前述溝部形成 咖〇S氧化膜等元件分隔用絕緣膜，而形成£〇⑽氧化膜 等元件分隔用絕緣膜，使其高度與覆蓋前述活性區域的膜 的表面相同。其後，在剝離層形成步驟中，將剝離用物質 離子植入前述基體層◊經由此’在前述基體層，形成含有 剝離用物質的剝離層。此時，由於在第！區域中覆蓋活性區 域的膜的表面’與L〇C〇S氧化臈等元件分隔I絕緣膜表面 被形成為相同高度，將能夠使得進行離子植入時的深度設 疋為淺，因此將能夠在相同深度準確控制下使剝離用物質 離子植入到如述基體層。其結果，將能夠容易控制離子植 入至前述基體層確實形成剝離層。 103886.doc 1270110 其後’在分離步驟’沿著前述剝離層形成步驟中所形成 的剝離層，分離前述基體層的一部分。前述基體層是矽層， 經由使前述剝離用物質為氫，將基體層的一部分予以適當 分離。如上述般來製造半導體裝置。 但是’對於平面狀的基體層表面，以L〇COS法形成 LOCOS氧化膜，則如圖33所示，L〇c〇s氧化膜112自基板1〇1 表面向著上下兩側擴展成長，在該L〇c〇s氧化膜112的周邊 φ 部形成鳥喙（bird’s beak)120。由於LOCOS氧化膜112的厚度 收第2區域向著第1區域逐漸變薄，因此鳥喙120成為如鳥嘴 般的剖面形狀。如這般，鳥喙12〇由於並未具備足夠厚度而 未能具有確實分離前述各第丨區域的機能。因此，從使整體 裝置小型化的觀點來看，該鳥喙120長度（自第2區域向第1 區域方向的長度）最好是盡可能為短。 相對於此，經由L〇COS氧化膜形成步驟前進行溝部形成 步驟中’在LOCOS氧化膜形成的基體層表面預先形成溝 馨部’將能夠在溝部内形成L〇c〇s氧化膜使其與覆蓋活性區 域的膜的表面為相同高度。換言之，LOCOS氧化膜的厚度， /、在平面上基板表面形成的情況相較大約為一半，因此該 鳥喙的長度也能夠因應此情況而縮短。 並且，本發明的半導體裝置製造方法中，在LOCOS氧化 膜形成γ驟中，對基體層的第2區域，以法形成 …⑽氧化膜°接著’對前述LOCOS氧化膜進行平坦化步 驟。經*此，使LOCOS氧化膜表面的高度與覆蓋活性區域 的膜的表面為相同高度。其後，與前述製造方法相同，進 103886.doc -14- 1270110 行剝離層形成步驟及分離步驟。經由此，與前述製造方法 相同，能夠簡單控制離子植入，而在前述基體層確實形成 剝離層。 並且，本發明的半導體裝置製造方法中，在第2區域的基 體層表面預先形成溝部，其後，用元件分隔用絕緣膜填充 溝部後，接著，對前述元件分隔用絕緣膜進行平坦化。經 由此，使元件分隔用絕緣膜表面的高度與覆蓋活性區域的 φ 膜的表面為相同高度。 經由此，與前述製造方法相同，將能夠簡單控制離子植 入，在前述基體層確實形成剝離層。 並且，在平坦化膜形成步驟中，形成覆蓋第丨區域的基體 層、元件分隔用絕緣膜或LOCOS氧化膜的平坦化膜，在前 述分離步驟前進行的黏合步驟中，將基板黏合到前述平坦 化膜。 並且，例如在前述第1區域的基體層形成M〇S電晶體的閘 _ 極電極，在LOCOS氧化膜形成連接到MOS電晶體的閘極電 極的閘極連線層。並且，形成連接到M〇s電晶體的源極區 域或汲極區域的導電部的導電部形成步驟，在前述黏合步 驟前或後進行。 -發明效果- 按照本發明，由於預先使覆蓋第1區域活性區域的膜的表 面與元件分隔用絕緣膜或LOCOS氧化膜的表面形成為相同 高度’因此對半導體層的第1區域及第2區域雙方，能夠更 為均一地將剝離用物質離子植入。結果，由於能夠容易控 103886.doc -15· 1270110 制將剝離用物質離子植入到半導體層，因此，能夠在半導 體層極為準確形成剝離層，使半導體層的一部分確實分 離’形成控制性良好的石夕層。 【實施方式】 以下，按照附圖詳細說明本發明之實施形態。此外，本 發明並不受限於以下實施形態。 (第1實施形態） • 圖1〜圖14係顯示出本發明之半導體裝置及其製造方法實 施形態1之剖面圖。 在本貫施形態中，為了使說明容易理解簡化，說明i個 NMOS電晶體的情況。有關PM〇s電晶體的情況雖然並未予 以顯示，但是只要適宜變更離子植入時的雜質導電型，將 能夠以與NMOS電晶體相同的方法加以形成。並且，半導體 裝置在結構上是複數個NM〇S電晶體及pM〇s電晶體在同 一半導體基板上所製造出來。 馨圖1係模型顯示半導體裝置8之剖面圖。半導體裝置S由基 板K以及尚後度且南精度形成的半導體元件部τ所構成。 並且，半導體元件部T具有NMOS電晶體，在基板K上設置 了 1個到複數個半導體元件部丁。 前述基板K為玻璃基板24。 前述半導體元件部T包括：保護膜25，基體層〗，活性區 域30，LOCOS氧化膜5，閘極氧化膜7，閘極 電極8，閘極連 線層9，側壁13，層間絕緣膜17、18、2〇，源極電極22§， 汲極電極22d，以及絕緣膜23 ;而構成了包含通道區域3工 103886.doc 16 1270110 及低/辰度雜質區域12的LDD(Lightly Doped Drain)結構的 M0S電晶體（nmos電晶體）。 換言之 如圖1所示，前述絕緣膜23在玻璃基板24上被疊 層。在絕緣膜23上，按照第3層間絕緣膜20、第2層間絕緣 、 弟1層間絕緣膜17的順序加以疊層。並且，在前述第 1層間絕緣膜17上，隔著L0C0S氧化膜5及閘極氧化膜7疊層 作為基體層1的矽層i。在矽層丨上，設置前述保護膜25。此 春外，基體層1所使用的矽為其中一例，即使是其他物質，只 要能夠形成半導體層即可。 七述閘極電極8在第1層間絕緣膜17和閘極氧化膜7之間 形成。換言之，如圖丨所示，在第2層間絕緣膜18形成凹部 18a，沿著凹部18a表面凹狀形成第丨層間絕緣膜17。前述 閘極電極8,在凹部18a内部隔著第i層間絕緣膜17而設 置。並且，在閘極電極8左右側面，分別形成側壁13。並且， 側壁13及閘極電極8的上面構成了與第丨層間絕緣膜17的第 • 2區域R2(詳細後述）表面同樣的平面。 並且，在前述第2層間絕緣膜18，如圖丨所示形
連接到閘極電極8。 並且’在前述第1層間絕緣膜丨7、閘極電 17、閘極電極8及閘極連線
第2區域R2。 103886.doc 17 1270110 活性區域30由閘極電極8上方形成的通道區域3卜在通道 區域3 1外側側壁13上方形成的低濃度雜質區域丨2、以及在 低濃度雜質區域12外側形成的高濃度雜質區域丨6所構成。 在通道區域3 1，例如以1〜5xl017cnT3左右的濃度植入硼等 P型雜質元素。在低濃度雜質區域12及高濃度雜質區域16， 植入磷等N型雜質元素，在低濃度雜質區域12例如以卜化 l〇18cm·3左右，在高濃度雜質區域16以1><1〇19〜lxl〇2〇cm-3左 Φ 右’使得低濃度雜質區域12以低於高濃度雜質區域16的濃 度开> 成。換吕之’在活性區域3 0的雜質濃度，按照通道區 域31、低濃度雜質區域12、以及高濃度雜質區域16的順序 增高。 在前述各高濃度雜質區域16的其中一方構成汲極區域 1 6d，另外一方構成源極區域16s。進一步的，沒極區域丨6d 連接到汲極電極22d，同時，源極區域16s連接到源極電極 22s ° _ 換言之，如圖1所示，在汲極區域16d及源極區域16s下 方，形成了上下貫通閘極氧化膜7、第1層間絕緣膜17、第2 層間絕緣膜18、和第3層間絕緣膜20的接觸窗21。並且，在 絕緣膜23形成連通前述接觸窗21的凹溝23 a。如此，經由 將金屬等導電材料填充到接觸窗21，來形成汲極電極 及源極電極22s，同時，經由在凹溝233填充導電材料形成 沒極連線及源極連線。 前述石夕層！的第】區域R1下面，疊層作為絕緣膜的閑極氧 化膜7。換言之，閘極氧化膜7介於石夕層丨、閘極電極8、側 103886.doc -18- 1270110 壁13及第1層間絕緣膜17之間。在閘極氧化膜7下方形成閘 極電極8。 另一方面，在第2區域R2的矽層1下方表面，形成溝部35。 溝部35分別橫跨第2區域R2全體區域而形成。並且，在溝部
35 ’設置了以LOCOS法形成的LOCOS氧化膜5。使LOCOS 氧化膜5的表面（本例子為底面）形成時，與閘極氧化膜7表面 (本例子為底面）為相同高度。在L0C0S氧化膜5表面形成前 • 述閘極連線層9。L〇C〇S氧化膜5與前述第}區域R1矽層1， 同時隔著前述第2層間絕緣膜18及第3層間絕緣膜2〇，為平 坦化膜的絕緣膜23所覆蓋。 前述矽層1的上側（即與活性區域3〇的相反面）的一部分， 沿著將例如氫等剝離用物質離子植入所形成的剝離層（圖 略）予以分離。其後，在前述石夕層1ϋιφ，以機械研磨和姓 刻法等使其更為薄膜化。 如同上述，半導體裝置S在結構上，在石夕層i的第i區域R1 •形成M〇S電晶體。此外，半導體裝置S在結構上，也可以是 對玻璃基板24，半導體元件部τ的結構上下相反。 -製造方法- 其次，參照圖1〜圖14說明本發明的半導體裝置S之製造方 本實施形態的製造方法白把.、装 万法包括.溝部形成步驟，LOCOS氧 化膜形成步驟（元件分隔用絕緣 &緣膘形成步驟），離子植入步 驟，閘極電極形成步驟，閘極連 逆綠層形成步驟，活性化步 驟，層間絕緣膜平坦化步驟，. 判離層形成步驟，導電部形 103886.doc 】9 1270110 成步驟，平坦化膜形成步驟，黏合步驟，以及分離步驟。 首先，溝部形成步驟中，如圖2、圖3所示，對在第2區域 R2的;ε夕基板1表面預先形成溝部3 5。有關溝部3 5的形成，首 先如圖2所示，經由對矽基板1在1000°C左右的氧氣氛中進 行高溫熱處理形成30 nm左右厚度的熱氧化膜2。接著，以 CVD法等形成2〇〇 nm左右厚度的氮化膜3。
其後，如圖3所示，為了形成後述的LOCOS氧化膜，以光 阻4為光罩，進行前述氮化膜3及熱氧化膜2的圖案形成，同 時’經由將石夕基板1钱刻80 nm左右形成溝部35。換言之， 在石夕基板1的第1區域R1，由於光阻4而受到遮罩未被蝕刻， 但是矽基板1的第2區域R2則將受到蝕刻。 其次’ LOCOS氧化膜形成步驟中，如圖4所示，對溝部35， 使其與熱氧化膜2表面（稍後被形成的閘極氧化膜7的表面） 為相同高度’以LOCOS法形成作為元件分隔用絕緣膜的 LOCOS氧化膜。換言之’去除光阻4後，以氮化膜3為光罩 在氧氣氛中進行高溫熱處理的熱氧化。經由此，使得用來 ^離元件的LOCOS氧化膜5形成為2〇〇咖左右厚度。此時， 氧化所消耗㈣層！的薄媒厚度為L〇c〇s氧化膜㈣仰左 右’因此形成的LOCOS氧化膜5表面能夠與熱氧化膜2表面 大體為相同高度。此外’ L〇C〇S氧化膜5與氮化膜3接觸的 部分沿著氮化膜3稍微突起，徊县± 、仁疋由於其咼度低對離子植入 的影響很小不至於造成問題。 。此步驟中，如圖5所示， 60 ’在矽基板1以離子植入 接著，進行第1離子植入步驟 去除氮化膜3後，為了形成p井區 103886.doc -20- 1270110 導入雜質元素61。雜質元素61，例如以棚元素、使楂入能 源為50〜200 KeV、使劑量為1〜ΙΟχΙΟ12 crrf2左右。用來形成 P井區60的離子植入，也可以適宜改變植入能源及劑量進行 數次。其次，為了調整NMOS電晶體的臨限電壓，將雜質元 素6以離子植入等導入至NMOS電晶體形成區域（即成為活 性區域3 0的區域）。雜質元素6，例如以硼元素、使植入能 源為10〜30 KeV、劑量為1〜5x1012 cm·2左右。此外，p井區 形成步驟並非必須也可以省略。 其次’進行閘極電極形成步驟及閘極連線層形成步驟。 此一步驟中，在閘極氧化膜7表面形成^1〇8電晶體的閘極電 極8，同時，在L0C0S氧化膜5上形成連接到M〇s，晶體的 閘極電極8的閘極連線層9。
如圖6所示，將NM0S電晶體形成區域（其後的活性區域 30)上厚度30 nmi右的熱氧化膜2以濕蝕刻等一旦去除 後，在氧氣氛中進行⑽代左右的熱處理，在石夕基板！上形 成厚度10〜20 nm左右的閘極氧化膜7。因此，閘化膜7 及LOCOS氧化膜5表面，成為大體相同高度。 、 、巧别邋鬧禋氧化膜7及L0C0S氧化膜5的表面，以 CVD法等形成厚度2〇〇〜3〇〇 _左右的多孔矽。在此一多孔 石夕層，使伽型雜質擴散、或是經由離子植入等予以導 二=型多孔㈣。其後，對此N型多切層進行微影 二：:，在閘極氧化膜7上進行圖案形成來形成間極電 "時二二膜5上進行圖案形成來形成閉極連線層 Π時形成閘極電極8及閘極連線層9。 103886.doc -21 - 1270110 其次’進行弟2離子植入步驟 乂驟。此步驟中，如圖7所示， 形成至少在NMOS電晶體形成F^ # 成&域（其後的活性區域30)上 方開口的光阻10後，以閘極電極8 Α 电極8為先罩離子植入Ν型雜質 11。經由此’形成低濃度雜質區衫 一 取又雊貝眭域ρ。Ν型雜質^例如以磷 凡素，使其離子植入條件，例如劑量5χ1〇]2〜5χΐ〇13⑽·2左 右0 接著，進行第3離子植入步驟。此步驟中，如圖8所示， 去除光阻1 G之後’在閘極電極8及閘極連線層9側壁部分形 成Si〇2等側壁13。其後，形成至少在咖⑽電晶體形成區域 (其後的活性區域30)上方開σ的光阻14之後，以閘極電極8 及側壁13為光罩將Ν型雜質15予以離子植入。經由此，形成 高濃度雜質區域16。 其後，活性化步驟中，如圖9所示，使第丨層間絕緣膜17 形成為100 nm左右厚度後進行熱處理，以離子植入等使導 入到石夕基板1的雜質元素活性化。作為熱處理例如以 進行10分鐘處理。經由此，形成活性區域3〇。 其次’進行層間絕緣膜平坦化步驟。此步驟中，如圖1〇 所不’在第1層間絕緣膜17上沈積第2層間絕緣膜18後，以 例如 CMP(Chemical Mechanical Polishing)等將表面平相 化。此外，平坦化表面的方法並不限於CMP。並且，在前 述活性化步驟中，經由預先使第丨層間絕緣膜17形成為較大 厚度再以CMP等平坦化，也可以省略第2層間絕緣臈丨8的形 成。 接著，剝離層形成步驟中，如圖1丨所示，將剝離用物質 103886.doc •22- 〇ΐι〇 的氫元素19以離子植入導入到石夕基板。植入條件，例 :劑量為1〜5x1〇16 cm’2 ’植入能源為5〇〜2〇〇 KeV。此外， 並不僅是氫元素19,也可以同時導入其他元素。此時，由 於使閘極電極8與閘極連線層9形成為相同高度，因此能夠 使第2層間絕緣膜18的厚度形成為薄，離子植入深度可以為 較淺。因此，植入時偏差少，能夠從矽基板丨表面在一定深 度比較正確植入各種離子。如此，在矽基板丨形成作為氫植 入層的剝離層32。本實施形態中，剝離層形成步驟在 氧化膜形成步驟之後進行。 其後，導電部形成步驟中，形成連接到MOS電晶體的源 極區域或沒極區域的導電部22d、22s。換言之，如圖12所 示，在則述第2層間絕緣膜18表面形成第3層間絕緣膜2〇。 並且，在前述活性區域30的汲極區域16d及源極區域16s的 上方位置，分別形成上下貫通閘極氧化膜7、第丨〜第3層間 絕緣膜17、18、20的接觸窗21。其次，經由沈積金屬電極 材料進行圖案形成，將導電材料填充到接觸窗21内部，同 時’形成作為導電部的沒極電極22d和源極電極22s。 其次’平坦化膜形成步驟中，如圖丨3所示，在前述第3 層間絕緣膜20上形成絕緣膜23後，以CMP等將表面平坦 化。經由此，第1區域R1的矽層L〇c〇S氧化膜5，將為 平坦化膜的絕緣膜23所覆蓋。 接著，黏合步驟中，以切割（dicing)等將矽基板1分割為 所要大小，以RCA清洗等進行表面清洗清洗絕緣膜23的表 面後，在絕緣膜23表面黏合玻璃基板24。如此的，本實施 103886：doc -23- 1270110 形態中’黏合步驟在導電部形成步驟後進行。 其次’分離步驟中’如圖14所示，經由進行6〇〇它左右的 熱處理，沿著剝離層32分離去除矽基板1的一部分（即矽基 板1隔著剝離層32與活性區域3〇相反面的部分）。其結果， 在玻璃基板24上，前述矽基板丨的一部分殘留作為矽層i， 而在石夕基板1上开> 成的半導體元件部τ，將被轉移到玻璃基 板24上。如此地，本實施形態中，分離步驟在黏合步驟後 ❿ 進行。 其後，如圖1所示，以蝕刻法等去除含氫元素19(即剝離 層32的一部分）的矽層i 一部分。蝕刻法可以是乾蝕刻或濕 蝕刻，也可以組合兩者。但是，僅以乾蝕刻可能會在矽層j 表面造成蝕刻損傷（damage)，因此最好是乾蝕刻後適當進 行濕餘刻。接著，為了保護氳元素19被去除的矽層1表面， 形成氧化膜等保護膜25。此外，對含氫元素19的矽層【蝕刻 後’也可以接著對矽層1進行蝕刻直到L〇c〇s氧化膜5露出 • 為止，來進行元件分離。同時，對含氫元素19的矽層1蝕刻 後’也可以接著對矽層1進行蝕刻直到活性區域3〇露出為 止，來進行元件分離。 如上所述，製造出半導體裝置S。 -實施形態1之效果- 因此，按照本實施形態1，在矽基板1第2區域R2形成溝部 35，能夠使在第2區域R2溝部35形成的LOCOS氧化膜5的表 面咼度’與活性區域3 0上的閘極氧化膜7的表面為相同高 度，如模型圖的圖15箭號所示，對矽層1第1區域R1及第2 103886.doc -24- 1270110 區域R2雙方，能夠在同樣深度比較均一將作為剝離用物質 的氫19離子植入。結果，由於能夠容易控制將氣i 9離子植 入到矽層1，因此能夠在矽層i準確形成剝離層32，確實分 離石夕層1的一部分。 進而經由預先开> 成溝部3 5，與向來在平面上石夕層1形成 的情況相比，能夠使L〇COS氧化膜5形成為約一半厚度。因 此，由於能夠使鳥喙長度縮短，也能夠縮小元件分離所需 φ 的第2區域面積。結果，能夠高密度形成MOS電晶體等元 件’提高半導體電路積體度。 進而’由於並非在玻璃基板24而是在矽基板1上形成^1〇8 電晶體’因此能夠以高於玻璃熔點的溫度進行處理，也將 能夠形成在玻璃基板上無法直接形成的次微米元件。同 時’ Ik著近幾年來顯示面積的大型化，玻璃基板也有大型 化傾向，但是由於大型玻璃基板相較於矽基板極大，因此 無法將在矽基板進行的CMP技術予以直接適用。相對於 φ 此’本實施形態中，能夠在黏合到玻璃基板24前，預先在 矽基板1上以CMP等施加平坦化處理。 並且，在氫植入時點的閘極電極8上的絕緣膜1 8平坦化將 變得容易，絕緣膜18的薄膜厚度能夠為薄，因此能夠抑制 其薄膜厚度的偏差。加上植入氫的深度也能夠為淺，也進 一步提兩植入深度的控制性，提高了石夕層的薄膜厚度控制 性。 此外，實施形態1中雖然顯示了 LOCOS法作為元件分離方 法，經由配合矽基板1第1區域R1和第2區域R2的高度，其 103886.doc -25- 1270110 他方法（例如回蝕、CMP平坦化技術、溝槽隔離等）也能夠獲 得相同效果。 (第2實施形態） 圖16〜圖18係顯示本發明的半導體裝置實施形態2之剖面 圖。此外，有關與圖1〜圖14相同的部分，標記上相同符號 並省略詳細說明。 本實施形態中，半導體裝置S連接到在玻璃基板24預先形 成的電氣元件41。 如圖16所示，在玻璃基板24設置電氣元件41。電氣元件 41 ’由例如薄膜電晶體專能動元件或電阻元件、電容元件、 線圈元件等被動元件、或是連線等所構成。 在前述玻璃基板24,疊層了覆蓋電氣元件41的si〇2等第4 層間絕緣膜42。並且’在第4層間絕緣膜42上，與前述實施 形態1相同’形成具有絕緣膜2 3、第3層間絕緣膜2 〇、第2 層間絕緣膜1 8、第1層間絕緣膜17、閘極電極8、閘極連線 層9、LOCOS氧化膜5、活性區域30的石夕層1。 本實施形態中，在與閘極電極8及閘極連線層9相同的 層，設置電極層43。電極層43與閘極電極8及閘極連線層9 相同形成。電極層43，隔著接觸窗44及金屬電極部45，連 接到源極電極22s。 並且，從LOCOS氧化膜5表面去除第2區域R2的石夕層」。 並且，第4層間絕緣膜42、矽層1、及LOCOS氧化膜5等，為 第5層間絕緣膜46所掩蓋。第5層間絕緣膜46，也覆蓋在前 述第1〜第3層間絕緣膜17、18、20及絕緣膜23側面。 103886.doc -26 - 1270110 在如述電氣元件41、電極層4 3、和閘極連線層9上方，各 自形成接觸窗47、48、49。在電氣元件41上方位置形成接 觸窗47,其上下貫通第4層間絕緣膜42及第5層間絕緣膜 46。在電極層43上方位置形成接觸窗48,其上下貫通LOCOS 氧化膜5及第5層間絕緣膜46。在閘極連線層9上方位置形成 接觸窗49,其上下貫通LOCOS氧化膜5及第5層間絕緣膜46。 在剷述第5層間絕緣膜46上，形成第1連線部5丨和第2連線 部52。第1連線部51，經由接觸窗47及接觸窗“連接電氣元 件41和電極層43。另一方面，第2連線部52，經由接觸窗47 及接觸窗49連接電氣元件41和閘極連線層9。 如上所述，構成半導體裝置S。並且，例如，從一方的電 氣元件41經由第1連線部51、電極層43、金屬電極部45、及 源極電極22s，向活性區域3〇的源極區域i6s供給源極信 號。同時，例如從另一方的電氣元件4丨經由第2連線部52 及閘極連線層9，向閘極電極8供給閘極信號。 -製造方法- 其次，參照圖16〜圖17說明本實施形態之半導體裝置8製 造方法。 本只施心您的製造方法，包括了與前述實施形態i中從溝 部形成步驟到分離步驟（圖2〜圖14)相同的步驟。此外，電 極層43 #觸_ 44、及金屬電極部45的形成方法，分別與 前述閘極電極8、接觸窗9】、u 1 4 接觸固21、及源極電極22s相同，因此加 以省略。 本實施形悲的製造方法，除了前述各步驟之外，還進一 103886.doc -27- 1270110 以及連線部形 步包括黏合步驟、去除步驟和、覆蓋步驟 成步驟。 黏合步驟中，如圖17所示，對作為平坦化膜的絕緣膜23, 預先黏合形成電氣元件41及第4層間絕緣膜42的玻璃基板 “。即，在玻璃基板24的第4層間絕緣膜心表面黏合絕緣膜 23表面〇 其次，去除步驟中，將含氫元素19的矽層丨的一部分以蝕 φ 刻法等去除，同時，對石夕層lit行钱刻加以元件分離，直到 LOCOS乳化膜5露出為止。餘刻方法，可以是乾餘刻、濕餘 刻或組合兩者。但是由於若進行乾钱刻，可能會在石夕層ι 表面k成&傷，為了將該損傷去除最好進行濕㈣。石夕層1 薄膜厚度使其為50〜2〇〇 nm左右。此外，作為石夕層工去除方 法’也可以利用CMP。 其_人^覆盍步驟中，如圖18所示，形成第5層間絕緣膜粍， 使其覆蓋第4層間絕緣膜42、石夕層卜及LOCOS氧化膜5各上 馨面第1第3層間絕緣膜17、18、2〇及絕緣膜”各側面。第 5層間絕緣膜46厚度，例如使其為500 nm左右。 其後，連線部形成步驟中，如圖16所示，首先，形成接 觸窗47、4S m X恢 、49。接著，向接觸窗47、48、49填充導電材 料，同時，以導電材料連接-方的接觸窗47與接觸窗48, 形成第1連線部51。並且，以導電材料連接另一方的接觸窗 :和接觸窗49 ’形成第2連線部52。其後，在附圖中予以省 成氮化矽膜進行氫化處理。根據上述步驟製造 體裝置S。 103886.doc -28- 1270110 (第3實施形態） 圖19〜圖27係顯示本發明半導體裝置s的實施形態3之剖 面圖。 本實施形態中，形成閘極電極8及活性區域3〇，黏合到玻 璃基板24後，形成接觸窗21和與導電部22等。 並且，前述實施形態i中，在活性區域3〇與玻璃基板24 之間形成汲極電極22d及源極電極22s，相對的，本實施形 φ 恶中’隔著活性區域3 〇在與玻璃基板相反面形成。 換言之’半導體裝置s，在玻璃基板24上疊層第2層間絕 緣膜18。在第2層間絕緣膜18上，與前述實施形態1相同， 没置具有第1層間絕緣膜17、閘極電極§、閘極連線層9、 LOCOS氧化膜5、活性區域30的矽層1。本實施形態中，在 前述矽層1中，在汲極區域16d及源極區域i6s上方位置分別 形成高濃度雜質區域55。 在第2區域R2中從LOCOS氧化膜5表面去除前述矽層1。 _ 並且，矽層1及LOCOS氧化膜5,由第6層間絕緣膜56所覆蓋。 在前述第6層間絕緣膜56，分別在前述各高濃度雜質區域 5 5上方位置形成接觸窗21。經由將導電材料填充到接觸窗 21内部，形成汲極電極22d及源極電極22s。 另一方面，在前述LOCOS氧化膜5及第6層間絕緣膜56， 在前述閘極連線層9上方位置形成接觸窗57。將導電材料填 充到接觸窗57内部，來形成電極58。 在前述第6層間絕緣膜56上，疊層覆蓋前述電極58、沒極 電極22d及源極電極22s的氮化矽膜59。如上所述，構成半 103886.doc -29- 1270110 導體裝置s。 -製造方法- 八久，參照圖19〜圖27說明本實施形態半導體裝置s的製 造方法。 /本實施形態的製造方法，具備與前述實施形態丨中自溝部 $成步驟到第3離子植人步驟（圖2〜圖8)相同的步驟。 本貝施形悲的製造方法，除了前述各步驟之外，進一步 • L括第4離子植入步驟、活性化步驟、層間絕緣膜平坦化步 驟剝離層形成步驟、黏合步驟、分離步驟、去除步驟、 以及導電部形成步驟。 第4離子植入步驟中，如圖2〇所示，在閘極電極8及侧壁 13上方形成了抗蝕光罩61後，將N型雜質62以離子植入導入 至高濃度雜質區域16(汲極區域丨6d及源極區域16s)下方區 域。經由此，形成如圖2丨所示的高濃度雜質區域55。 此時，高濃度雜質區域55，在比先形成的高濃度雜質區 • 域16還深的位置被形成，在深度方向鄰接前述高濃度雜質 區域16，使得能夠與高濃度雜質區域16電性導通。高濃度 雜質區域55則是為了使在後半的黏合步驟之後的步驟中將 金屬連線的接觸容易連接到NM〇s電晶體的源極區域丨6s與 汲極區域16d。 以磷為離子種、使植入能源為45 KeV、劑量為2><1〇】5〇以2 的第1次離子植入，同樣以磷為離子種、植入能源為ι〇〇 KeV、劑里為2χ1〇15 cm_2的第2次離子植入，將例如N型雜質 62導入到前述矽基板卜經由此，對於從高濃度雜質區域μ 103886.doc -30- 1270110 到深度約17G nm的區域能夠電性導通。此外，高濃度雜質 區域55形成步驟也並非必須可以省略。 其-人，活性化步驟中，如圖2丨所示，去除前述抗蝕光罩 61後，使第1層間絕緣膜17形成為1〇()nm&右厚度。其後， 以熱處理進行冑述石夕基板1所導入的雜質元素的活性化。作 為熱處理例如進行900。〇 10分的處理，也可以適用油燈加熱 和雷射加熱。 接著，層間絕緣膜平坦化步驟中，如圖22所示，在前述 第1層間絕緣膜17上形成絕緣膜後，以例如CMP等使表面平 坦化形成第2層間絕緣膜丨8。此外，表面平坦化的方法不限 於CMP。並且，在前述活性化步驟中，也可以使第1層間絕 緣膜17形成為厚，其後進行CMp等平坦化。 其後，剝離層形成步驟中，如圖23所示，經由將剝離用 物質的氫元素19以離子植入導入矽基板，形成剝離層32。 離子植入的條件，例如劑量為丨〜5><1〇16 cm·2、植入能源作 為50〜200 KeV。氫元素19離子植入後，也可以接著植入其 他元素（He、Ne、Ar等不活性元素等）。 其次，黏合步驟中，如圖24所示，在已經平坦化的前述 第2層間絕緣膜18表面，黏合玻璃基板24。此外，圖中顯 不為上下相反。 接著，分離步驟中，如圖25所示，以6〇〇t左右進行數分 釦以上的熱處理，在剝離層32的氫元素丨9植入峰值附近分 離矽基板1一部分。經由此，在矽基板〗的氫元素19植入峰 值附近到第2層間絕緣膜18之間形成的結構物，被轉移到玻 103886.doc -31 - 1270110 璃基板2 4這一側。 其次’去除步驟中，如圖26所示，去除在前述氫元心 植入學值附近因氫植入受到離子植入損傷的石夕層卜同時， 經由對梦層1進行#刻直到LOCOS氧化膜5露出為止來進行 凡件分離°作為梦層1的去除方法，能夠利用乾#刻、濕: 刻或組合兩者。進行乾蝕刻的話，在矽層以面造成損傷， 因此為了將4損傷去除最好進行濕㈣。此時，梦層】的薄 ⑩膜厚度將為5G〜2G0 nm左右。此外，作為石夕層】的去除方法 也可以使用CMP。 其後，導電部形成步驟中，如圖27所示，首先，在矽層卫 及LOCOS氧化膜5上，以⑽法等使第6層間絕緣膜％形成 為7〇〇 nm左右的厚度。接著，在前述高濃度雜質區域”上 方形成接觸窗21，㈣，在閘極料層9上方形成接觸窗 5 7此外，也可以使咼濃度雜質區域1 6開口到接觸窗21。 其後，將導電材料填充到接觸窗21，形成源極電極22§和汲 馨極電極22d，另一方面，將導電材料填充到接觸窗57，形成 金屬電極58。如此地，導電部形成步驟在黏合步驟後進行。 此外，從第6層間絕緣膜56表面到高濃度雜質區域乃的深 度’與到閘極連線層9為止的深度差距大時，也可以使接觸 窗21、57個別形成。 接著’如圖1所示’在第6層間絕緣膜5 6表面使氮化石夕膜 59形成為200 nm左右的厚度後，進行氫化處理。經由此製 造半導體裝置S。 (其他實施形態） 103886.doc -32· 1270110 前述實施形態中，在矽基板1預先形成溝部35，但是本發 明並不受限於此。換言之，即使不形成溝部35，也可以在 平面狀的矽基板1的表面，直接以LOCOS法形成LOCOS氧 化膜5。此時，由於LOCOS氧化膜5，從覆蓋活性區域的閘 極氧化膜7等膜表面突出而形成，因此必須予以平坦化。
換言之，半導體裝置的製造方法，包括：對矽層i的第2 區域R2形成LOCOS氧化膜5的LOCOS氧化膜形成步驟，以 及將第2區域R2的LOCOS氧化膜5表面平坦化、使其與覆蓋 活性區域3 0的閘極氧化膜7的表面為相同高度的平坦化步 驟。經由此，也能夠獲得與前述各實施形態相同的效果。 但是’在能夠省略LOCOS氧化膜5平坦化步驟這一點上，最 好如前述各實施形態形成溝部35。 並且，在矽基板1預先形成溝部35後，在基板上沈積氧化 膜等元件分隔用絕緣膜，其後，以CMp或蝕刻法等進行平 坦化步驟使其與覆蓋活性區域30的閘極氧化膜7表面為相 同高度，將能夠獲得與前述各實施形態相同效果。此雖然 增加了平坦化步驟，但在另—方面，由於不會形獻〇⑽ 氧化膜的鳥°彖’具有能夠提高半導體電路積體度的優點。 【產業上利用之可能性】 如上述說明’本發明係對於具有⑺⑽氧化膜等元件八 隔用絕㈣的半導體裝置之製造方法及半導體裝置非常: 用n，適合於確實形成㈣層料能夠 離用物質的離子植入以提高石夕層的薄膜厚度控制性f制剝 【圖式簡單說明】 103886.doc -33 - 1270110 圖1係為第1實施形態中半導體裝置之剖面圖。 圖2係為溝部形成步驟中形成氮化膜狀態之剖面圖。 圖3係為溝部形成步驟中形成溝部狀態之剖面圖。 圖4係為LOCOS氧化膜形成步驟之剖面圖。 圖5係為第1離子植入步驟之剖面圖。 圖6係為閘極電極形成步驟及閘極連線層形成步麟 剖面圖。 圖7係為第2離子植入步驟之剖面圖。 圖8係為第3離子植入步驟之剖面圖。 圖9係為活性化步驟之剖面圖。 圖1 〇係為層間絕緣膜平坦化步驟之剖面圖。 圖11係為剝離層形成步驟之剖面圖。 圖12係為導電部形成步驟之剖面圖。 圖13係為平坦化膜形成步驟及黏合步驟之剖面圖。 圖14係為分離步驟之剖面圖。 圖15係為氫離子植入之說明圖。 圖1 6係為第2實施形態中半導體裝置之剖面圖。 圖1 7係為黏合步驟之剖面圖。 圖1 8係為去除步驟及覆蓋步驟之剖面圖。 圖19係為第3實施形態中半導體裝置之剖面圖。 圖20係為第4離子植入步驟之剖面圖。 圖21係為活性化步驟之剖面圖。 圖22係為層間絕緣膜平坦化步驟之剖面圖。 圖2 3係為剝離層形成步驟之剖面圖。 103886.doc -34- 1270110 圖24係為黏合步驟之剖面圖。 圖25係為分離步驟之剖面圖。 圖26係為去除步驟之剖面圖。 圖27係為導電部形成步驟之剖面圖 圖28係為現有之SOI基板製造步 狀態圖。 驟中形成氧化矽層 之 中 形成氫植入層之狀 圖29係為現有SOI基板製造步驟
態圖。 圖30係為現有SOI基板製造步驟中黏合到玻璃基板之 狀態圖。 圖31係為現有SOI基板製造步驟中分離矽層一部分之 狀態圖。 圖32係為現有LOCOS元件分離結構之剖面圖。 圖33係為現有LOCOS元件分離結構植入氫的狀態之剖 面圖。 【主要元件符號說明】 1 矽層，矽基板（半導體層） 5 LOCOS氧化膜 7 閘極氧化膜（活性區域的膜） 8 間極電極 9 閘極連線層 16d 汲極區域 16s 源極區域 19 氫（剝離用物質） 103886.doc -35- 1270110 22d 汲極電極（導電部） 22s 極電極（導電部） 23 絕緣膜（平坦化膜） 24 玻璃基板（基板） 30 活性區域 32 剝離層 35 溝部 S 半導體裝置 R1 第1區域 R2 第2區域
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Claims (1)

1270110 十、申請專利範圍： 1 · 一種具備基體層之半導體裝置製造方法，該基體層具有 形成活性區域的複數第1區域與在該各第丨區域間設置的 第2區域，其步驟包括： 元件分隔用絕緣膜形成步驟，在前述第2區域形成元件 分隔用絕緣膜，使其與覆蓋前述活性區域的膜的表面為 相同高度； 剝離層形成步驟，在前述元件分隔用絕緣膜形成步驟 後’將剝離用物質離子植入到前述基體層來形成剝離 層；以及 分離步驟’沿著前述剝離層分離前述基體層的一部分。 2. 一種具備基體層之半導體裝置製造方法，該基體層具有 形成活性區域的複數第1區域與在該各第1區域間設置的 第2區域，其步驟包括： 溝部形成步驟，對前述第2區域的前述基體層表面預先 形成溝部； LOCOS氧化膜形成步驟，對前述溝部以LOCOS法形成 LOCOS氧化膜使其與覆蓋前述活性區域的膜的表面為相 同高度； 剝離層形成步驟’在前述LOCOS氧化膜形成步驟後， 將剝離用物質離子植入到前述基體層形成剝離層；以及 分離步驟，沿著前述剝離層分離前述基體層的一部分。 3. 一種具備基體層之半導體裝置製造方法，該基體層具有 形成活性區域的複數第1區域與在該各第1區域間設置的 103886.doc 1270110 第2區域’其步驟包括： LOCOS氧化膜形成步驟，對前述第2區域aL〇c〇s法形 成LOCOS氧化膜； 平坦化步驟，將前述第2區域的前述LOCOS氧化膜表面 予以平坦化’使其與覆蓋前述活性區域的膜的表面為相 同高度； #
剝離層形成步驟，在前述平坦化步驟後，將剝離用物 質離子植入到前述基體層形成剝離層；以及 分離步驟’沿著前述剝離層分離前述基體層的_部分。 一種具備基體層之半導體裝置製造方法，該基體層具有 形成活性區域的複數第丨區域與在該各第丨區域間設置的 第2區域，其步驟包括： 、 溝部形成步驟，對前述第2區域的前述基體層表面預先 形成溝部； 平坦化步驟，在前述溝部填充元件分隔用絕緣膜後進 打平坦化，使覆蓋前述活性區域的膜的表面與前述第2區 域的前述元件分隔用絕緣膜的表面為相同高度； 剝離層形成步驟，在前述平坦化步驟後，將剝離用物 貝離子植入到刖述基體層形成剝離層；以及 分離步驟，沿著前述剝離層分離前述基體層的一部分。 5·如申請專利範圍第1項或第4項之半導體裝置製造方法， 其包括： 平坦化膜形成步驟，形成覆蓋前述第丨區域的基體層輿 前述元件分隔用絕緣膜的平坦化膜，以及 103886.doc 1270110 述平坦化膜； 驟前進行。 之半導體裝置製造方法 6. 黏合步驟，將基板黏合到前 削述黏合步驟在前述分離步 如申請專利範圍第2項或第3項 其包括： 與 千坦化膜形成步驟，带占舜# W &成设盍前述第1區域的基體層 刖述LOCOS氧化膜的平坦化膜，以及 黏合步驟，將基板黏合到前述平坦化膜； 前述黏合步驟在前述分離步驟前進行。 7·如1請專利範圍第5項之半導體裝置㈣方法，其中： 前述基板是玻璃基板。 8. 如：請專利範圍第6項之半導體裝置製造方法，其中: 前述基板是玻璃基板。 項之半導體裝置製造方 9. 如申請專利範圍第項中任 法，其中： 前述基體層是;ε夕層。 項之半導體裝置製造方 10.如申睛專利範圍第1〜4項中任一 法，其中： 前述剝離用物質是氫。 11 ·如申請專利範圍第1〜4頊φ杠 負中任一項之半導體裝置製造方 法，其中： 在前述第1區域形成]^08電晶體。 12.如：：專利範圍第u項之半導體裝置製造方法，其中： 覆蓋前述活性區域的膜是閘極氧化膜； -傷在則述閘極氧化膜表面形成前述m〇s電晶體的間 103886.doc ^270110 極電極之步驟。 13. ，其中： 如申：專利範圍第5項之半導體裝置製造方法 在鈾述弟1區域形成M〇s電晶體， 覆蓋前述活性區域的膜是閘極氧化膜； 其步驟包括： 晶體的閘極 在前述閘極氧化膜表面形成前述M〇s電 電極的步驟，以及 • 纟前述元件分隔用絕緣膜形成連接到前述M0S電 體的閘極電極的閘極連線層的步驟。 14,如申請專利範圍第6項之半導體裝置製造方法，其中： 在前述第1區域形成MOS電晶體， 覆蓋前述活性區域的膜是閘極氧化膜； 其步驟包括： 在前述閘極氧化膜表面形成前述]VIOS電晶體的閘極 電極的步驟，以及
在前述LOCOS氧化膜形成連接到前述MOS電晶體的 閘極電極的閘極連線層的步驟。 15·如申請專利範圍第5項之半導體裝置製造方法，其中： 在前述第1區域形成MOS電晶體； 具備導電部形成步驟，形成連接到前述MOS電晶體的 源極區域或汲極區域的導電部； 前述導電部形成步驟在前述黏合步驟前進行。 16·如申請專利範圍第6項之半導體裝置製造方法，其中： 在前述第1區域形成MOS電晶體； 103886.doc 1270110 具備導電部形成步驟，形成連接到前述M〇s電晶體的 源極區域或汲極區域的導電部； 前述導電部形成步驟在前述黏合步驟前進行。 17·如申請專利範圍第5項之半導體裝置製造方法，其中： 在前述第1區域形成MOS電晶體； 具備導電部形成步驟，形成連接到前述MOS電晶體的 源極區域或沒極區域的導電部； 前述導電部形成步驟在前述黏合步驟後進行。 18·如申請專利範圍第6項之半導體裝置製造方法，其中 在前述第1區域形成MOS電晶體； 具備導電部形成步驟，形成連接到前述M〇s電晶體的 源極區域或汲極區域的導電部； 前述導電部形成步驟在前述黏合步驟後進行。 19. 一種具備基體層之半導體裝置，該基體層具有形成活性
區域的複數第i區域與在該各區域間設置的第2區 域，其中： 在前述第2區域形成元件分隔用絕緣膜； 前述元件分隔用絕緣臈形成時，使其表面與在前述活 性區域疊層的膜的表面為相同高度； 沿著經由離子植入剝離用私 _ 』離用物質所形成的剝離層，分離 刖述基體層的一部分。 20. 裝置，該基體層具有形成活性 °亥各第1區域間設置的第2區 一種具備基體層之半導體 區域的複數第1區域與在 域，其中： 103886.doc 1270110 在剷述第2區域的前述基體層表面形成溝部； 在刖述溝部設置以LOCOS法形成的L〇c〇S氧化膜； 前述LOCOS氧化膜形成時，使其表面與在前述活性區 域疊層的膜的表面為相同高度； 沿者經由離子植入剝離用物質形成的剝離層，分離 前述基體層的一部分。 η.-種具備基體層之半導體裝置，該基體層具有形成活性 區域的複數第1區域與在該各 域，其中： 在前述第2區域設置以L〇c〇s法形成的⑺⑽氧化 膜； 田前述LOCOS氧化膜形成時使其表面與在前述活性區域 豐層的膜的表面為相同高度· 沿著經由離子植入剝離用物 述基體層的一部分。物質形成的剝離層’分離前 22· —種具備基體層之半導體裝 F A从遂叙梦r 鑌基體層具有形成活性 &域的祓數弟1區域與在該 域，其中： 卑域間設置的第2區 在前述第2區域的基體層表_彡< 在前述溝部填充元件分隔用絕緣膜/ ’ 形成前述元件分隔用絕緣膜時，#1主 性區域疊層的膜的表面為相同高度表面與在前述活 沿著經由離子植入剝離 = 前述基體層的-部分。成的剝離層’分離 103886.doc 1270110 23.如申請專利範圍第19項或第22項之半導體裝置，其包括·· 分別覆蓋前述第1區域的基體層與前述元件分隔用絕 緣膜的平坦化膜； 將基板黏合到前述平坦化膜表面。 认如申請專利範圍第20項《第21項之半導體裝置，其包括： 分別覆蓋前述第丨區域的基體層與前述L〇c〇s氧化膜 的平坦化膜； φ 將基板黏合到前述平坦化膜表面。 25·如申請專利範圍第23項之半導體裝置，其中： 前述基板是玻璃基板。 26·如申請專利範圍第24項之半導體裝置，其中： 前述基板是玻璃基板。 27·如申請專利範圍第19〜22項之任_項半導體裝置，其中： 前述基體層是矽層。 Μ.如申請專利範圍第19〜22項之任—項半導體裝置，其中： φ 前述剝離用物質是氫。 29·如申明專利範圍第19〜22項之任一項半導體裝置，其中： 在别述第1區域形成MOS電晶體。 3〇·如申請專利範圍第29項之半導體裝置，其中： 覆蓋前述活性區域的膜是閘極氧化膜； 在則述閘極氧化膜表面形成前述M〇s電晶體的閘極電 極0 31.如申請專利範圍第23項之半導體褒置，其中 在則述第1區域形成MOS電晶體； 103886.doc 1270110 覆f前述活性區域的膜是閘極氧化膜； 極引述閘極氧化膜表面形成前述MOS電晶體的閘極電 在别述το件分隔用絕緣膜形成連接到前述閘極電極的 閘極連線層。 32·如申請專利範圍第24項之半導體裝置，其中： 在鈿述第1區域形成MOS電晶體； 覆蓋如述活性區域的膜是閘極氧化膜； 在前述閘極氧化膜表面形成前述M 〇 S電晶體的閘極電 極； 在則述LOCOS氧化膜开> 成連接到前述閘極電極的閘極 連線層。
103886.doc v
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