KR100688714B1 - 트랜지스터 제조방법 - Google Patents

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KR100688714B1
KR100688714B1 KR1020050090275A KR20050090275A KR100688714B1 KR 100688714 B1 KR100688714 B1 KR 100688714B1 KR 1020050090275 A KR1020050090275 A KR 1020050090275A KR 20050090275 A KR20050090275 A KR 20050090275A KR 100688714 B1 KR100688714 B1 KR 100688714B1
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Abstract

본 발명은 트랜지스터 제조방법에 관한 것으로, 반도체 기판에 게이트 전극을 형성하는 단계와, 게이트 전극의 양측 기판 내에 소오스/드레인을 형성하기 위한 LDD 이온 주입층을 형성하는 단계와, 반도체 기판의 전면에 제 1 절연층을 형성한 후에 패터닝하여 소자 분리 영역을 노출시키는 단계와, 제 1 절연층과 노출된 반도체 기판을 식각하여 게이트 전극의 양측 측벽에 게이트 스페이서를 형성하면서 소자 분리 영역에 트렌치를 함께 형성하는 단계와, 게이트 스페이서의 양측 기판 내에 고농도 이온주입층을 형성하여 LDD 이온주입층 및 고농도 이온주입층으로 이루어진 소오스/드레인을 형성하는 단계와, 트렌치를 포함한 반도체 기판의 전면에 제 2 절연층을 형성하여 트렌치를 매립한 후 트렌치 상부의 비활성 영역에만 제 2 절연층이 남도록 제거하여 소자간 격리를 위한 소자 분리막을 형성하는 단계를 포함하며, 트렌치 형성 공정과 게이트 스페이서의 형성 공정을 단일 공정으로 통합함으로써, 공정의 단순화를 통해 반도체 소자의 수율이 향상되는 이점이 있다.
트랜지스터, 소자 분리막, STI, 게이트 스페이서, 이온 주입

Description

트랜지스터 제조방법{METHOD FOR MANUFACTURING TRANSISTOR}
도 1a 내지 도 1i는 종래 기술에 따른 트랜지스터 제조방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2i는 본 발명에 따른 트랜지스터 제조방법을 설명하기 위한 공정 단면도.
본 발명은 트랜지스터(Transistor)에 관한 것으로, 더욱 상세하게는 게이트 스페이서(Gate Spacer)의 형성 시에 소자간 분리를 위한 트렌치(Trench)를 함께 형성하는 트랜지스터의 제조방법에 관한 것이다.
주지와 같이, 반도체 소자에는 트랜지스터(transistor), 캐패시터(capacitor) 등의 단위 소자로 된 셀들이 반도체 소자의 용량에 따라 한정된 면적 내에 다수개가 집적되는데, 이러한 셀들은 서로 독립적인 동작 특성을 위하여 전기적인 격리가 필요하다.
따라서, 이러한 셀들간의 전기적인 격리를 위한 방편으로서, 반도체 기판을 리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(LOCal Oxidation of Silicon: LOCOS)와, 반도체 기판을 수직방향으로 식각하여 절연 물질로 매립하는 셀로우 트렌치 분리(Shallow Trench Isolation: STI)가 잘 알려져 있다.
이 중에서 STI는 반응성 이온 식각(Reactive Ion Etching: RIE)이나 플라즈마 식각과 같은 건식 식각 기술을 사용하여 좁고 깊은 트렌치를 만들고, 그 속에 절연막을 채우는 방법으로 반도체 기판에 트렌치를 만들어 절연물을 집어넣기 때문에 버즈 비크와 관련된 문제가 없어진다. 또한 절연막이 채워진 트렌치는 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 방법이다.
이와 같이, 소자 활성 영역의 확보 측면에서 유리한 STI는 접합 누설 전류면에서도 LOCOS에 비해 향상된 특성을 보이고 있다.
종래 기술에 따른 트랜지스터의 제조방법을 도 1a 내지 도 1i의 공정 단면도를 참조하여 살펴보면 아래와 같다.
도 1a를 참조하면, 소자간 분리를 위한 트렌치를 형성하고자 하는 반도체 기판(11)상에 패드 산화막(12a)을 형성하며, 패드 산화막(12a)상에 질화막(12b)을 적층한다. 그 위에 식각 마스크로서 사용할 물질인 포토레지스트를 도포한 후 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴(12c)을 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(12c)을 식각 마스크로 하여 질화막(12b)과 패드 산화막(12b)을 반도체 기판(11)이 노출될 때까지 선택적으로 건식 식각하며, 반도체 기판(11)의 노출 부분을 소정 두께로 건식 식각하여 STI 구조를 위한 트렌치(T)를 형성한다.
도 1c를 참조하면, 트렌치(T)를 포함한 구조물 전면에 절연 물질인 TEOS(tetra-ethyl-orthosilicate)를 증착해 트렌치(T)를 매립(filling)하여 소자 분리막(12)을 형성한다.
도 1d를 참조하면, 화학적기계적연마(CMP) 공정을 수행하여 질화막(12b)의 상부 영역에 존재하는 소자 분리막(12)을 제거하며, 이로써 트렌치(T) 영역, 즉 비활성 영역에만 소자 분리막(12)이 존재한다. 이후 STI 구조를 만드는데 사용된 질화막(12b) 및 패드 산화막(12a)을 세정하여 제거한다.
도 1e를 참조하면, 소자 분리막(12)이 형성된 반도체 기판(11) 상에 산화막(13a) 및 폴리실리콘층(14a)을 순차적으로 형성한다.
도 1f를 참조하면, 게이트 마스크를 이용한 식각 공정으로 폴리실리콘층(14a)을 패터닝하여 게이트 전극(14)을 형성하며, 그 하부의 산화막(13a)을 패터닝하여 게이트 절연막(13)을 형성한다.
다음으로, 게이트 전극(14)을 이온 주입 마스크로 이용하는 저농도 이온 주입 공정을 실시하여 게이트 전극(14)의 양측 기판 내에 소오스/드레인을 형성하기 위한 LDD(Lightly Doped Drain) 이온 주입층(15a)을 형성한다.
도 1g를 참조하면, 전체 상부에 절연물질인 TEOS를 소정 두께로 증착하여 버퍼막(16)을 형성하고, 그 상부에 게이트 스페이서의 형성을 위해 실리콘 질화막(17a)을 형성한다.
도 1h를 참조하면, 전면 식각 공정으로 실리콘 질화막(17a)을 식각하여 게이트 전극(14)의 양측 측벽 전체에 게이트 스페이서(17)를 형성한다. 게이트 전극 (14) 및 게이트 스페이서(17)를 이온 주입 마스크로 이용하는 고농도 이온 주입 공정을 실시하여 게이트 스페이서(17)의 측부에 고농도 이온주입층(15b)을 형성하고 열처리를 실시하여 주입된 불순물을 활성화시킨다. 이로써 LDD 이온주입층(15a) 및 고농도 이온주입층(15b)으로 이루어진 소오스/드레인(15)이 형성된다.
도 1i를 참조하면, 전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하여 게이트 전극(14) 및 소오스/드레인(15)의 상부에 실리사이드층(19)을 형성하여 전기 저항을 낮춘다. 이로써, 트랜지스터가 제조되는 것이다.
그러나, 전술한 바와 같은 종래의 트랜지스터 제조방법에 의하면, STI 구조를 위한 트렌치 형성 공정과 게이트 스페이서의 형성 공정이 각각 개별의 공정을 통해 형성되므로 공정 단순화에 있어서 장해 요인으로 작용하는 문제점이 있었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 게이트 스페이서의 형성 시에 소자간 분리를 위한 트렌치를 함께 형성, 즉 트렌치 형성 공정과 게이트 스페이서의 형성 공정을 단일 공정으로 통합함으로써, 공정의 단순화를 통해 반도체 소자의 수율이 향상되도록 하는 데 그 목적이 있다.
본 발명의 다른 목적은, 트렌치를 완전 매립하기 전에 게이트 스페이서의 양측 기판 내에 고농도 이온을 주입하는 소오스/드레인 형성 공정을 수행하여 트렌치의 바닥에 주입된 고농도 이온이 펀치쓰루 스톱(Punch-through Stop) 역할을 하여 소자간 분리 능력이 향상되도록 하는 데 있다.
이와 같은 목적들을 실현하기 위한 본 발명의 일 관점으로서 트랜지스터 제 조방법은, 반도체 기판에 게이트 전극을 형성하는 단계와, 게이트 전극의 양측 기판 내에 소오스/드레인을 형성하기 위한 LDD 이온 주입층을 형성하는 단계와, 반도체 기판의 전면에 제 1 절연층을 형성한 후에 패터닝하여 소자 분리 영역을 노출시키는 단계와, 제 1 절연층과 노출된 반도체 기판을 식각하여 게이트 전극의 양측 측벽에 게이트 스페이서를 형성하면서 소자 분리 영역에 트렌치를 함께 형성하는 단계와, 게이트 스페이서의 양측 기판 내에 고농도 이온주입층을 형성하여 LDD 이온주입층 및 고농도 이온주입층으로 이루어진 소오스/드레인을 형성하는 단계와, 트렌치를 포함한 반도체 기판의 전면에 제 2 절연층을 형성하여 트렌치를 매립한 후 전면 식각하여 트렌치 상부의 비활성 영역에만 제 2 절연층이 남도록 제거하여 소자간 격리를 위한 소자 분리막을 형성하는 단계를 포함한다.
이하, 본 발명의 바람직한 실시 예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 2a 내지 도 2i는 본 발명에 따른 트랜지스터 제조방법을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 게이트 전극을 형성하고자 하는 반도체 기판(101) 상에 산화막(103a) 및 폴리실리콘층(104a)을 순차적으로 형성한다.
도 2b를 참조하면, 게이트 마스크를 이용한 식각 공정으로 폴리실리콘층(104a)을 패터닝하여 게이트 전극(104)을 형성하며, 그 하부의 산화막(103a)을 패터닝하여 게이트 절연막(103)을 형성한다. 여기서, 게이트 전극(104)이 형성된 반도체 기판(101) 상에 열 산화 공정을 통해 버퍼산화막(도시 생략됨)을 균일한 두께를 갖도록 형성하여 이온 주입에 의한 데미지(Damage)로부터 소자를 보호할 수 있다.
다음으로, 게이트 전극(104)을 이온 주입 마스크로 이용하는 저농도 이온 주입 공정을 실시하여 게이트 전극(104)의 양측 기판 내에 소오스/드레인을 형성하기 위한 LDD 이온 주입층(105a)을 형성한다.
도 2c를 참조하면, 게이트 스페이서를 위해 전체 상부에 절연물질인 실리콘 질화막 등을 증착하여 제 1 절연층(107a)을 형성한다. 여기서, 제 1 절연층(107a)은 TEOS 산화막 등의 절연물질로 대체할 수도 있으며, 더블 스페이서의 형성을 위해 실리콘 질화막과 TEOS 산화막을 적층할 수도 있다.
도 2d를 참조하면, 제 1 절연층(107a)의 상부에 식각 마스크로서 사용할 물질인 포토레지스트를 도포한 후 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴(201)을 형성하며, 포토레지스트 패턴(201)을 식각 마스크로 하여 제 1 절연층(107a)을 반도체 기판(101)이 노출될 때까지 선택적으로 건식 식각하여 STI 구조를 위해 트렌치를 형성할 부분을 노출시킨다.
도 2e를 참조하면, 포토레지스트 패턴(201)을 제거한 후 전면 식각 공정을 실시하여 제 1 절연층(107a)을 제거하면서 게이트 전극(104)의 양측 측벽에만 남겨 서 게이트 스페이서(107)를 형성함과 함께 반도체 기판(101)의 노출 부분을 소정 깊이로 식각하여 STI 구조를 위한 트렌치(T)를 형성한다. 이때 제 1 절연층(107a)과 반도체 기판(101)의 식각 선택비는 1 : 2.5∼3.5로 맞추어 실시함으로써 요망하는 식각 프로파일을 획득할 수 있으며, 식각 선택비가 1 : 3일 때에 가장 바람직한 식각 프로파일이 획득된다.
여기서, 게이트 스페이서(107)와 트렌치(T)를 단일의 식각 공정을 통해 형성하지 않고, 트렌치(T)를 먼저 형성한 후에 게이트 스페이서(107)를 형성할 수도 있다. 즉, 포토레지스트 패턴(201)을 마스크로 하여 반도체 기판(101)의 노출 부분을 소정 깊이로 식각하여 STI 구조를 위한 트렌치(T)를 형성하며, 포토레지스트 패턴(201)을 제거한 후 전면 식각 공정을 실시하여 제 1 절연층(107a)을 제거하면서 게이트 전극(104)의 양측 측벽에만 남겨서 게이트 스페이서(107)를 형성하는 것이다.
도 2f를 참조하면, 트렌치(T)의 측벽에 스페이서를 형성하기 위하여 트렌치(T)에 절연물질인 실리콘 질화막 등을 증착하여 매립한다. 이때, 실리콘 질화막은 780±20℃의 온도를 유지하는 화학 기상 증착(CVD) 챔버에서 15∼200sccm의 DCS(SiH2Cl2) 가스와 150∼2000sccm의 NH3 가스를 공급하면서 200mTorr∼1Torr의 압력 하에서 증착한다.
이후, 반응성 이온 식각(RIE) 공정을 통해 트렌치(T) 내의 실리콘 질화막을 제거하면서 트렌치(T)의 측벽에만 남겨서 트렌치 스페이서(108)를 형성한다. 이때, 트렌치 스페이서(108)의 형성 공정은 RIE 챔버에 200∼500W의 전력을 인가하고, 20 ∼30℃의 온도를 유지하면서 200∼300sccm의 O2 가스와 30∼100sccm의 CF4 가스를 이용하여 15∼50Pa의 압력 하에서 식각한다.
도 2g를 참조하면, 게이트 전극(104) 및 게이트 스페이서(107)를 이온 주입 마스크로 이용하는 고농도 이온 주입 공정을 실시하여 게이트 스페이서(107)의 측부와 트렌치(T)의 바닥에 고농도 이온주입층(105b)을 형성하고 열처리를 실시하여 주입된 불순물을 활성화시킨다. 이로써, LDD 이온주입층(105a) 및 고농도 이온주입층(105b)으로 이루어진 소오스/드레인(105)이 형성된다. 아울러, 트렌치(T)의 바닥에 형성된 고농도 이온주입층(105b)은 펀치쓰루 스톱 역할을 하여 이후 트렌치(T)에 형성될 소자 분리막의 소자간 분리 능력을 향상시킨다.
도 2h를 참조하면, 트렌치(T)를 포함한 구조물 전면에 절연 물질인 TEOS를 증착해 트렌치(T)를 매립하여 제 2 절연층(102d)을 형성한다. 여기서, 제 2 절연층(102d)에 이용되는 절연 물질은 TEOS 산화막이 아닌 HDP 산화막이나 질화막으로 대체할 수 있으나, 이후의 공정 중 소자 분리막을 형성할 때의 식각 선택비를 고려하여 게이트 스페이서(107)의 형성 물질과는 다른 물질이 이용된다.
도 2i를 참조하면, 전면 식각 공정을 통해 트렌치(T) 상부의 비활성 영역에만 제 2 절연층(102d)이 남도록 제거하여 비활성 영역, 즉 소자 분리 영역에 소자간 격리를 위한 소자 분리막(102)을 형성한다. 이때 게이트 스페이서(107)와 제 2 절연층(102d)의 식각 선택비는 1 : 10∼15로 맞추어 실시함으로써 활성 영역 상부의 제 2 절연층(102d)을 제거할 수 있다. 식각 선택비가 1 : 10일 때에 활성 영역 에 가해지는 식각 데미지가 최소화되어 가장 바람직한 전기적 특성을 갖는다. 아울러, 제 2 절연층(102d)을 제거함에 있어서 게이트 전극(104)이 노출될 때까지는 화학기계적연마(CMP) 공정을 통해 제거하고, 이후 소오스/드레인(105)이 노출될 때까지 전면 식각 공정을 통해 제거할 수도 있다.
도 2j를 참조하면, 전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하여 게이트 전극(104)의 표면과 및 소오스/드레인(105)의 상부에 실리사이드층(109)을 형성하여 전기 저항을 낮춘다. 즉, 살리사이드(self-aligned silicide; salicide) 공정을 통해 소오스/드레인(105)의 상부 및 게이트 전극(104)의 표면에 실리사이드를 함께 형성한다. 이때, 실리사이드 형성 소오스는 티타늄계, 코발트계, 니켈계 중 어느 하나를 이용하는 것이 바람직하며, 게이트 스페이서(107) 및 소자 분리막(102) 위의 금속은 반응이 일어나지 않으므로 실리사이드층(109)의 형성 후에 습식각을 통하여 제거한다. 이로써, 트랜지스터가 제조되는 것이다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과한 것으로, 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 당연히 포함되는 것으로 해석되어야 할 것이다.
전술한 바와 같이 본 발명은 게이트 스페이서의 형성 시에 소자간 분리를 위한 트렌치를 함께 형성, 즉 트렌치 형성 공정과 게이트 스페이서의 형성 공정을 단 일 공정으로 통합함으로써, 공정의 단순화를 통해 반도체 소자의 수율이 향상된다.
또한, 트렌치를 완전 매립하기 전에 게이트 스페이서의 양측 기판 내에 고농도 이온을 주입하는 소오스/드레인 형성 공정을 수행하여 트렌치의 바닥에 주입된 고농도 이온이 펀치쓰루 스톱 역할을 하여 소자간 분리 능력이 향상되는 효과가 있다.

Claims (6)

  1. 삭제
  2. 반도체 기판 상에 트랜지스터를 형성하는 방법으로서,
    (a) 상기 반도체 기판에 게이트 전극을 형성하는 단계와,
    (b) 상기 게이트 전극의 양측 기판 내에 소오스/드레인을 형성하기 위한 LDD 이온 주입층을 형성하는 단계와,
    (c) 상기 반도체 기판의 전면에 제 1 절연층을 형성한 후에 패터닝하여 소자 분리 영역을 노출시키는 단계와,
    (d) 상기 제 1 절연층과 상기 노출된 반도체 기판의 식각 선택비를 1 : 2.5～3.5로 식각하여 상기 게이트 전극의 양측 측벽에 게이트 스페이서를 형성하면서 상기 소자 분리 영역에 트렌치를 함께 형성하는 단계와,
    (e) 상기 게이트 스페이서의 양측 기판 내에 고농도 이온주입층을 형성하여 상기 LDD 이온주입층 및 고농도 이온주입층으로 이루어진 상기 소오스/드레인을 형성하는 단계와,
    (f) 상기 트렌치를 포함한 상기 반도체 기판의 전면에 제 2 절연층을 형성하여 상기 트렌치를 매립한 후 상기 트렌치 상부의 비활성 영역에만 상기 제 2 절연층이 남도록 제거하여 소자간 격리를 위한 소자 분리막을 형성하는 단계
    를 포함하는 트랜지스터의 제조방법.
  3. 반도체 기판 상에 트랜지스터를 형성하는 방법으로서,
    (a) 상기 반도체 기판에 게이트 전극을 형성하는 단계와,
    (b) 상기 게이트 전극의 양측 기판 내에 소오스/드레인을 형성하기 위한 LDD 이온 주입층을 형성하는 단계와,
    (c) 상기 반도체 기판의 전면에 제 1 절연층을 형성한 후에 패터닝하여 소자 분리 영역을 노출시키는 단계와,
    (d) 상기 제 1 절연층과 상기 노출된 반도체 기판을 식각하여 상기 게이트 전극의 양측 측벽에 게이트 스페이서를 형성하면서 상기 소자 분리 영역에 트렌치를 함께 형성하는 단계와,
    (e) 상기 게이트 스페이서의 양측 기판 내에 고농도 이온주입층을 형성하여 상기 LDD 이온주입층 및 고농도 이온주입층으로 이루어진 상기 소오스/드레인을 형성하는 단계와,
    (f) 상기 트렌치를 포함한 상기 반도체 기판의 전면에 제 2 절연층을 형성하여 상기 트렌치를 매립한 후 상기 트렌치 상부의 비활성 영역에만 상기 제 2 절연층이 남도록 제거하여 소자간 격리를 위한 소자 분리막을 형성하는 단계
    를 포함하고,
    상기 (e) 단계는,
    (e1) 상기 트렌치에 절연물질을 증착하여 매립하는 단계와,
    (e2) 상기 트랜체 내의 절연물질을 제거하면서 상기 트렌치의 측벽에만 남겨서 트렌치 스페이서를 형성하는 단계와,
    (e3) 상기 게이트 스페이서의 양측 기판 내 및 상기 트렌치의 바닥에 상기 고농도 이온주입층을 형성하여 상기 소오스/드레인의 형성과 함께 상기 트렌치 바닥의 고농도 이온주입층이 펀치쓰루 스톱 역할을 하도록 하는 단계
    를 포함하는 트랜지스터의 제조방법.
  4. 반도체 기판 상에 트랜지스터를 형성하는 방법으로서,
    (a) 상기 반도체 기판에 게이트 전극을 형성하는 단계와,
    (b) 상기 게이트 전극의 양측 기판 내에 소오스/드레인을 형성하기 위한 LDD 이온 주입층을 형성하는 단계와,
    (c) 상기 반도체 기판의 전면에 제 1 절연층을 형성한 후에 패터닝하여 소자 분리 영역을 노출시키는 단계와,
    (d) 상기 제 1 절연층과 상기 노출된 반도체 기판을 식각하여 상기 게이트 전극의 양측 측벽에 게이트 스페이서를 형성하면서 상기 소자 분리 영역에 트렌치를 함께 형성하는 단계와,
    (e) 상기 게이트 스페이서의 양측 기판 내에 고농도 이온주입층을 형성하여 상기 LDD 이온주입층 및 고농도 이온주입층으로 이루어진 상기 소오스/드레인을 형성하는 단계와,
    (f) 상기 트렌치를 포함한 상기 반도체 기판의 전면에 제 2 절연층을 형성하여 상기 트렌치를 매립한 후 상기 제 2 절연층을 전면 식각하여 상기 트렌치 상부의 비활성 영역에만 상기 제2절연층이 남도록 제거함으로써 소자간 격리를 위한 소자 분리막을 형성하는 단계
    를 포함하는 트랜지스터의 제조 방법.
  5. 제 4 항에 있어서,
    상기 전면 식각은 상기 게이트 스페이서와 상기 제 2 절연층의 식각 선택비를 1 : 10∼15로 맞추어 실시하는 것
    을 특징으로 하는 트랜지스터의 제조방법.
  6. 반도체 기판 상에 트랜지스터를 형성하는 방법으로서,
    (a) 상기 반도체 기판에 게이트 전극을 형성하는 단계와,
    (b) 상기 게이트 전극의 양측 기판 내에 소오스/드레인을 형성하기 위한 LDD 이온 주입층을 형성하는 단계와,
    (c) 상기 반도체 기판의 전면에 제 1 절연층을 형성한 후에 패터닝하여 소자 분리 영역을 노출시키는 단계와,
    (d) 상기 제 1 절연층과 상기 노출된 반도체 기판을 식각하여 상기 게이트 전극의 양측 측벽에 게이트 스페이서를 형성하면서 상기 소자 분리 영역에 트렌치를 함께 형성하는 단계와,
    (e) 상기 게이트 스페이서의 양측 기판 내에 고농도 이온주입층을 형성하여 상기 LDD 이온주입층 및 고농도 이온주입층으로 이루어진 상기 소오스/드레인을 형성하는 단계와,
    (f) 상기 트렌치를 포함한 상기 반도체 기판의 전면에 제 2 절연층을 형성하여 상기 트렌치를 매립한 후 상기 트렌치 상부의 비활성 영역에만 상기 제 2 절연층이 남도록 제거하며, 상기 제 2 절연층을 제거할 때에 상기 게이트 전극이 노출될 때까지는 화학기계적연마 공정을 통해 제거하고, 이후 상기 소오스/드레인이 노출될 때까지 전면 식각 공정을 통해 제거하여 소자간 격리를 위한 소자 분리막을 형성하는 단계
    를 포함하는 트랜지스터의 제조방법.
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