KR0144915B1 - 트렌치를 이용한 반도체 장치 및 그 제조방법 - Google Patents
트렌치를 이용한 반도체 장치 및 그 제조방법Info
- Publication number
- KR0144915B1 KR0144915B1 KR1019950003767A KR19950003767A KR0144915B1 KR 0144915 B1 KR0144915 B1 KR 0144915B1 KR 1019950003767 A KR1019950003767 A KR 1019950003767A KR 19950003767 A KR19950003767 A KR 19950003767A KR 0144915 B1 KR0144915 B1 KR 0144915B1
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- gate electrode
- insulating film
- gate
- film
- Prior art date
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
트렌치를 사용한 모스(MOS) 트랜지스터와 그 제조방법에 관하여 개시한다. 본 발명은 제1도전형의 반도체 기판 내에 형성된 활성영역내에 트렌치가 형성되었으며, 상기 트렌치 내부의 표면 위에 게이트 절연막이 형성되어 있고, 상기 트렌치의 바닥에 위치하고, 상기 게이트 절연막 위에 불순물을 포함하는 게이트 전극을 가진다. 상기 게이트 전극 위에서 상기 트렌치 내부의 측벽을 따라 측벽 절연막이 형성된다. 또한, 본 발명은 상기 게이트 전극을 전기적으로 연결하는 배선용 도전막 및 상기 트렌치 외부의 마주보는 양쪽의 활성영역에 제1도전형과 반대의 도전형인 제2도전형의 소스와 드레인을 가진다. 본 발명에 의하면, 트렌치 내부를 게이트에 연결되는 배선용 도전막으로 메울 때, 보이드가 생기는 것을 방지한다. 또한, 상기 측벽 절연막에 의해서 게이트 절연막의 불량을 감소시킬 수 있고, 게이트 전극들을 연결하는 배선용 도전막의 사진식각 공정중에 발생할 수 있는 정렬오차의 여유를 개선할 수 있다.
Description
제1도는 종래의 트렌치를 이용한 모스 트랜지스터의 단면도이다.
제2도는 본 발명에 따른 모스 트랜지스터의 구조를 보여주는 투시도이다.
제3도는 상기 제2도에서 AA'선을 따라 절단한 단면도이다.
제4A도 내지 제4C도는 상기 제2도에 도시한 모스 트랜지스터를 제조하는 공정을 순서에 따라 나타낸 단면도이다.
*도면의 주요부분에 대한 부호의 설명
10:반도체 기판12:트렌치
14:게이트 전극15:트렌치 내부의 측벽 산화막
17:게이트 전극간 배선용 도전막
18a,18b:n+형 불순물 확산층(소스, 드레인)
본 발명은 트렌치(trench)를 이용한 반도체 장치 및 그 제조방법에 관한 것으로, 특히 트렌치를 사용한 모스(MOS) 트랜지스터와 그 제조방법에 관한 것이다.
최근 반도체 집적회로의 제조공정에서 미세가공 기술이 진보함에 따라 집적도를 증가시키기 위하여 트렌지스터의 채널 길이가 1㎛ 이하인 서브마이크론(submicon)모스 트랜지스터가 만들어지고 있다. 그러나, 트랜지스터의 채널 길이가 감소하면서 여러 가지 문제점이 발생하게 되었다. 즉, 짧은 채널효과에 의하여 모스 트랜지스터의 특성이 불안정하게 되거나, 채널효과에 의하여 모스 트랜지스터의 특성이 불안정하게 되거나, 트랜지스터의 소스와 드레인 사이에 펀치쓰루(punch-through)현상이 발생하기 쉬우며, 드레인 근처이 핀치오프(pinch-off) 영역에서는 빠른 캐리어의 충돌에 의하여 생성된 전하가 소스와 드레인 사이를 브레이크다운(breakdown) 시키는 현상도 발생하게 된다. 또, 활성층에 공급되는 전압이 증가함에 따라 활성층을 둘러싸고 있는 공핍층의 폭이 반도체 기판 내에서 증가하게 된다. 만일 활성층에 공급되는 전압이 일정하게 값을 초과하게 되면, 소스와 드레인의 공핍층이 서로 연결된다. 이러한 펀치쓰루 상태에서는 트랜지스터의 정상적인 동작이 방해를 받게된다.
이상의 문제점들은 주로 소스 및 드레인 영역의 불순물 농도를 조절하는 방법으로 개선하여 왔으나, 서브마이크론의 모스트랜지스터에서는 채널 길이의 한계로 인하여 더 이상의 개선이 어렵게 되었다. 이에 대한 대책의 하나로 모스 트랜지스터에 트렌치를 이용하게 되었는데, 이를 제1도를 참조하여 설명한다.
제1도는 종래의 트렌치를 이용한 모스 트랜지스터의 단면도이다.
종래의 모스 트랜지스터는 p형 반도체 기판(30)과 상기 반도체기판(30)에 활성영역을 정해주는 필드 산화막(31)과, 상기 반도체기판(30) 내에 형성된 트렌치(32)와, 상기 트렌치(33) 내부의 표면 위에 형성된 게이트 절연막(33)과, 상기 게이트 절연막(33) 위에서 불순물이 포함된 다결정 실리콘막으로 형성된 게이트 전극(34)과, 상기 트렌치(32) 외부의 마주보는 양쪽에 위치한 n형 불순물 확산층으로 형성한 소스 및 드레인(38a, 38b)으로 구성되어 있다.
이러한 구조의 모스 트랜지스터는 제조공정중에 다음과 같은 문제점을 야기시킨다. 첫번째, 트렌치(32) 형성후 상기 트렌치(32) 내부에 게이트 전극(34)용 다결정 실리콘막을 증착시킬 때, 제1도에 도시한 바와 같은 보이드(void)가 생길 수 있다. 두번째, 불순물을 포함하는 다결정 실리콘막의 게이트 전극(34)을 형성할 때, 게이트 전극을 사진식각하는 공정중에 발생하는 정렬오차에 의하여 트렌치(32)내부이 게이트 전극(34)용 다결정 실리콘막이 식각되는 문제가 발생한다.
세번째, 게이트 전극(34)용 다결정 실리콘막과 고스 및 드레인(38a, 38b)용 분순물 확산층 사이에 형성된 게이트 절연막(33)에 결함이 있거나 또는 두께가 얇아지면, 게이트 절연막(33)의 브레이크다운 현상이 쉽게 발생하여 트렌지스터의 동작에 심각한 문제점을 일으킨다.
따라서, 본 발명의 목적은 상기 문제점을 개선하여 안정된 동작 특성을 가지는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 장치를 제조하는데 적합한 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위해서 본 발명은,
제1도전형의 반도체 기판;
상기 반도체 기판에 활성영역을 정해주는 소자분리영역;
상기 반도체 기판 내에 형성된 트렌치;
상기 트렌치 내부에 표면 위에 형성된 게이트 절연막;
상기 트렌치의 바닥에 위치하고, 상기 게이트 절연막 위에 형성되는 불순물을 포함한 게이트 전극;
상기 게이트 전극 위에서 상기 트렌치의 측벽을 따라, 상기 트렌치 내부에 홀을 갖도록 형성된 측벽 절연막;
상기 트렌치 내부의 측벽 절연막으로 형성된 내부 홀을 채우면서 상기 게이트 전극에 전기적으로 연결된 배선용 도전막; 및
상기 측벽 절연막 및 상기 게이트 절연막에 의해서 상기 배선용 도전막과 분리되고, 제1도전형과 반대의 제2도전형으로 상기 트렌치 외부에 마주보는 양쪽에 형성된 소스 및 드레인을 포함하는 것을 특징으로 하는 반도체 장치를 제공한다
상기 다른 목적을 달성하기 위해서 본 발명은,
제1도전형의 반도체 기판에 활성영역을 정해주는 소자분리영역을 형성하는 단계;
상기 반도체 기판 내에 트렌치를 형성하는 단계;
상기 트렌치 내부의 표면 위에 게이트 절연막을 형성하는 단계;
상기 트렌치의 바닥에 위치하고, 상기 게이트 절연막 위에서 불순물을 포함하는 게이트 전극을 형성하는 단계;
상기 게이트 전극 위에서 상기 트렌치의 측벽을 따라, 상기 트렌치 내부에 홀을 갖도록 측벽 절연막을 형성하는 단계;
상기 트렌치 내부의 측벽 절연막으로 형성된 내부 홀을 채우면서 상기 게이트 전극에 전기적으로 연결된 배선용 도전막을 형성하는 단계;
및
상기 측벽 절연막 및 상기 게이트 절연막에 의해서 상기 배선용 도전막과 부리되고, 제1도전형과 반대의 제2도전형으로 상기 트렌치 외부이 마주보는 양쪽에 소스 및 드레인를 형성하는 단계들을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법으 로 제공한다.
상기 트렌치 내부의 측벽에 형성된 상기 측벽 절연막의 경사진 모양으로 인하여, 게이트에 연결되는 배선용 도전막으로 트렌치 내부를 메울 때, 보이드가 생기는 것을 방지 한다. 또한 상기 측벽 절연막에 의해서 게이트 절연막의 불량을 감소시킬 수 있고, 게이트 전극들을 연결하는 배선용 도전막의 사진식각 공정중에 발생할 수 있는 정렬오차에 대한 여유를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
제2도는 본 발명에 따른 모스 트랜지스터의 구조를 보여주는 투시도이고, 제3도는 상기 제2도에서 AA'선을 따라 절단한 단면도이다.
제2도 및 제3도에서, 본 발명에 의한 반도체 장치는 p형 반도체 기판(10)과, 상기 반도체 기판(10)에 활성영역을 정해주는 필드산화막(11)과, 상기 반도체 기판(10) 내에 형성된 트렌치(12)와, 상기 트렌치(12) 내부의 표면 위에 형성된 절연막으로서의 게이트 산화막(13)과, 상기 트렌치(12) 내부의 밑부분에 위치하여, 게이트 산화막(13) 위에 형성된 인(P)을 불순물로 포함하는 다결정 실리콘막의 게이트 전극(14)과, 상기 게이트 전극(14) 위에 위치하여, 상기 트렌치(12) 내부의 측벽에 형성된 측벽 산화막(15)과, 이 측벽 산화막(15)에 의해서 게이트 전극 위에 형성된 홀(16)과, 상기 홀(16)을 통하여 게이트 전극(14)에 연결되어 인접한 게이트 전극들을 서로 전기적으로 연결하는 배선용 도전막(17)과, 트렌치 외부이 마주보는 양쪽의 활성영역 내에 형성된 n형 불순물 확산층(18a, 18b)으로 이루어지고, 이 n형 불순물 확산층(18a, 18b)과 배선용 도전막(17) 사이를 측벽 산화막(15)으로 분리하는 n형 모스 트랜지스터이다.
제5A도 내지 제4C도는 상기 제2도의 모스 트랜지스터를 제조하는 공정을 순서에 나타낸 단면도들이다.
제4A도는 트렌치(12) 및 게이트 전극(14)용 다결정 실리콘막(14a)을 형성하는 단계를 나타낸다. 구체적으로, p형의 반도체 기판(10) 위에 소자 사이의 분리를 위하여 정해진 영역에 필드 산화막(11)을 형성한다.
상기 반도체 기판(10)에 사진식각 공정을 통하여 정해진 크기의 트렌치(12)를 형성한다. 상기 반도체 기판(10)의 전면과 상기 트렌치(12) 내부의 표면 위에 약 200Å 정도의 게이트 산화막(13)을 성장한다.
이어서, 예를 들어, 인(P)을 포함하는 두께 1500∼2000Å 정도의 다결정 실리콘막(14a)을 상기 반도체 기판(10)의 전면에 증착하여, 트렌치(12)의 내부를 이 다결정 실리콘막(14a)으로 메운다. 이때, 메워진 다결정 실리콘막(14a)은 제 4A도와 같이 보이드를 생성할 수도 있다.
제4B도는 게이트 전극(14) 및 실리콘 산화막(15a)을 형성하는 단계를 나타낸다. 좀더 자세히, 반도체 기판(10)의 전면에 대하여 상기 다결정 실리콘막(14a)을 건식식각하여, 상기 트렌치(12) 내부의 밑바닥을 제외하고 나머지 부분의 상기 다결정 실리콘막(14a)을 식각한다. 이 식각 방법에 의하여 상기 게이트 전극(14)을 형성한다. 다음에, 화학기상증착(CVD) 방법에 의해서 원하는 두께의 실리콘 산화막(15a)을 상기 반도체 기판(10)의 전면에 증착한다.
제4C도는 측벽 산화막(15), 배선용 도전막(17) 및 n+형 불순물 확산층(18a, 18b)을 형성하는 단계를 나타낸다. 제4C도에서, 상기 반도체 기판(10)의 전면에 대하여 상기 실리콘 산화막(15a)을 이방성식각하여, 상기 게이트 전극(14) 위에 트렌치 내부의 측벽 산화막(15)을 형성한다.
이렇게 만들어진 상기 측벽 산화막(15)은 상기 트렌치(12) 내부의 상기 게이트 전극(14) 위에 홀(16)을 형성하고, 이어서 상기 게이트 전극(14)에 전기적으로 연결되는 배선용 도전막(17)으로 상기 트렌치(12) 내부의 홀(16)을 메운다. 이때, 상기 트렌치(12) 내부의 상기 측벽산화막(15)이 경사진 모양을 가져서, 상기 배선용 도전막(17)으로 상기 트렌치(12) 내부를 메울 경우에 보이드가 생성되지 않는다. 그리고, 상기 배선용 도전막(17)과 상기 게이트 전극(14)을 전기적으로 연결하게 된다.
다음에, 상기 배선용 도전막(17)에 사진식각 공정을 실시하여, 인접한 트랜지스터의 게이트 전극들을 서로 전기적으로 연결한다. 상기의 배선용 도전막(17)을 마스크로 사용하여, 반도체 기판(10)의 전면에 n형 불순물을 이온주입함으로서 n+형 불순물 확산층(18a, 18b)을 형성한다.
이때, 상기 이온주입은 예를 들어, 에너지 40keV, 불순물 양 5.0×1015/㎠의 공정조건으로 비소(As)를 주입하여 실시한다. 이렇게 하여, 제2도에 보인 본 발명의 바람직한 실시예인 n형 모스 트렌지스터가 완성된다.
상기 제조방법에 의해서 실시된 본 발명에 실시예는 제1도에 보인 종래의 트렌치를 이용한 모스 트랜지스터에 비하여, 트렌치(12) 측벽에 측벽 산화막(15)을 가지고 있어, 게이트 전극들을 서로 전기적으로 연결하는 배선용 도전막(17)과 n+형 불순물 확산충(18a, 18b) 사이의 전기적 분리를 충분히 하게된다. 따라서, 게이트 산화막(13)의 불량이 현저하게 감소된다. 또한, 게이트 전극들을 서로 전기적으로 연결하는 배선용 도전막(17)의 사진식각 고정중에 발생한 수 있는 정렬오차에 대하여, 이 측벽 산화막(15)이 공정 여유를 개선하는 효과가 있다. 더욱, 트렌치(12) 내부를 상기 배선용 도전막(17)으로 메울 때, 발생할 수 있는 보이드를 제거하여 소자의 신뢰성 향상에 기여할 수 있다.
이상, 실시예를 이용하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
Claims (4)
- 제1도전형의 반도체 기판; 상기 반도체 기판에 활성영역을 정해주는 소자분리영역; 상기 반도체 기판 내에 형성된 트렌치; 상기 트렌치 내부의 표면 위에 형성된 게이트 절연막; 상기 트렌치의 바닥에 위치하고, 상기 게이트 절연막 위에 형성되는 불순물을 포함하는 게이트 전극; 상기 게이트 전극 위에서 상기 트렌치의 측벽을 따라, 상기 트렌치 내부에 홀을 갖도록 형성된 측벽 절연막; 상기 트렌치 내부의 측벽 절연막으로 형성된 내부 홀을 채우면서 상기 게이트 전극에 전기적으로 연결된 배선용 도전막; 및 상기 측벽 절연막 및 상기 게이트 절연막에 의해서 상기 배선용 도전막과 분리되고, 제1도전형과 반대의 제2도전형으로 상기 트렌치 외부의 마주보는 양쪽에 형성된 소스 및 드레인을 포함하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 측벽 절연막은 실리콘 산화막으로 구성하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 게이트 전극을 불순물이 포함된 다결정 실리콘막으로 구성하는 것을 특징으로 하는 반도체 장치.
- 제1도전형의 반도체 기판에 활성영역을 정해주는 소자분리영역을 형성하는 단계; 상기 반도체 기판 내에 트렌치를 형성하는 단계; 상기 트렌치 내부의 표면 위에 게이트 절연막을 형성하는 단계; 상기 트렌치의 바닥에 위치하고, 상기 게이트 절연막 위에서 불순물을 포함하는 게이트 전극을 형성하는 단계; 상기 게이트 전극 위에서 상기 트렌치의 측벽을 따라, 상기 트렌치 내부에 홀을 갖도록 측벽 절연막을 형성하는 단계; 상기 트렌치 내부의 측벽 절연막으로 형성된 내부 홀을 채우면서 상기 게이트 전극에 전기적으로 연결된 배선용 도전막을 형성하는 단계; 및 상기 측벽 절연막 및 상기 게이트 절연막에 의해서 상기 배선용 도전막과 분리되고, 제2도전형과 반대의 제2도전형으로 상기 트렌치 외부의 마주보는 양쪽에 소스 및 드레인을 형성하는 단계들을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950003767A KR0144915B1 (ko) | 1995-02-25 | 1995-02-25 | 트렌치를 이용한 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950003767A KR0144915B1 (ko) | 1995-02-25 | 1995-02-25 | 트렌치를 이용한 반도체 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960032772A KR960032772A (ko) | 1996-09-17 |
| KR0144915B1 true KR0144915B1 (ko) | 1998-07-01 |
Family
ID=66548886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950003767A KR0144915B1 (ko) | 1995-02-25 | 1995-02-25 | 트렌치를 이용한 반도체 장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0144915B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000077514A (ja) * | 1998-08-27 | 2000-03-14 | Sharp Corp | 半導体装置及びその製造方法 |
-
1995
- 1995-02-25 KR KR1019950003767A patent/KR0144915B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960032772A (ko) | 1996-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5283455A (en) | Thin film field effect element having an LDD structure | |
| US5406111A (en) | Protection device for an intergrated circuit and method of formation | |
| US5538913A (en) | Process for fabricating MOS transistors having full-overlap lightly-doped drain structure | |
| US6548859B2 (en) | MOS semiconductor device and method of manufacturing the same | |
| JP3583982B2 (ja) | デュアル・ゲート電界効果トランジスタの製造方法 | |
| KR100336596B1 (ko) | 반도체 장치 | |
| US6750526B2 (en) | Semiconductor device with trench isolation having reduced leak current | |
| US6821858B2 (en) | Semiconductor devices and methods for manufacturing the same | |
| US5612240A (en) | Method for making electrical connections to self-aligned contacts that extends beyond the photo-lithographic resolution limit | |
| KR0144915B1 (ko) | 트렌치를 이용한 반도체 장치 및 그 제조방법 | |
| US5705440A (en) | Methods of fabricating integrated circuit field effect transistors having reduced-area device isolation regions | |
| KR100240113B1 (ko) | 반도체장치의 제조방법 | |
| US5453387A (en) | Fabrication method of semiconductor device with neighboring n- and p-type regions | |
| KR100470721B1 (ko) | 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법 | |
| KR20040037416A (ko) | 셀프 얼라인 콘택 형성 방법 및 이를 이용하여 패드전극을 포함하는 모오스 트랜지스터의 형성 방법. | |
| US6580088B2 (en) | Semiconductor devices and methods for manufacturing the same | |
| KR20010003206A (ko) | 에스오아이 소자의 제조방법 | |
| KR100541697B1 (ko) | 디램의 셀 트랜지스터 제조방법 | |
| KR930010824B1 (ko) | 앤-모스 셀의 고집적 기억소자 제조방법 | |
| KR100305641B1 (ko) | 에스오아이기판에형성되는반도체소자및그제조방법 | |
| KR940009365B1 (ko) | 트랜치를 이용한 cmos 제조방법 | |
| US6246116B1 (en) | Buried wiring line | |
| KR0166506B1 (ko) | 반도체 소자의 제조방법 | |
| KR100265823B1 (ko) | 트렌치형 캐패시터를 구비한 디램 제조방법 | |
| US5786222A (en) | Method of manufacturing high performance bipolar transistors in a BiCMOS process |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080401 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |