TW383473B - Semiconductor device and method of fabrication the same - Google Patents

Semiconductor device and method of fabrication the same Download PDF

Info

Publication number
TW383473B
TW383473B TW086117306A TW86117306A TW383473B TW 383473 B TW383473 B TW 383473B TW 086117306 A TW086117306 A TW 086117306A TW 86117306 A TW86117306 A TW 86117306A TW 383473 B TW383473 B TW 383473B
Authority
TW
Taiwan
Prior art keywords
layer
type
insulating layer
silicon layer
gate
Prior art date
Application number
TW086117306A
Other languages
English (en)
Inventor
Myung-Hee Nam
Original Assignee
Hyundai Electronics Ind
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Ind filed Critical Hyundai Electronics Ind
Application granted granted Critical
Publication of TW383473B publication Critical patent/TW383473B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Description

(月彳 J ·** A7 B7 五、發明説明（ 經濟部中央標準局員工消費合作社印製 =去可獲知有部份不同厚度㈣層13。此後形成-閘極絕 緣層14於包含有階梯狀部份G㈣層13上。 ,、參知第3B圖’舉例說，一推有雜質的聚合石夕鬧極” 开/成於包含械梯狀部份G的石夕層U之選農部份上 。由是 在閘極15-側㈣層13即具有第—厚度以，而另—側的石夕 層13具有較D1㈣的第：厚度D2。有-n型雜質，譬如填 (Ρ)以低濃度（1 〇12〜U)i3原子/咖2)離子注入於發層} 3的 箱’ 5亥部份座落於閘極13兩側下，用以形成少量推有 雜質的領域16A與16B。 、參照第3C圖，一絕緣層（未標示），譬如矽氧化物形 成於矽層13上，其内形成有少量摻有雜質的領域16A與 而以各向異性再生區姓刻（anisotropic blanket etching) 法選擇性的蝕刻以形成隔離器17於閘極15的兩側壁上。一n ，雜質，譬如砷(As)以高濃度(1〇15〜1〇16原子/cm2)用隔 離器17做為光罩注入於矽層13而形成大量摻有雜質的領域 18A與18B。源極與汲極領域19A與19B含有少量摻有雜質 領域16八與丨6]8 ’及大量摻有雜質領域18A與18B。 參照第3D圖’有一中間絕緣層2〇形成於§01基板1〇〇 上，基板100包含閘極15 ’源極/汲極領域19八/196，與隔 離器17。接觸孔η! ’ H2形成於中間絕緣層20的選定部份内。 由於接觸孔出的形成，矽層13，源極領域19A的内壁與中 間絕緣層20即被曝露，同樣，由於接觸孔h2的形成，汲極 領域19B與中間絕緣層20的内壁亦被曝露。此後如第2圖所 示’第一與第二導電線21A與21B形成於接觸孔h^H2内與 11 良紙張尺度適用中國國家榇準（CNS ) A4規格（210X297公釐） ---^r-r-：-：-----啡衣------訂--^ίΤ---錄 (請先閱讀背面之注意事項再填y本頁) A7 B7 五、發明説明（ 〈發明之範圍〉 本發明乃關於半導體元件及其製造方法者，尤其特別 關於一種金氧半導體場效電晶體(M0SFET)，它形成於 SOI(silicon on insulator)基板上，它包括一操作用晶元，— 埋入絕緣層形成於操作用晶元上，及一矽層形成於埋入絕 緣層上。 <發明之背景> 一、^個迎基板通常包含一操作用晶元，一石夕層供形成 半導體7L件之用，及一埋入絕緣層用以提供矽層與操作用 晶兀，之電氣絕緣。與大型電晶體相對照，其係形成於單 釔曰s矽基板上’形成於s〇r基板上2M〇SFE 丁並不需要經 ^/成味的過私同4由於則基板的隔離層與埋入絕緣層相 接觸MOSFET的活性區域完全被隔離，藉此避免 電晶體成為問題之一閂鎖現象。 ^基板亦一可藉接合方法將其上形成有絕緣層的石夕晶 =與f仙晶元相接合，或以注人氧⑻Μοχ)法予以分 絕緣^法中氧離子被深透的注人神晶元内以形成埋入 經濟部中央標準局員工消費合作社印裂 中予板的傳統半導體元件將參照第1圖在下文 2=;第1圖，S〇1基板1〇包含-操作用晶元〗， 〜緣層2與一摻入雜質的石夕芦3。 苴 m〇sfet的本體，它並未連接 土 與聚石夕層依序形成树層3上，且H閘極絶緣層4 具導電型的雜質相對於石夕層3者乃被離子注^ μ氏張尺度適财關緖^ 經濟部中央標準局員工消費合作社印裝 五、發明説明（> ^的邛伤，配置於閘極5的兩。 、’m iVg離③7藉眾所熟習的方法形成於問極5的側壁 I中間、.、邑、、彖層8以選定的厚度形成於基板整個表面上，且 選擇性的钱刻以曝露源極力及極領域6。線 間絕緣層8上:以便與源極A極領域6相接觸。 曰上揭之形成於s〇I基板上之傳統半導體元件有下述之 問題。當半導體元件在部純空乏狀態時，姐極領域產 生的正孔移動至矽層4，其電壓係低於汲極領域之電壓，因 此正孔就堆積在該處。正孔堆積於矽層3時增高矽層3的電 位，結果減低了半導元件的臨界電壓。更進一步，當 MOSFET的通道區域飽和時，通道内移動的電荷與石夕層3的 矽晶格的分子相撞擊。這樣產生大量電荷而稱為、、衝擊離 子化j應’/。由於矽層3乃浮動的，從s〇I基板1〇移除大量 正孔只為困難之事。由是’大量正孔被在M〇SFET工作期 間所生成的電場堆動至源極/汲極領域6。這樣引起扭折效 應而致增加汲極電流。扭折效應限制了形成於s〇I基板 上的MOSFET的電路設計。 〈發明之總論〉 因此，本發明指向於一種半導體元件及其製造方法的 提供用以實質上解決一個或多個此方面技術上有限制性與 缺失的問題。 本發明目的之一在提供一種半導體元件，它可穩定其 臨界電壓。 本發明之另一目的在提供一種可以避免扭折效應的 本纸伕尺度適闫中國國家標準（CNS ) Λ4規格（210 X 297公釐） (請先閎讀背面之注意事項再填寫本頁) 裝' 訂 、發明説明（今 經濟部中央標準局員工消費合作社印簟 半導體元件。 法。本發明的又-目的在提供上揭”體元件的製造方 它包諸目的，供—種半導體元件， 操^晶3==元的則基板，—埋人絕緣層形成於上， 於第二部份’是_層具有成階梯狀部料厚 :間;-閘極形成於包含階梯狀二與1:: 第二傳導型‘二 領域的底部係以選定之厚度定位於秒層的第:二= 下’第一料㈣第二接合領刀' 的第二部份表面上卜中間祕財;^讀形成於石夕層 面上’它包含閘極’及第一輿第:接 線形成中間絕緣層上，第一導電線的延伸:弟=電 f層及其下的第-接合領域到達於一二:::二 部’及-弟二導電線形成於中間絕緣層上，第:二 一延伸部份到達於第二接合領域的上部表面。—㈣ 絕緣層形成於操作用晶元上埋入 於埋入絕緣層上;其次將石夕層的選定部份選擇性二= 選定的深度以分割矽層成第-與第二兩部份，其中第= 請 聞 讀 背 ♦
I 籌裝 訂 I Φ 本紐尺錢财酬雜车（CNS ) A4«
經濟部中央標準局員工消費合作社印製 知厚於第二部份，而使♦層 狀部份；其次形成_絕__^=2成一階梯 ，軟其次形成一間極於閑極絕:層3=含: 貝於女置於閘極兩侧的矽層經選定的部份以形成：y 極領域，其中源極領域係形成树層的第成源極/没 領域則形成於石夕層的第二部份上；A ^ ，而汲極 於⑽基板的整個表面上，包含間極及間絕緣層 孔《曝露源極/没極領域的選其 二ΓΛ:來與曝露之源極a極領域二二1 _日,、°卩伤的一接觸孔乃延伸至源極領域的底邻矣 上呷=成::層第二部份的接觸孔則延伸至沒極領域的' 上p表面，或可延伸至沒極領域内更深的位置。 所應瞭解者，乃上揭一般描述盥 於舉例解說者，本發明更進—步的解^2=描述均屬 專利範圍。 ^一參閱後揭之申請 〈圖示之簡單說明〉 為了進-步瞭解本發明之特徵及技姓。 =r:::r與附圖，然而心二 ^说期，而非用來對本發明餘何限制者，有關之附 第1圖為傳統式半導體元件之剖面圖； if為本纽财之料體轉之剖面圖；及 叫面^广至则為說明本發明之半導體元件製造方法之 L_______7 本h張尺度適用令國國家標準（CNS~)六4規格（2i〇x297^J*"y~-~*------- I-------^--1 -裝--- (諳先鬩讀背面之注意事碩再填寫本頁)
-1T -------------------- 經濟部中央標準局員工消費合作社印製 A7 . B7 _ 五、發明説明（ς) <圖示中元件名稱與符號對照> 100 : SOI基板· 11 :操作用晶元 12 :埋入絕緣層 13 :矽層 D1 :矽層第一部份厚度 15 :閘極 14 :閘極絕緣層 17 :隔離器 16A、16B :少量摻雜質領域 D2:矽層第二部份厚度 18A、18B :大量摻雜質領域 19A :源極領域 19B :汲極領域 21A:第一導電線 21B:第二導電線 <較佳具體實施例之詳細說明> 本發明之形成於SOI基板上之半導體元件，其中一導電 線係電氣上連接於半導體元件的源極領域，其週圍與導電 線的底面同樣接觸於SOI基板的矽層，而可輕易的移除SOI 基板的矽層内產生的正孔。 參照第2圖，其SOI基板100包含一操作用晶元11，一埋 入絕緣層12形成於操作用晶元11上，及一矽層13形成於埋 入絕緣層12上。矽層13屬於第一傳導型，例如P型。矽層13 _8_ 本纸玦尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） ^ I-------^ -裝-- (諳先閒讀背面之注意事項再填寫本頁) 訂 .壤
經濟部中央橾準局員工消費合作社印製 :丨1第一與第二兩部份。於此其第一部份厚於第二部 二八P,在矽層13的結構包含-階梯狀部份〇於第-與第二 ===第2圖所示，抑13第—部錢厚㈣係位於 楚i # ^側上，其厚度厚於位於閘極15另一側的矽層15 的二Ϊ的厚fD2°階梯狀部〇係形成於一預定的石夕層13 中开广、㈣=疋石夕層13的第二部份其厚度與將在後續過程 中形战的接合領域的厚度相同。 於—極、邑，象層14與閘極15依順序形成於梦層13的選定部 妞η P白梯狀部份G。由絕緣材料製成的隔離器17，最 苑^氣化物材質者形成於閘極15的兩側。少量雜摻有的 二A與16B形成於石夕層13的預定部份内，位於隔離器^ ίΙΓ大量摻有雜f領域18績成後接觸於少量摻 的領域16A與·的—側。是以源極與汲極領域19A 人乃由換有少餘質的領域16A與16B及推有大量雜質 =域UA與18B組成。源極領域19A形成於梦層13的第一 刀内’而汲極領域19B則形成於梦層㈣第二部份内。沒 =頁域19B接觸於埋入絕緣層12的表面，而源極領域脱的 f ：!f里人絕緣層12間有—段敎的距離。源極領域19A 的永度可與沒極領域19B者相等。 中間絕緣層2G係形成於料13上，其中形成有源極应 =極領，19A與，且有閘極⑴第一導電線2u傳輸二 策電乳信號予源極領域19A，該第—導電線场形成於 中間絕緣層2〇因而從此㈣延伸部份直達於源極領域似 的下部表.第二導電線21B乃用來傳輸外來信號予沒極領 本紙张尺度逢用t囷國標準（cn’S ) A4規格（ (#先閱讀背由之注意事項善填寫本育)
域19B,它亦形成於中間絕緣層2〇 達於汲極領域19B的上部表面^第一 *延伸部份直 濟 部 中 央 標 準 A 員 工 消 費 合 作 社 印 製 其二ί=:=__9Β的表面 有階梯狀部份 :導電線21Α成為Μ咖Τ的本體，亦成為源極領域19^ 疋以石夕層13内依照衝擊離子化效應， 導 石夕層！3。扭折效應乃得以避免，而石夕声^的=】Α移出 減小，藉此穩觸贿的臨= 係形成於包含階梯狀部份⑽石夕層13上，有效通道^ 加階梯狀部份G。此可避免_道太_抑_‘^ 而此效應正會減低臨界電壓。 ^ 兹在下文中描述上揭半導體元件的製造方法。 參照第3Α® ’準備—s⑽板⑽，它包含 元η ’ -埋人絕緣層12及—料13依上述次序成堆^^ 基板100亦可以SIMOX技術形成，其乃注入氧離子於 中以形成埋人氧化物層，或雌合技賴合其上形:一 絕緣層的石夕晶元於其他石夕晶元。此石夕層.13可以是含㈣，所 層份予以選擇_刻以形成階= 、=G。亦即有—抵抗性圖型（未標示）形成於石夕層^的 送疋部份，經曝露的部份被以該抵抗圖型蝕刻至選定深产 做為光罩，然後移去抵抗關以形成階梯狀部份
(月彳 J ·** A7 B7 五、發明説明（ 經濟部中央標準局員工消費合作社印製 =去可獲知有部份不同厚度㈣層13。此後形成-閘極絕 緣層14於包含有階梯狀部份G㈣層13上。 ,、參知第3B圖’舉例說，一推有雜質的聚合石夕鬧極” 开/成於包含械梯狀部份G的石夕層U之選農部份上 。由是 在閘極15-側㈣層13即具有第—厚度以，而另—側的石夕 層13具有較D1㈣的第：厚度D2。有-n型雜質，譬如填 (Ρ)以低濃度（1 〇12〜U)i3原子/咖2)離子注入於發層} 3的 箱’ 5亥部份座落於閘極13兩側下，用以形成少量推有 雜質的領域16A與16B。 、參照第3C圖，一絕緣層（未標示），譬如矽氧化物形 成於矽層13上，其内形成有少量摻有雜質的領域16A與 而以各向異性再生區姓刻（anisotropic blanket etching) 法選擇性的蝕刻以形成隔離器17於閘極15的兩側壁上。一n ，雜質，譬如砷(As)以高濃度(1〇15〜1〇16原子/cm2)用隔 離器17做為光罩注入於矽層13而形成大量摻有雜質的領域 18A與18B。源極與汲極領域19A與19B含有少量摻有雜質 領域16八與丨6]8 ’及大量摻有雜質領域18A與18B。 參照第3D圖’有一中間絕緣層2〇形成於§01基板1〇〇 上，基板100包含閘極15 ’源極/汲極領域19八/196，與隔 離器17。接觸孔η! ’ H2形成於中間絕緣層20的選定部份内。 由於接觸孔出的形成，矽層13，源極領域19A的内壁與中 間絕緣層20即被曝露，同樣，由於接觸孔h2的形成，汲極 領域19B與中間絕緣層20的内壁亦被曝露。此後如第2圖所 示’第一與第二導電線21A與21B形成於接觸孔h^H2内與 11 良紙張尺度適用中國國家榇準（CNS ) A4規格（210X297公釐） ---^r-r-：-：-----啡衣------訂--^ίΤ---錄 (請先閱讀背面之注意事項再填y本頁) * A7 五 B7 、發明説明（ a $間絕緣層2G上’以眾所熟習的方法提供與各該曝露部份 的接觸。 ^雖然在上揭實施例中，使用了 p型石夕層，及n型源極/ 極領域’但n型石夕層與p型源極/汲極領域亦可使用。 々上揭彳田述，依知本發明，第一導電線ΜΑ係連 ‘::產:::連接於祕領域^’故而因衝擊離子化 =應而產生树層_的正孔經第—導電線Μ移出观 f板⑽。由是担折效應得以避免，且減小了祕13的从 於=穩定⑽FET的臨界電壓。再者，由於問極^成 狀部份^領域上，有效通道長度增加該階梯 狀#G的向度。這樣可避免由於短通哉^ 而短通道效齡減舰界·。 ，“鳥了效應， 所須聲明者，該等熟習於此方技 :之”體元件及其製造方法做“ Π本發 此脫離本發㈤之精神·。@此 :、:-工不 出本發明申請專利範圍及其同等“二:更等脫離不 ---I--. ' .裝-- (請先閏讀背面之注意事項再填寫本頁) 訂 Φ. 經濟部中央標準局員工消費合作社印製 12 本紐尺度额巾關家

Claims (1)

  1. 申“專利範圍 種半導體元件，其中包括： SOI基板包含有一择作曰 摔作用日1 里人絕緣層形成於該 保作用晶兀上及一第一值違_ 了 x a , 得導1的石夕層形成於該埋入絕绦 曰，〜中該石夕層係由第一與第-部& ' 份戸认铉/、乐一沖伤組成，而第一部 子於弟二擔’致該矽層在第 階梯狀部份； 丨切間具有~ 經濟部中央標準局員工消費合作社印製 一閘極形成於包含該階梯狀部份之矽層上； 一閘極絕緣層形成於該閘極與該矽層間； 第-傳‘型的第-接合領域相對於第一 於該矽層之第一部份上，1中兮第成 n— 八m-接合領域之底部自 該矽層弟一部份的表面以選定深度定位、 7第二傳導型鱗二接合顧自騎«二部份的表面 以選定深度形成於該矽層的策二部份上； 一中間_層形成於SOj基板的整個表面上，該s〇i基板 .包有閘極，及第一與第二接合領域； 一第一導電線形成於該中間絕緣層上，該第一導電線之 延伸部份經該中間絕緣層與座落於其下的第一接合領域 到達於該第一接合領域的底部；及 一弟一導電線形成於該中間絕緣層上，該第二導電線之 延伸部份到達於該第二接合領域的上部表面。 2. 如申請專利範圍第1項之所述之半導體元件，其中所述第 一接合領域為M0SFET的源極領域’而該第二接合領域為 '及極領域。 3. 如申請專利範圍第2項所述之半導體元件，其中所述該液 ------丨裝------^— 訂！·---^一^絲 (請先閱讀背面之注意事項再填寫本頁) 13 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 、申請專利範圍 =領域底部與糊基板之埋人絕綠層上部表面相接 4·ϋ請專利範圍第1項所述之半導體元件，1中所述第-傳導型為Ρ型，而第二傳導型為睡。中所 傳v型為_，而第二傳導型為p型。 τ 元件的製造方法，其包括的 5=反的其中包含一操作用晶元，-形成於該操 成於埋入絕緣層1汰％、緣層’及—第—傳導型的砍層形 份為厚，致使_第=第其 的部份； …、弟—邛知間具有一階梯狀 :成1極絕緣層於包含該階梯狀部份_層選定部份 形成一閘極於該閘極絕緣層上. #上’該汲極領域形成於财層的第 曰的第 =-中間絕緣層於該朗基板的整。二’ 反内包含有該閘極，與該源極广及極領域；麵1基 領域的選定部份;及 電線。5亥曝路之源極/没極領域相_; 1 , —裝-------訂--.---^線 (請先閱讀背面之注意事項再填寫本頁) μ 通尺度咖 ( cns ) 14 ABCD 六、申請專利範圍 .其中形成於該矽層第一部份中的接觸孔延伸至該源極領 域的底面，而形成於該矽層第二部份上妁接觸孔延伸至 該汲極領域的表面。 7, i申請專利範圍第6項所述冬半導體元件製造方法，其中 所述第一#導型為P型，而第二傳導型為η型。 8. 如申請專利範圍第6項所述之半導體元件製造方法，其中 所述第一傳導型為η型，而第二傳導型為Ρ型。 ---------1¾.-- (請先閱讀背面之注意事項再填寫本頁) 、va .1# 線 經濟部中央標隼局員工消費合作社印裝 太啟接只用中圃國家榇準（CN-S )六4規格（210X297公釐）
TW086117306A 1996-12-30 1998-01-17 Semiconductor device and method of fabrication the same TW383473B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960077715A KR100248200B1 (ko) 1996-12-30 1996-12-30 Soi 반도체 소자 및 그의 제조방법

Publications (1)

Publication Number Publication Date
TW383473B true TW383473B (en) 2000-03-01

Family

ID=19492659

Family Applications (1)

Application Number Title Priority Date Filing Date
TW086117306A TW383473B (en) 1996-12-30 1998-01-17 Semiconductor device and method of fabrication the same

Country Status (4)

Country Link
US (2) US5920094A (zh)
JP (1) JPH114005A (zh)
KR (1) KR100248200B1 (zh)
TW (1) TW383473B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE202014006371U1 (de) 2014-08-05 2014-11-13 Trinity Precision Technology Co., Ltd. Spaltlose Spannfutter-Sicherungs-Einrichtung
TWI514574B (zh) * 2010-07-26 2015-12-21 Semiconductor Energy Lab 半導體裝置及其製造方法
EP3970917A1 (en) 2020-03-02 2022-03-23 Best select Industrial (SuZhou) Co., Ltd Gapless spindle locking device of improved structure

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3544308B2 (ja) 1998-11-05 2004-07-21 富士通株式会社 不揮発性半導体記憶装置の製造方法
US6476445B1 (en) * 1999-04-30 2002-11-05 International Business Machines Corporation Method and structures for dual depth oxygen layers in silicon-on-insulator processes
KR100307531B1 (ko) * 1999-08-09 2001-11-01 김영환 모스페트 소자와 이를 이용한 메모리셀 및 그 제조 방법
KR100346831B1 (ko) * 1999-10-12 2002-08-03 삼성전자 주식회사 트렌치 및 메사 조합형 실리콘-온-인슐레이터 소자 및 그 제조방법
US6521515B1 (en) 2000-09-15 2003-02-18 Advanced Micro Devices, Inc. Deeply doped source/drains for reduction of silicide/silicon interface roughness
KR100802272B1 (ko) 2005-01-03 2008-02-11 주식회사 하이닉스반도체 반도체 소자의 게이트 형성 방법
JP2006245548A (ja) * 2005-02-01 2006-09-14 Toshiba Corp 半導体装置
KR100755058B1 (ko) * 2005-04-04 2007-09-06 주식회사 하이닉스반도체 스텝게이트를 갖는 반도체소자 및 그 제조방법
KR100612947B1 (ko) * 2005-06-30 2006-08-14 주식회사 하이닉스반도체 비대칭 스텝구조의 게이트를 구비하는 반도체소자의 제조방법
TW200735222A (en) * 2006-03-15 2007-09-16 Promos Technologies Inc Multi-steps gate structure and method for preparing the same
US8680617B2 (en) * 2009-10-06 2014-03-25 International Business Machines Corporation Split level shallow trench isolation for area efficient body contacts in SOI MOSFETS
US20110084332A1 (en) * 2009-10-08 2011-04-14 Vishay General Semiconductor, Llc. Trench termination structure
US8525342B2 (en) 2010-04-12 2013-09-03 Qualcomm Incorporated Dual-side interconnected CMOS for stacked integrated circuits

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6276775A (ja) * 1985-09-30 1987-04-08 Toshiba Corp 半導体装置
JPS62274778A (ja) * 1986-05-23 1987-11-28 Toshiba Corp 半導体装置
NL8701251A (nl) * 1987-05-26 1988-12-16 Philips Nv Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan.
KR920017189A (ko) * 1991-02-12 1992-09-26 문정환 수직채널 soi 소자의 제조방법
KR100304974B1 (ko) * 1993-03-11 2001-11-30 김영환 모스트랜지스터제조방법
JPH08172199A (ja) * 1994-12-20 1996-07-02 Citizen Watch Co Ltd 半導体装置とその製造方法
JP3292657B2 (ja) * 1995-04-10 2002-06-17 キヤノン株式会社 薄膜トランジスタ及びそれを用いた液晶表示装置の製造法
JP2870635B2 (ja) * 1997-04-17 1999-03-17 日本電気株式会社 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI514574B (zh) * 2010-07-26 2015-12-21 Semiconductor Energy Lab 半導體裝置及其製造方法
DE202014006371U1 (de) 2014-08-05 2014-11-13 Trinity Precision Technology Co., Ltd. Spaltlose Spannfutter-Sicherungs-Einrichtung
EP3970917A1 (en) 2020-03-02 2022-03-23 Best select Industrial (SuZhou) Co., Ltd Gapless spindle locking device of improved structure

Also Published As

Publication number Publication date
KR100248200B1 (ko) 2000-03-15
JPH114005A (ja) 1999-01-06
US6159780A (en) 2000-12-12
US5920094A (en) 1999-07-06
KR19980058391A (ko) 1998-10-07

Similar Documents

Publication Publication Date Title
TW383473B (en) Semiconductor device and method of fabrication the same
TW531828B (en) An SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same
TW477067B (en) Semiconductor device, method of manufacturing the same and method of arranging dummy region
TW451419B (en) Double silicon-on-insulator device and method therefor
CN103872132B (zh) 金属氧化物半导体(mos)晶体管及其制作方法
CN102893380B (zh) 不对称外延生长及其应用
TW476138B (en) Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer
TW472340B (en) Semiconductor integrated circuit device and its manufacturing method
TW569426B (en) Semiconductor device and method of manufacturing same
TWI284392B (en) Semiconductor device using partial SOI substrate and manufacturing method the same
TW432593B (en) SOI semiconductor device and method for manufacturing the same
KR100344734B1 (ko) 자기 정렬 동적 임계치 전계 효과 디바이스 및 그의 제조 방법
TW591752B (en) Symmetric trench MOSFET device and method of making same
TW312854B (zh)
TW533596B (en) Semiconductor device and its manufacturing method
TWI336524B (en) Semiconductor structures
TW479280B (en) A method of manufacturing a semiconductor device
TW546836B (en) Semiconductor device and a method of manufacturing the same
TW457645B (en) A semiconductor device and method for fabricating the same
KR960043167A (ko) 반도체 집적회로장치 및 그 제조방법
TW392311B (en) Manufacturing method for high pressure metal oxide semiconductor device
TW552709B (en) High-speed lateral bipolar device in SOI process and method thereof
TW554533B (en) MOSFET, semiconductor device using the same and production process therefor
TW471113B (en) An SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOFETs and method of fabricating the same
TW396421B (en) Method for reducing source/drain junction capacitance

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees