KR20040038662A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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KR20040038662A
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산요덴키가부시키가이샤
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Abstract

마스크 ROM의 TAT 단축화를 도모함과 함께, 고속화와 고집적화를 도모한다. 3층 메탈 프로세스가 적용되는 마스크 ROM에서, 메모리 트랜지스터 MT1을 비트선 BL에 접속할지의 여부를 제3 절연층(25)에 형성되는 제3 컨택트홀 TC의 유무에 기초하여 전환하고, 프로그래밍을 행하는 것으로, 특히 각 절연층(18, 22, 25)에 형성되는 컨택트홀 FC2, SC, TC 및, 이들 컨택트홀에 각각 매립되는 W 플러그(20, 23, 26)가 상하 방향으로 정렬되어 적층된 구조, 즉 스택 컨택트 구조(Stacked Contact Structure)를 갖는 것이다.

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불휘발성 반도체 기억 장치에 관한 것으로, 특히 다층 메탈 프로세스가 적용된 불휘발성 반도체 기억 장치에 관한 것이다.
종래부터, 마스크의 전환에 의해 프로그램의 기입을 행하는 마스크 ROM(Read Only Memory)이 알려져 있다. 마스크 ROM의 방식에는, (1) 메모리 트랜지스터를 비트선에 접속할지를 확산층의 유무로 전환하는 확산층 마스크 전환 방식, (2) 메모리 트랜지스터의 도통 상태를 그 채널 영역에 이온 주입이 되어 있는지의 여부에 따라 전환하는 이온 주입 마스크 전환 방식, (3) 컨택트의 유무에 의해 메모리 트랜지스터를 비트선에 접속할지를 전환하는 컨택트 마스크 전환 방식이 있다.
일반적으로, 마스크 ROM은 사용자로부터의 수주가 있었을 때에 프로그램 기입 공정을 행하기 때문에, 이 프로그램 기입 공정은 마스크 ROM의 제조 공정의 최종 공정에 가까울수록, TAT(Turn Around Time)를 단축할 수 있다. 즉, 수주로부터 납품까지의 기간을 단축할 수 있다.
상기 마스크 ROM의 방식 중, (1)의 확산 마스크 전환 방식은, 확산 공정이 마스크 ROM의 제조 공정의 초기에 행해지므로, TAT 단축을 위해서는 불리하다.
또한, (2)의 이온 주입 마스크 전환 방식에서는, 프로그램 기입용의 이온 주입 공정을 ROM의 제조 공정의 후기에 행할 수 있어, TAT의 단축을 도모할 수 있다. 그러나, 다층 메탈 프로세스가 적용되는 마스크 ROM에 대하여 이 방식을 채용하는 경우에는, 메모리 트랜지스터의 채널 영역에 이온을 주입하기 때문에, 다층으로 적층된 절연층을 관통시키는 고가속 에너지로 이온 주입을 행하거나, 비교적 저가속 에너지로 이온 주입할 수 있도록, 절연층을 어느 정도 에칭한 후에, 이온 주입해야 하므로, 공정이 복잡하게 된다.
(3)의 컨택트 마스크 전환에 관련하여, 이하의 특허 문헌 1에, 컨택트의 유무에 기초하여, 프로그램을 행하는 불휘발성 반도체 기억 장치가 기재되어 있다.
[특허 문헌 1]
일본 특개2002-230987호 공보
따라서, 본 발명은 다층 메탈 프로세스가 적용되는 마스크 ROM의 TAT 단축화를 도모하는 것이다. 또한, 그와 같은 마스크 ROM의 고속화와 고집적화를 도모하는 것이다.
도 1은 본 발명의 실시예에 따른 마스크 ROM의 회로도.
도 2는 도 1에 도시한 마스크 ROM의 메모리 셀 어레이의 레이아웃도.
도 3은 도 2의 X-X선을 따라 취한 단면도.
도 4는 도 2의 Y-Y선을 따라 취한 단면도.
도 5는 제2 컨택트 전환 방식에 있어서의 도 2의 Y-Y선을 따라 취한 단면도.
도 6은 스택 컨택트 구조의 형성 방법을 설명하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판
11, 12 : 필드 산화막
13 : 게이트 절연막
14, 16 : N+형층
15, 17 : N-형층
18 ： 제1 절연층
19, 20, 23, 26 ： W 플러그
21 : 제1 금속층
22 : 제2 절연층
24 : 제2 금속층
25 : 제3 절연층
본 발명은 다층 메탈 프로세스가 적용되는 마스크 ROM에서, 메모리 트랜지스터를 비트선에 접속할지를 각 절연층에 형성하는 컨택트홀의 유무에 기초하여 전환하여, 프로그래밍을 행하는 것이고, 특히 각 절연층에 형성하는 컨택트홀 및 이 컨택트홀에 매립되는 금속 플러그가 상하 방향으로 정렬되어 적층된 구조, 즉 스택컨택트 구조(Stacked Contact Structure)를 갖는 것이다.
〈실시예〉
다음으로, 본 발명의 실시예에 대하여 도면을 참조하여 상세히 설명한다. 도 1은 마스크 ROM의 회로도, 도 2는 도 1에 도시한 마스크 ROM의 메모리 셀 어레이의 레이아웃도, 도 3은 도 2의 X-X선을 따라 취한 단면도, 도 4는 도 2의 Y-Y선을 따라 취한 단면도이다.
도 1에 도시한 바와 같이, 이 마스크 ROM은 메모리 셀 어레이(100), 행 어드레스 디코더(101), 열 어드레스 디코더(102), 출력 버퍼(103)를 갖고 있다. 또한, 이 마스크 ROM은 단체라도 되고, 마이크로 컴퓨터나 로직 등의 LSI에 프로그램 메모리로서 내장되어도 된다. 메모리 셀 어레이(100)에는 다수의 메모리 트랜지스터가 행렬로 배치되어 있다.
도 1 및 도 2에는 메모리 셀 어레이(100)의 4개의 메모리 트랜지스터 MT1, MT2, MT3, MT4만이 도시되어 있다. 메모리 트랜지스터 MT1, MT2, MT3, MT4는 어느 것이나 N 채널형 MOS 트랜지스터이다. 또, 메모리 트랜지스터 MT1, MT2, MT3, MT4는 P 채널형이어도 된다.
복수의 워드선 WL이 행 방향으로 배치되어 있다. 이들 워드선 WL은 행 어드레스 디코더(101)에 접속되어 있다. 이 행 어드레스 디코더(101)는 행 어드레스 데이터에 따라, 복수의 워드선 WL 중, 1개의 워드선 WL을 선택한다. 이들 워드선 WL은 폴리실리콘층이나 폴리사이드층으로 이루어진다.
또한, 복수의 비트선 BL이 열 방향으로 배치되어 있다. 이들 비트선 BL은열 어드레스 디코더(102)에 접속되어 있다. 이 열 어드레스 디코더(102)는 열 어드레스 데이터에 따라, 복수의 비트선 BL 중, 1개의 비트선 BL을 선택한다. 이들 비트선 BL은 제3층째 금속층으로 이루어져, 메모리 트랜지스터 MT1, MT2, MT3, MT4 상을 덮도록 배치되어 있다.
메모리 트랜지스터 MT1, MT2, MT3, MT4는 각각 비트선 BL과 워드선 WL이 교차하는 영역에 배치되어 있다. 각 메모리 트랜지스터 MT1, MT2, MT3, MT4의 게이트는 대응하는 워드선 WL로 구성되어 있다. 각 메모리 트랜지스터 MT1, MT2, MT3, MT4의 소스 영역은 각각 제1 컨택트홀 FC1을 통하여, 전원 전압 Vdd(접지 전위 Vss이어도 됨)를 공급하는 전원 라인 VL에 공통으로 접속되어 있다.
그리고, 메모리 트랜지스터 MT1, MT2, MT3, MT4의 드레인 영역을 대응하는 비트선 BL에 접속할지의 여부가, 제3 컨택트홀 TC의 유무에 기초하여 전환된다. 예를 들면, 메모리 트랜지스터 MT1에 대해서는 제3 컨택트홀 TC가 있기 때문에, 후술하는 제3 컨택트홀 TC에 매립된 W 플러그(26)를 통하여 대응하는 비트선 BL에 접속되고, 메모리 트랜지스터 MT2에 대해서는 제3 컨택트홀 TC가 없기 때문에, 대응하는 비트선 BL에 접속되지 않는다.
마찬가지로 하여, 메모리 트랜지스터 M3에 대해서도 제3 컨택트홀 TC가 없기 때문에, 대응하는 비트선 BL에 접속되지 않고, 메모리 트랜지스터 MT4에 대해서는 제3 컨택트홀 TC가 있기 때문에, 제3 컨택트 홀 TC에 매립된 W 플러그(26)를 통하여 대응하는 비트선 BL에 접속된다.
다음으로, 상기한 메모리 트랜지스터 MT1에 대하여, 도 3의 단면도를 참조하여 보다 상세히 설명한다. Si 기판과 같은 반도체 기판(10) 상에 트랜지스터 분리용의 필드 산화막(11, 12)이 형성되어 있다. 그리고, 필드 산화막(11, 12) 사이의 반도체 기판(10)에 게이트 절연막(13)이 형성되어 있다.
이 게이트 절연막(13) 상에, 게이트로서의 워드선 WL이 형성되어 있다. 그리고, 이 워드선 WL의 한쪽에 인접한 반도체 기판(10)의 표면에, N+형층(14) 및 N-형층(15)으로 이루어지는 소스 영역이 형성되어 있다. 또한, 워드선 WL의 반대측에 인접한 반도체 기판(10)의 표면에, N+형층(16) 및 N-형층(17)으로 이루어지는 드레인 영역이 형성되어 있다. 즉, 메모리 트랜지스터 MT1은 LDD(Lightly Doped Drain) 구조를 갖고 있다. 다른 메모리 트랜지스터에 대해서도 동일하다.
그리고, 이 메모리 트랜지스터 MT1 상에는 층간 절연층으로서 제1 절연층(18)이 형성되어 있다. 이 제1 절연층(18)에는 2개의 제1 컨택트홀 FC1, FC2가 형성되어 있다. 제1 컨택트 홀 FC1은 소스 영역을 노출하도록 개구되어, W 플러그(19)가 매립되어 있다. 여기서, W 플러그는, 컨택트 홀에 매립된 텅스텐(W)이다. 다른 하나의 제1 컨택트홀 FC2에는 W 플러그(20)가 매립되어 있다.
그리고, W 플러그(19) 상에는 전원 라인 VL이 형성되어 있으며, 이 전원 라인 VL은 W 플러그(19)를 통해서 메모리 트랜지스터 MT1의 소스 영역과 전기적으로 접속되어 있다. 또한, W 플러그(20) 상에는 제1 금속층(21)이 형성되어 있으며, 이 제1 금속층(21)은 W 플러그(20)를 통해서, 메모리 트랜지스터 MT1의 드레인 영역과 전기적으로 접속되어 있다. 제1 금속층(21)은 제1 컨택트홀 FC2의 주위에 소정의 익스텐션을 갖고 있다.
그리고, 전원 라인 VL, 제1 금속층(21) 상에는 층간 절연막으로서 제2 절연층(22)이 형성되어 있다. 제2 절연층(22)에는 제2 컨택트홀 SC가 형성되어 있다. 이 제2 컨택트홀 SC는 제1 금속층(21)의 표면을 노출시키도록 개구되어, W 플러그(23)가 매립되어 있다.
또한, W 플러그(23) 상에는 제2 금속층(24)이 형성되어 있으며, 이 제2 금속층(24)은 W 플러그(23)를 통해서, 하층의 제1 금속층(21)과 전기적으로 접속되어 있다. 이 제2 금속층(24)은 제2 컨택트홀 SC의 주위에 소정의 익스텐션을 갖고 있다. 또한, 제2 금속층(24) 상에는 층간 절연막으로서 제3 절연층(25)이 형성되어 있다.
그리고, 제3 절연층(25)에는 제3 컨택트홀 TC가 형성될 수 있지만, 이 제3 컨택트홀 TC의 유무에 기초하여, 메모리 트랜지스터 MT1이 3층째 금속층의 비트선 BL에 접속될지의 여부가 전환된다. 이 메모리 트랜지스터 MT1에 대해서는 제3 컨택트홀 TC가 형성되어 있다. 즉, 이 제3 컨택트홀 TC는 제2 금속층(24)의 표면을 노출하도록 개구되어, W 플러그(26)가 매립되어 있다. W 플러그(26) 상에는 비트선 BL이 형성되어 있다. 따라서, 메모리 트랜지스터 MT1의 드레인 영역은 W 플러그(20), W 플러그(23) 및 W 플러그(26)를 통해서 비트선 BL에 전기적으로 접속되어 있다.
상기 구성에 있어서, 제1 컨택트홀 FC2, 제2 컨택트홀 SC, 제3 컨택트홀 TC, 및 각 컨택트홀에 매립된 W 플러그(20, 23, 26)는 상하 방향으로 맞추어 정렬되어있다. 이와 같이 컨택트가 적층된 구조를 스택 컨택트 구조라고 부르기로 한다. 이 스택 컨택트 구조에 따르면, 다층 메탈 구조에 있어서, 컨택트 영역의 패턴 면적을 최소로 할 수 있다.
또한, 이 스택 컨택트 구조에 있어서, 제2 컨택트홀 SC, 제3 컨택트홀 TC의 사이즈를 제1 컨택트홀 FC2의 사이즈보다 크게 하는 것이 바람직하다. 이에 의해, 다층 메탈 구조의 컨택트 저항을 극력 작게 할 수 있어, 마스크 ROM의 고속화를 도모할 수 있다.
또한, 제1 컨택트홀 FC2에 대해서는 작은 사이즈로 함으로써, 메모리 트랜지스터 MT1을 미세화할 수 있다. 여기서, 컨택트홀의 사이즈는 개구의 크기로 정의된다. 일반적으로, 컨택트홀은 드라이 에칭으로 형성되기 때문에, 그 보텀부와 톱부를 비교하면 톱부의 사이즈가 크지만, 여기서의 사이즈의 대소는 보텀부 또는 톱부 중 어느 하나로 비교된다. 예를 들면, 제1 컨택트홀 FC2의 톱부의 컨택트 사이즈를 d1, 제2 컨택트홀 SC의 톱부의 컨택트 사이즈를 d2로 하면 d2>d1이다.
다음으로, 상기한 메모리 트랜지스터 MT2에 대하여, 도 4의 단면도를 참조하여 보다 상세히 설명한다. 이 메모리 트랜지스터 MT2에 대해서는 도 3의 제3 컨택트홀 TC에 상당하는 제3 컨택트홀 TC가 형성되어 있지 않다. 이 때문에, 메모리 트랜지스터 MT2는 대응하는 비트선 BL에 접속되어 있지 않다. 다른 구조에 대해서는 도 3의 메모리 트랜지스터 MT1과 동일하다.
또, 제3 컨택트홀 TC가 형성되어 있지 않는 메모리 트랜지스터 MT3은 메모리 트랜지스터 MT2와 마찬가지 구조를 갖고 있으며, 제3 컨택트홀 TC가 형성되어 있는메모리 트랜지스터 MT4는 메모리 트랜지스터 MT1과 마찬가지의 구조를 갖고 있다. 물론, 임의의 메모리 트랜지스터에 대하여 제3 컨택트홀 TC을 형성할지의 여부는 임의이고, 마스크 ROM에 기입해야 되는 프로그램에 따라 선택되는 것이다.
다음으로, 상술한 마스크 ROM의 동작에 대하여 설명한다. 예를 들면, 행 어드레스 디코더(101) 및 열 어드레스 디코더(102)에 의해 메모리 트랜지스터 MT1이 선택되는 것으로 한다. 이 경우, 메모리 트랜지스터 MT1에 접속된 워드선 WL이 하이 레벨로 됨과 함께, 메모리 트랜지스터 MT1에 접속된 비트선 BL이 선택된다. 또, 비트선 BL은 메모리 트랜지스터 MT1이 선택되기 전에 소정의 프리차지 전위로 프리차지되어 있는 것으로 한다.
그러면, 메모리 트랜지스터 MT1은 온 상태로 된다. 메모리 트랜지스터 MT1의 드레인 영역은 제3 컨택트홀 TC를 통하여 비트선 BL에 접속되어 있기 때문에, 전원 라인 VL의 전원 전위 Vdd가 메모리 트랜지스터 MT1을 통해서 비트선 BL에 출력된다. 이 때문에, 비트선 BL의 전위는 프리차지 전위로부터 Vdd로 변화한다. 이 때, 메모리 트랜지스터 MT1의 기억 상태를 「1」이라고 정의한다. 그리고, 이 프로그램 데이터 「1」은 비트선 BL로부터 출력 버퍼(103)를 통해서 마스크 ROM의 외부로 출력된다.
한편, 행 어드레스 디코더(101) 및 열 어드레스 디코더(102)에 따라 메모리 트랜지스터 MT2가 선택되는 것으로 한다. 이 경우, 메모리 트랜지스터 MT2에 접속된 워드선 WL이 하이 레벨로 됨과 함께, 메모리 트랜지스터 MT2에 접속된 비트선 BL이 선택된다. 그런데, 메모리 트랜지스터 MT2에는 제3 컨택트홀 TC가 형성되어있지 않기 때문에, 비트선 BL에 접속되지 않는다. 따라서, 비트선 BL의 전위는 프리차지 전위 그대로이다. 이 때의 메모리 트랜지스터 MT2의 기억 상태를 「0」으로 정의한다. 그리고, 이 프로그램 데이터 「0」은 비트선 BL로부터 출력 버퍼(103)를 통해서 마스크 ROM의 외부로 출력된다.
이렇게 해서, 각 메모리 트랜지스터에 제3 컨택트홀 TC를 형성할지의 여부에 기초하여, 「1」, 「0」 중 어느 하나의 프로그램 데이터를 마스크 ROM의 각 어드레스에 기입하고, 그 데이터를 판독할 수 있게 된다.
상기한 실시예에는 각 메모리 트랜지스터에 대응하여, 제3 컨택트홀 TC를 형성할지의 여부에 기초하여, 프로그램 데이터를 기입 및 판독 가능하게 하고 있다. 이에 의해, 마스크 ROM의 TAT 단축화를 도모하는 것이다. 즉, 사용자로부터 마스크 ROM을 수주하고 나서 납품하기까지의 기간을 극력 단축할 수 있다.
본 발명은 이에 한정되지 않고, 제3 컨택트홀 TC 대신에, 이보다 하층의 컨택트홀을 프로그램 기입에 이용해도 된다. 예를 들면, 각 메모리 트랜지스터에 대응하여, 제2 컨택트홀 SC를 형성할지의 여부에 기초하여, 프로그램 데이터를 기입 및 판독 가능하게 해도 된다. 도 5에는 그와 같은 제2 컨택트홀 전환 방식에 있어서, 제2 컨택트홀 SC를 형성하지 않는 경우의 단면도를 도시하였다. 이 단면도는 도 4의 단면도에 대응하는 것이다. 이 경우에는 제3 컨택트홀 TC를 이용한 경우에 비하여 TAT는 길어진다. 이는 제2 컨택트홀 SC의 형성 공정이 제3 컨택트홀 TC의 형성 공정보다 전에 행해지기 때문이다.
그러나, 이 제2 컨택트홀 전환 방식에는 프로그램 데이터가 광학적으로 판독할 수 없다고 하는 시큐러티 상의 이점이 있다. 즉, 이 방식에서는 각 메모리 트랜지스터에 대하여 반드시 제3 컨택트홀 TC가 형성되고, 제3 컨택트홀 TC는 W 플러그에 의해 매립되어 있기 때문에, 이 W 플러그가 차광 마스크가 되어, 그 하층의 제2 컨택트홀 SC가 형성되어 있는지를 광학적으로 검출할 수 없는 것이다(도 5 참조). 이것은 스택 컨택트 구조를 갖고 있는 것이 전제이다.
다음으로, 스택 컨택트 구조의 형성 방법에 대하여 도 6을 참조하여 설명한다. 여기서는 도 1의 제2 컨택트홀 SC, W 플러그(23)의 형성을 예로 들어 설명한다.
도 6의 (a)에 도시한 바와 같이, 금속층(21) 상에 제2 절연층(22)을 형성한다. 제2 절연층(22)은 평탄성이나 크랙 방지를 위해서, 일반적으로 복수의 절연층을 적층하여 이루어지는 것으로, 예를 들면 CVD(Chemical Vapor Deposition)법에 의해 TEOS(Tetraethoxy Silane)막, SOG(Spin On Glass)막, TEOS막을 적층하여 형성한다. 제2 절연층(22)은 평탄화를 위해, 소위 화학적 기계 연마법(CMP(Chemical Mechanical Polishing)법)을 이용해도 된다. 여기서, 제2 절연층(22)의 막 두께는, 예를 들면 800㎚ 정도이다.
다음으로, 도 6의 (b)에 도시한 바와 같이, 드라이 에칭법에 의해, 제2 절연층(22)에 제2 컨택트홀 SC를 형성하고, 제1 금속층(21)의 표면을 노출시킨다. 그리고, 도 6의 (c)에 도시한 바와 같이 전면에 텅스텐 W를 CVD법에 의해 퇴적한다. 이 때, 제2 컨택트홀 SC는 텅스텐 W에 의해 매립된다.
다음으로, 도 6의 (d)에 도시한 바와 같이, 텅스텐 W를 에치백하여, 제2 컨택트홀 SC 내에만, 텅스텐 W를 잔존시켜, W 플러그(23)를 형성한다. 이 때의 에칭 가스는, 예를 들면 SF6+Ar이다. 그 후, 도 6의 (e)에 도시한 바와 같이 W 플러그(23) 상에 제2 금속층(24)을 형성한다. 또, 제3 절연층(23), 제3 컨택트홀 TC, W 플러그(26)에 대해서도 완전히 동일하게 형성할 수 있다.
상기한 형성 방법은 전면에 퇴적시킨 텅스텐 W를 에치백함으로써 W 플러그(23)를 형성하고 있지만, 이에 한정되지 않고, 소위 선택 CVD법에 의해, 제2 컨택트홀 SC에 의해 노출된 제1 금속층(21)의 표면에 텅스텐 W를 선택 성장시킴으로써 W 플러그(23)를 형성해도 된다.
또, 상술한 실시예에서는 3층 메탈 프로세스가 적용된 마스크 ROM에 대하여 설명하였지만, 본 발명은 이에 한정되지 않고, 2층 메탈 프로세스나, 4층 이상의 다층 메탈 프로세스가 적용된 마스크 ROM에 대해서도 적용할 수 있는 것이다.
본 발명은 다층 메탈 프로세스가 적용되는 마스크 ROM에 있어서, 메모리 트랜지스터를 비트선에 접속할지의 여부를 각 절연층에 형성되는 컨택트홀의 유무에 기초하여 전환하고, 프로그래밍을 행하는 것으로, 특히 각 절연층에 형성되는 컨택트홀 및 이 컨택트홀에 매립되는 금속 플러그가 상하 방향으로 정렬되어 적층된 구조, 즉 스택 컨택트 구조(Stacked Contact Structure)를 갖는 것이다. 이에 의해, 마스크 ROM의 TAT 단축화를 도모함과 함께, 고속화와 고집적화를 도모할 수 있다.

Claims (8)

  1. 메모리 트랜지스터와,
    상기 메모리 트랜지스터 상에 상호 적층된 절연층 및 금속층과,
    상기 절연층의 각각에 형성된 컨택트홀과,
    상기 컨택트홀에 매립되어, 상하 방향에 인접하는 금속층을 전기적으로 접속하기 위한 금속 플러그와,
    최상층의 금속층으로 이루어지는 비트선을 갖고,
    상기 절연층에 각각 형성된 컨택트홀은 상하 방향으로 정렬하여 형성되고, 또한 상기 각 절연층 중, 어느 하나의 절연층에 형성되는 컨택트홀 및 금속 플러그의 유무에 따라, 상기 메모리 트랜지스터가 상기 비트선에 접속될지의 여부가 전환되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 최상층의 절연층에 형성되는 컨택트홀 및 금속 플러그의 유무에 따라, 상기 메모리 트랜지스터가 상기 비트선에 접속될지의 여부가 전환되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 최상층의 절연층에 형성되는 컨택트홀의 사이즈가, 하층의 상기 절연층에 형성되는 컨택트홀의 사이즈보다 큰 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제2항에 있어서,
    상기 최상층의 절연층에 형성되는 컨택트홀의 사이즈가, 하층의 상기 절연층에 형성되는 컨택트홀의 사이즈보다 큰 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 메모리 트랜지스터와,
    상기 메모리 트랜지스터 상에 형성된 제1 절연층과,
    상기 제1 절연층에 형성된 제1 컨택트홀과,
    상기 제1 컨택트홀에 매립된 제1 금속 플러그와,
    상기 제1 금속 플러그 상에 형성된 제1 금속층과,
    상기 제1 금속층 상에 형성된 제2 절연층과,
    상기 제2 절연층에 형성된 제2 컨택트홀과,
    상기 제2 컨택트홀에 매립된 제2 금속 플러그와,
    상기 제2 금속 플러그 상에 형성된 제2 금속층과,
    상기 제2 금속층 상에 형성된 제3 절연층과,
    상기 제3 절연층 상에 형성된 제3 금속층으로 이루어지는 비트선을 갖고,
    상기 제3 절연층에 형성되는 제3 컨택트홀 및 상기 제3 컨택트 홀에 매립되는 제3 금속 플러그의 유무에 따라, 상기 메모리 트랜지스터가 상기 비트선에 접속될지의 여부가 전환되고, 또한 상기 제1, 제2 및 제3 컨택트홀은 상하 방향으로 정렬되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 메모리 트랜지스터와,
    상기 메모리 트랜지스터 상에 형성된 제1 절연층과,
    상기 제1 절연층에 형성되는 제1 컨택트홀과,
    상기 제1 컨택트홀에 매립된 제1 금속 플러그와,
    상기 제1 금속 플러그 상에 형성된 제1 금속층과,
    상기 제1 금속층 상에 형성된 제2 절연층과,
    상기 제2 절연층 상에 형성된 제2 금속층과,
    상기 제2 금속층 상에 형성된 제3 절연층과,
    상기 제3 절연층에 형성된 제3 컨택트홀과,
    상기 제3 컨택트홀에 매립된 제3 금속 플러그와,
    상기 제3 금속 플러그 상에 형성된 제3 금속층으로 이루어지는 비트선을 갖고,
    상기 제2 절연층에 형성되는 제2 컨택트홀 및 상기 제2 컨택트홀에 매립되는 제2 금속 플러그의 유무에 따라, 상기 메모리 트랜지스터가 상기 비트선에 접속될지의 여부가 전환되고, 또한 상기 제1, 제2 및 제3 컨택트홀은 상하 방향으로 정렬되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제5항에 있어서,
    상기 제2 및 제3 컨택트홀의 사이즈가, 제1 컨택트홀의 사이즈보다 큰 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제6항에 있어서,
    상기 제2 및 제3 컨택트홀의 사이즈가, 제1 컨택트홀의 사이즈보다 큰 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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