JPH0738418B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0738418B2 JPH0738418B2 JP61030021A JP3002186A JPH0738418B2 JP H0738418 B2 JPH0738418 B2 JP H0738418B2 JP 61030021 A JP61030021 A JP 61030021A JP 3002186 A JP3002186 A JP 3002186A JP H0738418 B2 JPH0738418 B2 JP H0738418B2
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- Japan
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- low
- groove
- impurity layer
- layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に半導体記憶装置を含む
半導体装置に関する。
半導体装置に関する。
均一性，再現性等の問題がある為に、従来は実験用サン
プルあるいはほんの一部の半導体製品の製造にしか使わ
れなかった方法が、最近では微細加工技術や各種の製造
装置の進歩・発展によって、種々の量産品に幅広く利用
されるようになって来ている。そのような方法の中の一
つに、半導体基板の表面から所定の深さまで溝を設け
て、そこにいわゆる溝キャパシタを形成することによっ
て高密度の半導体装置、特に高記憶密度の半導体記憶装
置を実現するというものがある。
プルあるいはほんの一部の半導体製品の製造にしか使わ
れなかった方法が、最近では微細加工技術や各種の製造
装置の進歩・発展によって、種々の量産品に幅広く利用
されるようになって来ている。そのような方法の中の一
つに、半導体基板の表面から所定の深さまで溝を設け
て、そこにいわゆる溝キャパシタを形成することによっ
て高密度の半導体装置、特に高記憶密度の半導体記憶装
置を実現するというものがある。
第７図は従来の半導体記憶装置の一例の断面図である。
この半導体記憶装置は、一導電型の半導体基板22の表面
から所定の深さまで溝を設け、その溝と半導体基板22の
一部との表面を覆うように誘電体膜23を設け、この誘電
体膜23を介して溝を埋込む姿態に容量電極24を設け、容
量電極24と半導体基板22の一部及び溝の表面とが誘電体
膜23を介していわゆる溝キャパシタを構成し、また、半
導体基板22の表面に反対導電型領域のソース27とドレイ
ン28とを設け、ソース27とドレイン28とに挟まれた半導
体基板22の表面上にゲート絶縁膜25を介してワード線26
を設け、ワード線26をゲートとする絶縁ゲート型電界効
果トランジスタのソース27と溝キャパシタとを容量電極
24に対向する半導体基板22の一部及び溝の表面で接続し
て記憶セルを構成し、更に、半導体基板22の表面に一導
電型高不純物濃度の素子の分離領域21を設け、絶縁ゲー
ト型電界効果トランジスタと溝キャパシタの上部に絶縁
層29を介してビット線30を設け、このビット線30と絶縁
ゲート型電界効果トランジスタのドレイン28とを接続し
た構造となっていた。ここで、素子の分離領域21の上の
絶縁層29を厚くする為に、従来はLOCOS等の方法によっ
てその部分の絶縁層を形成していた。
から所定の深さまで溝を設け、その溝と半導体基板22の
一部との表面を覆うように誘電体膜23を設け、この誘電
体膜23を介して溝を埋込む姿態に容量電極24を設け、容
量電極24と半導体基板22の一部及び溝の表面とが誘電体
膜23を介していわゆる溝キャパシタを構成し、また、半
導体基板22の表面に反対導電型領域のソース27とドレイ
ン28とを設け、ソース27とドレイン28とに挟まれた半導
体基板22の表面上にゲート絶縁膜25を介してワード線26
を設け、ワード線26をゲートとする絶縁ゲート型電界効
果トランジスタのソース27と溝キャパシタとを容量電極
24に対向する半導体基板22の一部及び溝の表面で接続し
て記憶セルを構成し、更に、半導体基板22の表面に一導
電型高不純物濃度の素子の分離領域21を設け、絶縁ゲー
ト型電界効果トランジスタと溝キャパシタの上部に絶縁
層29を介してビット線30を設け、このビット線30と絶縁
ゲート型電界効果トランジスタのドレイン28とを接続し
た構造となっていた。ここで、素子の分離領域21の上の
絶縁層29を厚くする為に、従来はLOCOS等の方法によっ
てその部分の絶縁層を形成していた。
上述した従来の半導体装置は、一導電型の半導体基板に
溝キャパシタと素子の分離領域とを全く独立に形成して
いるので、製造工程が複雑でしかも素子の分離領域の占
る面積の割合いが大きくなるという欠点がある。特に、
素子の分離領域の上部の絶縁層をLOCOSによって形成す
る場合には、素子と分離領域との境界部分の絶縁層の厚
さがなだらかに変化するようになるので、余分な面積を
必要とするようになる。
溝キャパシタと素子の分離領域とを全く独立に形成して
いるので、製造工程が複雑でしかも素子の分離領域の占
る面積の割合いが大きくなるという欠点がある。特に、
素子の分離領域の上部の絶縁層をLOCOSによって形成す
る場合には、素子と分離領域との境界部分の絶縁層の厚
さがなだらかに変化するようになるので、余分な面積を
必要とするようになる。
このように従来の半導体装置は、より高密度を要求され
るさらに大規模な半導体集積回路の実現には不利な面が
あった。
るさらに大規模な半導体集積回路の実現には不利な面が
あった。
本発明の目的は、製造工程が簡単でしかも素子の分離領
域の占める割合いが小さく面積の利用効率が良い半導体
装置を提供することにある。
域の占める割合いが小さく面積の利用効率が良い半導体
装置を提供することにある。
本発明の半導体装置は、高濃度不純物を含有する一導電
型の半導体基板上に設けられた一導電型の低濃度不純物
層と、上記低濃度不純物層の上面から上記半導体基板に
至る格子状の溝により行列状に規則的に配列区画された
島状部分と、上記溝の表面と、溝の列方向にそれぞれ連
続した部分の少なくとも近傍の上記低濃度不純物層の上
面とを覆う誘電体膜と、上記誘電体膜を介して、上記溝
の上記列方向にそれぞれ連続した部分の少なくとも近傍
の前記低濃度不純物層の上面を覆い，この溝の少なくと
も該列方向にそれぞれ連続した部分をそれぞれ個別に埋
設する複数の容量電極と、上記容量電極により行方向に
分断された上記溝の部分に埋め込まれた第１の絶縁層
と、上記島状部分の上記低濃度不純物層の上面に設けら
れたゲート絶縁膜を介して，上記容量電極と所定間隔を
有して平行に，それぞれの列をなすこれらの島状部分の
上記低濃度不純物層の上面上にそれぞれ２つずつ設けら
れたワード線と、上記容量電極と上記ワード線とに挟ま
れたそれぞれの上記島状部分の上記低濃度不純物層の上
面にそれぞれ２つずつ設けられた高濃度不純物を含有す
る逆導電型の拡散層からなるソースと、２つの上記ワー
ド線に挟まれたそれぞれの上記島状部分の上記低濃度不
純物層の上面にそれぞれ１つずつ設けられた高濃度不純
物を含有する逆導電型の拡散層からなるドレインと、そ
れぞれの行をなす上記島状部分に設けられた上記ドレイ
ンに接続され，上記容量電極並びに上記ワード線を覆う
第２の絶縁層を介して，これらの容量電極並びにこれら
のワード線に直交する行方向に平行に設けられたビット
線とを有する。
型の半導体基板上に設けられた一導電型の低濃度不純物
層と、上記低濃度不純物層の上面から上記半導体基板に
至る格子状の溝により行列状に規則的に配列区画された
島状部分と、上記溝の表面と、溝の列方向にそれぞれ連
続した部分の少なくとも近傍の上記低濃度不純物層の上
面とを覆う誘電体膜と、上記誘電体膜を介して、上記溝
の上記列方向にそれぞれ連続した部分の少なくとも近傍
の前記低濃度不純物層の上面を覆い，この溝の少なくと
も該列方向にそれぞれ連続した部分をそれぞれ個別に埋
設する複数の容量電極と、上記容量電極により行方向に
分断された上記溝の部分に埋め込まれた第１の絶縁層
と、上記島状部分の上記低濃度不純物層の上面に設けら
れたゲート絶縁膜を介して，上記容量電極と所定間隔を
有して平行に，それぞれの列をなすこれらの島状部分の
上記低濃度不純物層の上面上にそれぞれ２つずつ設けら
れたワード線と、上記容量電極と上記ワード線とに挟ま
れたそれぞれの上記島状部分の上記低濃度不純物層の上
面にそれぞれ２つずつ設けられた高濃度不純物を含有す
る逆導電型の拡散層からなるソースと、２つの上記ワー
ド線に挟まれたそれぞれの上記島状部分の上記低濃度不
純物層の上面にそれぞれ１つずつ設けられた高濃度不純
物を含有する逆導電型の拡散層からなるドレインと、そ
れぞれの行をなす上記島状部分に設けられた上記ドレイ
ンに接続され，上記容量電極並びに上記ワード線を覆う
第２の絶縁層を介して，これらの容量電極並びにこれら
のワード線に直交する行方向に平行に設けられたビット
線とを有する。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例の半導体記憶装置の平面
図、第２図は第１図のA-A線断面図、第３図は第１図のB
-B線断面図、第４図は第１図のC-C線断面図である。
図、第２図は第１図のA-A線断面図、第３図は第１図のB
-B線断面図、第４図は第１図のC-C線断面図である。
第１図に示すように、この実施例の半導体記憶装置は、
高濃度不純物を含有する一導電型の半導体基板（例えば
不純物濃度が1018〜1019原子／cm3）の上の一導電型の
低濃度不純物層（例えば不順濃度が1015〜1016原子／cm
3）の表面から半導体基板に至る溝４を格子状に設ける
ことにより、溝の側面4dによって囲まれた半導体基板及
びその上の低濃度不純物層とが重なって行方向に平行な
長辺を有する長方形からなる上面を有する島状部分を行
列に配置し、溝４を列に沿って容量電極共通線4bの幅で
導電性物質層（例えば多結晶シリコン等）によって表面
に形成した誘電体膜を介して溝を埋込む姿態に充填しこ
れを容量電極4aとし、容量電極4aが埋込まれた溝の部分
を除いて溝の他の部分に絶縁層4c（例えばCVDSiO2の
層）を設けて素子の分離領域とし、溝の側面4dに囲まれ
た島状の低濃度不純物層の表面にソース7l及び7rとドレ
イン８を設け、ソース7l及び7rとドレイン８とで挟まれ
た島状の低濃度不純物領域の上にゲート絶縁膜を介して
ワード線6l及び6rを設け、ドレイン８を共通としワード
線6l及び6rをゲートとする絶縁ゲート型電界効果トラン
ジスタを一つの島に２個形成し、更に、ドレイン開孔部
8aを行ごとに接続したビット線10を絶縁ゲート型電界効
果トランジスタ及び溝キャパシタ上に絶縁層例えばCVDS
iO2の層を介して形成した構造をしている。
高濃度不純物を含有する一導電型の半導体基板（例えば
不純物濃度が1018〜1019原子／cm3）の上の一導電型の
低濃度不純物層（例えば不順濃度が1015〜1016原子／cm
3）の表面から半導体基板に至る溝４を格子状に設ける
ことにより、溝の側面4dによって囲まれた半導体基板及
びその上の低濃度不純物層とが重なって行方向に平行な
長辺を有する長方形からなる上面を有する島状部分を行
列に配置し、溝４を列に沿って容量電極共通線4bの幅で
導電性物質層（例えば多結晶シリコン等）によって表面
に形成した誘電体膜を介して溝を埋込む姿態に充填しこ
れを容量電極4aとし、容量電極4aが埋込まれた溝の部分
を除いて溝の他の部分に絶縁層4c（例えばCVDSiO2の
層）を設けて素子の分離領域とし、溝の側面4dに囲まれ
た島状の低濃度不純物層の表面にソース7l及び7rとドレ
イン８を設け、ソース7l及び7rとドレイン８とで挟まれ
た島状の低濃度不純物領域の上にゲート絶縁膜を介して
ワード線6l及び6rを設け、ドレイン８を共通としワード
線6l及び6rをゲートとする絶縁ゲート型電界効果トラン
ジスタを一つの島に２個形成し、更に、ドレイン開孔部
8aを行ごとに接続したビット線10を絶縁ゲート型電界効
果トランジスタ及び溝キャパシタ上に絶縁層例えばCVDS
iO2の層を介して形成した構造をしている。
第２図に示すように、第１図のA-A線断面から見たこの
半導体記憶装置は、高濃度不純物を含有する一導電型の
半導体基板１（例えば不純物濃度が1018〜1019原子／cm
3）の上の一導電型の低濃度不純物層２（例えば不純物
濃度が1015〜1016原子／cm3）の表面から半導体基板１
に至る溝を設け、誘電体膜3l及び3rを介して溝を埋込む
姿態に容量電極4a及び容量電極共通線4bを設け、また、
溝キャパシタの間に挟まれた低濃度不純物層２の表面に
ソース7l及び7rとドレイン８とを設け、ソース7l及び7r
とドレイン８とに挟まれた低濃度不純物層２の上にゲー
ト絶縁膜5l及び5r（例えばSiO2の膜）を介してワード線
6l及び6rを設け、更に、絶縁層９（例えばSiO2の層）を
介してビット線10を設けてこれをドレイン開孔部8aを介
してドレイン８と接続した構造をしている。従って、こ
の半導体記憶装置では、高濃度不純物を含有する一導電
型の半導体基板１によって、溝キャパシタが容量電極4a
及び容量電極共通線4bを共通として、誘電体膜3lを介し
て低濃度不純物層２の表面とで形成される溝に対して左
側の溝キャパシタと誘電体膜3rを介して低濃度不純物層
２の表面とで形成される溝に対して右側の溝キャパシタ
とに分離され、左側の溝キャパシタはワード線6lをゲー
トとする絶縁ゲート型電界効果トランジスタとで記憶セ
ル１個を構成し、また右側の溝キャパシタはワード線6r
をゲートとする絶縁ゲート型電界効果トランジスタとで
記憶セル１個を構成する。すなわち、溝を挟んで１対の
記憶セルが左右に形成出来ると共に溝キャパシタの半導
体基板１に接する部分によって素子分離もなされる。
半導体記憶装置は、高濃度不純物を含有する一導電型の
半導体基板１（例えば不純物濃度が1018〜1019原子／cm
3）の上の一導電型の低濃度不純物層２（例えば不純物
濃度が1015〜1016原子／cm3）の表面から半導体基板１
に至る溝を設け、誘電体膜3l及び3rを介して溝を埋込む
姿態に容量電極4a及び容量電極共通線4bを設け、また、
溝キャパシタの間に挟まれた低濃度不純物層２の表面に
ソース7l及び7rとドレイン８とを設け、ソース7l及び7r
とドレイン８とに挟まれた低濃度不純物層２の上にゲー
ト絶縁膜5l及び5r（例えばSiO2の膜）を介してワード線
6l及び6rを設け、更に、絶縁層９（例えばSiO2の層）を
介してビット線10を設けてこれをドレイン開孔部8aを介
してドレイン８と接続した構造をしている。従って、こ
の半導体記憶装置では、高濃度不純物を含有する一導電
型の半導体基板１によって、溝キャパシタが容量電極4a
及び容量電極共通線4bを共通として、誘電体膜3lを介し
て低濃度不純物層２の表面とで形成される溝に対して左
側の溝キャパシタと誘電体膜3rを介して低濃度不純物層
２の表面とで形成される溝に対して右側の溝キャパシタ
とに分離され、左側の溝キャパシタはワード線6lをゲー
トとする絶縁ゲート型電界効果トランジスタとで記憶セ
ル１個を構成し、また右側の溝キャパシタはワード線6r
をゲートとする絶縁ゲート型電界効果トランジスタとで
記憶セル１個を構成する。すなわち、溝を挟んで１対の
記憶セルが左右に形成出来ると共に溝キャパシタの半導
体基板１に接する部分によって素子分離もなされる。
また、第３図に示すように、第１図のB-B線断面から見
たこの半導体記憶装置は、低濃度不純物層２の表面から
半導体基板１に至る溝を埋込む姿態に絶縁層4cを設け、
絶縁層4cに挟まれた低濃度不純物層２の上にゲート絶縁
膜5lを設け、絶縁層4c及びゲート絶縁膜5lの上にワード
線6lを設け、更に、ワード線6lの上に絶縁層９を介して
ビット線10を設けた構造をしている。従って、このB-B
線断面で見ると、素子間の分離が溝に埋込まれた絶縁層
4cによってなされているので、溝キャパシタとは充填物
が異なるだけで、溝の部分は共通に形成され、しかもLO
COSのように絶縁膜の厚さがなだらかに変化する部分が
なくなり、従来のものより製造工程が簡単で面積の利用
効率が高い半導体記憶装置の実現が可能となる。ここ
で、低濃度不純物層２の絶縁層4cと接している表面は、
Ｐ型の低濃度不純物層の場合には、反転層が出来易いの
で、通常、ここに低濃度不純物層２と同一導電型の高濃
度不純物層を設ける。また、溝内の絶縁層4cの代りに、
溝の表面にゲート絶縁膜を設けて、このゲート絶縁膜を
介して導電性物質層を溝を埋込む姿態に形成し、これを
ワード線6lと接続しても良い。この場合には、低濃度不
純物層２の側面も絶縁ゲート型電界効果トランジスタと
して利用することになる。勿論、このときにはソースと
ドレインを低濃度不純物層２の側面にもそれぞれ設ける
ことが望ましい。
たこの半導体記憶装置は、低濃度不純物層２の表面から
半導体基板１に至る溝を埋込む姿態に絶縁層4cを設け、
絶縁層4cに挟まれた低濃度不純物層２の上にゲート絶縁
膜5lを設け、絶縁層4c及びゲート絶縁膜5lの上にワード
線6lを設け、更に、ワード線6lの上に絶縁層９を介して
ビット線10を設けた構造をしている。従って、このB-B
線断面で見ると、素子間の分離が溝に埋込まれた絶縁層
4cによってなされているので、溝キャパシタとは充填物
が異なるだけで、溝の部分は共通に形成され、しかもLO
COSのように絶縁膜の厚さがなだらかに変化する部分が
なくなり、従来のものより製造工程が簡単で面積の利用
効率が高い半導体記憶装置の実現が可能となる。ここ
で、低濃度不純物層２の絶縁層4cと接している表面は、
Ｐ型の低濃度不純物層の場合には、反転層が出来易いの
で、通常、ここに低濃度不純物層２と同一導電型の高濃
度不純物層を設ける。また、溝内の絶縁層4cの代りに、
溝の表面にゲート絶縁膜を設けて、このゲート絶縁膜を
介して導電性物質層を溝を埋込む姿態に形成し、これを
ワード線6lと接続しても良い。この場合には、低濃度不
純物層２の側面も絶縁ゲート型電界効果トランジスタと
して利用することになる。勿論、このときにはソースと
ドレインを低濃度不純物層２の側面にもそれぞれ設ける
ことが望ましい。
更に、第１図のC-C線断面から見たこの半導体記憶装置
は、第４図に示すように、低濃度不純物層２の表面から
半導体基板１に至る溝を埋込む姿態に絶縁層4cを設け、
絶縁層4cに挟まれた低濃度不純物層２の表面に低濃度不
純物層２とは反対導電型の高濃度不純物領域のドレイン
８を設け、さらにその上部にドレイン開孔部8aを除き絶
縁膜９を設け、さらにその上部にドレイン開孔部8aを通
じてドレイン８と接続したビット線10を設けた構造をし
ている。従って、B-B線断面と同じように、素子間の分
離が溝に埋込まれた絶縁層4cによってなされている。ま
た、絶縁層4cと接している低濃度不純物層２の表面には
反転防止用の同一導電型の高濃度不純物層を設けても良
いし、あるいは反対導電型の高濃度不純物層を設けこれ
をドレインとしても良い。勿論、このドレインを設ける
場合には溝の側面をも絶縁ゲート型電界効果トランジス
トとして利用する。
は、第４図に示すように、低濃度不純物層２の表面から
半導体基板１に至る溝を埋込む姿態に絶縁層4cを設け、
絶縁層4cに挟まれた低濃度不純物層２の表面に低濃度不
純物層２とは反対導電型の高濃度不純物領域のドレイン
８を設け、さらにその上部にドレイン開孔部8aを除き絶
縁膜９を設け、さらにその上部にドレイン開孔部8aを通
じてドレイン８と接続したビット線10を設けた構造をし
ている。従って、B-B線断面と同じように、素子間の分
離が溝に埋込まれた絶縁層4cによってなされている。ま
た、絶縁層4cと接している低濃度不純物層２の表面には
反転防止用の同一導電型の高濃度不純物層を設けても良
いし、あるいは反対導電型の高濃度不純物層を設けこれ
をドレインとしても良い。勿論、このドレインを設ける
場合には溝の側面をも絶縁ゲート型電界効果トランジス
トとして利用する。
次に、溝キャパシタの部分を中心に本実施例の製造方法
について説明する。
について説明する。
第５図（ａ）〜（ｃ）は本発明の一実施例の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
第５図（ａ）に示すように、先ず、高濃度不純物を含有
する一導電型の半導体基板１（例えば不純物濃度が1018
〜1019原子／cm3）の上の一導電型の低濃度不純物層２
（例えば不純物濃度が1015〜1016原子／cm3）の表面に
絶縁膜11（例えばSiO2の膜）を介してレジスト材12を設
け、このレジスタ材12を写真蝕刻法等を用いて所定のパ
ターンに形成し、このレジスト材12をマスクとして絶縁
膜11の所定の部分を除去し、更にこれらの絶縁膜11及び
レジスト材12をマスクとして低濃度不純物層12の表面か
ら半導体基板11に至る溝４を形成する。
する一導電型の半導体基板１（例えば不純物濃度が1018
〜1019原子／cm3）の上の一導電型の低濃度不純物層２
（例えば不純物濃度が1015〜1016原子／cm3）の表面に
絶縁膜11（例えばSiO2の膜）を介してレジスト材12を設
け、このレジスタ材12を写真蝕刻法等を用いて所定のパ
ターンに形成し、このレジスト材12をマスクとして絶縁
膜11の所定の部分を除去し、更にこれらの絶縁膜11及び
レジスト材12をマスクとして低濃度不純物層12の表面か
ら半導体基板11に至る溝４を形成する。
次に、レジスト材12及び絶縁膜11を除去し、第５図
（ｂ）に示すように、溝４の表面及び低濃度不純物層２
の表面に誘電体膜3l及び3rを設け、その誘電体膜3l及び
3rを介して導電性物質層13（例えば多結晶シリコン層）
を設ける。
（ｂ）に示すように、溝４の表面及び低濃度不純物層２
の表面に誘電体膜3l及び3rを設け、その誘電体膜3l及び
3rを介して導電性物質層13（例えば多結晶シリコン層）
を設ける。
次に、第５図（ｃ）に示すように、導電性物質層13を所
定の部分を残して除去し、容量電極4aと容量電極共通線
4bとを形成する。
定の部分を残して除去し、容量電極4aと容量電極共通線
4bとを形成する。
最後に、ワード線6l及び6rをゲートとする絶縁ゲート型
電界効果トランジスタとそのドレイン８とドレイン開孔
部8aで接続したビット線10を形成すれば、第２図に示す
本発明の一実施例の半導体記憶装置ができる。
電界効果トランジスタとそのドレイン８とドレイン開孔
部8aで接続したビット線10を形成すれば、第２図に示す
本発明の一実施例の半導体記憶装置ができる。
第６図は本発明の第２の実施例の半導体記憶装置の断面
図である。
図である。
この第２の実施例の半導体記憶装置は、一導電型の低濃
度不純物層２の表面から高濃度不純物を含有する一導電
型の半導体基板１に至る溝に形成された溝キャパシタの
低濃度不純物層２の誘電体膜3l及び3rに接する表面に反
対導電型領域14l及び14rを設けている。これは、低濃度
不純物層２がＮ型不純物層である場合や、Ｐ型不純物層
の場合でも比較的濃度が高くて誘電体膜3l及び3rに接す
る低濃度不純物層２の表面に反転層が出来にくい場合に
は必要である。
度不純物層２の表面から高濃度不純物を含有する一導電
型の半導体基板１に至る溝に形成された溝キャパシタの
低濃度不純物層２の誘電体膜3l及び3rに接する表面に反
対導電型領域14l及び14rを設けている。これは、低濃度
不純物層２がＮ型不純物層である場合や、Ｐ型不純物層
の場合でも比較的濃度が高くて誘電体膜3l及び3rに接す
る低濃度不純物層２の表面に反転層が出来にくい場合に
は必要である。
以上のように、本実施例では、溝を格子状に設けて、そ
の溝により囲まれた一導電型の低濃度不純物層の表面に
絶縁ゲート型電界効果トランジスタを設けることによ
り、半導体記憶装置を構成しているが、必ずしも溝を格
子状に設けて絶縁ゲート型電界効果トランジスタを囲む
必要は無く、また、溝により囲まれた島状の領域１つあ
たり記憶セルが２個である必要もなく、１個でもあるい
は可能であればもっと増しても良いことは自明である。
の溝により囲まれた一導電型の低濃度不純物層の表面に
絶縁ゲート型電界効果トランジスタを設けることによ
り、半導体記憶装置を構成しているが、必ずしも溝を格
子状に設けて絶縁ゲート型電界効果トランジスタを囲む
必要は無く、また、溝により囲まれた島状の領域１つあ
たり記憶セルが２個である必要もなく、１個でもあるい
は可能であればもっと増しても良いことは自明である。
更に、本発明の実施例では、溝の断面形状がＵ字形にな
っているが、これに限るものではなく、Ｖ字形でもある
いはＵ字形とＶ字形を組合せたり重ねたりした形状でも
あるいは他の形でも良いことも自明である。
っているが、これに限るものではなく、Ｖ字形でもある
いはＵ字形とＶ字形を組合せたり重ねたりした形状でも
あるいは他の形でも良いことも自明である。
以上説明したように本発明は、高濃度不純物を含有する
一導電型の半導体基板上に設けられた一導電型の低濃度
不純物層の表面から半導体基板に至る溝を設け、この溝
を溝キャパシタ乃至素子の分離領域として利用すること
により、素子間分離領域の占める割合いが小さく面積の
利用効率が良い高密度の半導体装置が提供出ることは勿
論、溝キャパシタも素子の分離領域も共通の溝に充填物
を変えるだけで形成出来るので、製造工程が簡単になる
という効果もある。
一導電型の半導体基板上に設けられた一導電型の低濃度
不純物層の表面から半導体基板に至る溝を設け、この溝
を溝キャパシタ乃至素子の分離領域として利用すること
により、素子間分離領域の占める割合いが小さく面積の
利用効率が良い高密度の半導体装置が提供出ることは勿
論、溝キャパシタも素子の分離領域も共通の溝に充填物
を変えるだけで形成出来るので、製造工程が簡単になる
という効果もある。
特に、溝キャパシタそのものが、高濃度不純物を含有す
る一導電型の半導体基板によって素子の分離領域をも兼
ねているところが、面積の利用効率を最も効果的に高め
ている。
る一導電型の半導体基板によって素子の分離領域をも兼
ねているところが、面積の利用効率を最も効果的に高め
ている。
第１図は本発明の第１の実施例の半導体記憶装置の平面
図、第２図は第１図のA-A線断面図、第３図は第１図のB
-B線断面図、第４図は第１図のC-C線断面図、第５図
（ａ）〜（ｃ）は本発明の第１の実施例の製造方法を説
明するための工程順に示した半導体チップの断面図、第
６図は本発明の第２の実施例の半導体記憶装置の断面
図、第７図は従来の半導体記憶装置の一例の断面図であ
る。 １……半導体基板、２……低濃度不純物層、3l,3r……
誘電体膜、４……溝、4a……容量電極、4b……容量電極
共通線、4c……絶縁層、4d……溝の側面、5l,5r……ゲ
ート絶縁膜、6l,6r……ワード線、7l,7r……ソース、８
……ドレイン、8a……ドレイン開孔部、９……絶縁層、
10……ビット線、11……絶縁膜、12……レジスト材、13
……導電性物質層、14l,14r……反対導電型領域、21…
…分離領域、22……半導体基板、23……誘電体膜、24…
…容量電極、25……ゲート絶縁膜、26……ワード線、27
……ソース、28……ドレイン、29……絶縁層、30……ビ
ット線。
図、第２図は第１図のA-A線断面図、第３図は第１図のB
-B線断面図、第４図は第１図のC-C線断面図、第５図
（ａ）〜（ｃ）は本発明の第１の実施例の製造方法を説
明するための工程順に示した半導体チップの断面図、第
６図は本発明の第２の実施例の半導体記憶装置の断面
図、第７図は従来の半導体記憶装置の一例の断面図であ
る。 １……半導体基板、２……低濃度不純物層、3l,3r……
誘電体膜、４……溝、4a……容量電極、4b……容量電極
共通線、4c……絶縁層、4d……溝の側面、5l,5r……ゲ
ート絶縁膜、6l,6r……ワード線、7l,7r……ソース、８
……ドレイン、8a……ドレイン開孔部、９……絶縁層、
10……ビット線、11……絶縁膜、12……レジスト材、13
……導電性物質層、14l,14r……反対導電型領域、21…
…分離領域、22……半導体基板、23……誘電体膜、24…
…容量電極、25……ゲート絶縁膜、26……ワード線、27
……ソース、28……ドレイン、29……絶縁層、30……ビ
ット線。
Claims (1)
- 【請求項１】高濃度不純物を含有する一導電型の半導体
基板上に設けられた一導電型の低濃度不純物層と、 前記低濃度不純物層の上面から前記半導体基板に至る格
子状の溝により、行列状に規則的に配列区画された島状
部分と、 前記溝の表面と、該溝の列方向にそれぞれ連続した部分
の少なくとも近傍の前記低濃度不純物層の上面とを覆う
誘電体膜と、 前記誘電体膜を介して、前記溝の前記列方向にそれぞれ
連続した部分の少なくとも近傍の前記低濃度不純物層の
上面を覆い，該溝の少なくとも該列方向にそれぞれ連続
した部分をそれぞれ個別に埋設する複数の容量電極と、 前記容量電極により行方向に分断された前記溝の部分を
埋設する第１の絶縁層と、 前記島状部分の前記低濃度不純物層の上面に設けられた
ゲート絶縁膜を介して、前記容量電極と所定間隔を有し
て平行に、それぞれの列をなす該島状部分の該低濃度不
純物層の上面上に、それぞれ２つずつ設けられたワード
線と、 前記容量電極と前記ワード線とに挟まれたそれぞれの前
記島状部分の前記低濃度不純物層の上面に、それぞれ２
つずつ設けられた高濃度不純物を含有する逆導電型の拡
散層からなるソースと、 ２つの前記ワード線に挟まれたそれぞれの前記島状部分
の前記低濃度不純物層の上面に、それぞれ１つずつ設け
られた高濃度不純物を含有する逆導電型の拡散層からな
るドレインと、 それぞれの行をなす前記島状部分に設けられた前記ドレ
インに接続され、前記容量電極並びに前記ワード線を覆
う第２の絶縁層を介して、該容量電極並びに該ワード線
に直交する行方向に平行に設けられたビット線とを有す
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030021A JPH0738418B2 (ja) | 1986-02-13 | 1986-02-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030021A JPH0738418B2 (ja) | 1986-02-13 | 1986-02-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62188264A JPS62188264A (ja) | 1987-08-17 |
| JPH0738418B2 true JPH0738418B2 (ja) | 1995-04-26 |
Family
ID=12292179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61030021A Expired - Lifetime JPH0738418B2 (ja) | 1986-02-13 | 1986-02-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738418B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155612A (en) * | 1989-06-09 | 1992-10-13 | Sharp Kabushiki Kaisha | Liquid crystal display device with light shield |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117258A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置の製造方法 |
-
1986
- 1986-02-13 JP JP61030021A patent/JPH0738418B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62188264A (ja) | 1987-08-17 |
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