JPS62188264A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62188264A JPS62188264A JP61030021A JP3002186A JPS62188264A JP S62188264 A JPS62188264 A JP S62188264A JP 61030021 A JP61030021 A JP 61030021A JP 3002186 A JP3002186 A JP 3002186A JP S62188264 A JPS62188264 A JP S62188264A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 239000012535 impurity Substances 0.000 claims abstract description 55
- 239000003990 capacitor Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000004020 conductor Substances 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 8
- 238000002955 isolation Methods 0.000 abstract description 15
- 238000000034 method Methods 0.000 abstract description 5
- 230000005669 field effect Effects 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に半導体記憶装置を含む
半導体装置に関する。
半導体装置に関する。
均一性、再現性等の問題がある為に、従来は実験用サン
プルあるいはほんの一部の半導体製品の製造にしか使わ
れなかった方法が、最近では微細加工技術や各種の製造
装置の進歩・発展によって、種々の量産品に幅広く利用
されるようになって来ている。そのような方法の中の一
つに、半導体基板の表面から所定の深さまで溝を設けて
、そこにいわゆる溝キャパシタを形成することによって
高密度の半導体装置、特に高記憶密度の半導体記憶装置
を実現するというものがある。
プルあるいはほんの一部の半導体製品の製造にしか使わ
れなかった方法が、最近では微細加工技術や各種の製造
装置の進歩・発展によって、種々の量産品に幅広く利用
されるようになって来ている。そのような方法の中の一
つに、半導体基板の表面から所定の深さまで溝を設けて
、そこにいわゆる溝キャパシタを形成することによって
高密度の半導体装置、特に高記憶密度の半導体記憶装置
を実現するというものがある。
第７図は従来の半導体記憶装置の一例の断面図である。
この半導体記憶装置は、一導電型の半導体基板２２の表
面から所定の深さまで溝を設け、その傷と半導体基板２
２の一部との表面を覆うように誘電体膜２３を設け、こ
の誘電体膜２３を介して溝含埋込む姿態に容量電極２４
を設け、容量電極２４と半導体基板２２の一部及び溝の
表面とが誘電体膜２３を介していわゆる７ｆ４キヤパシ
タをｌ１ｔｌ、、また、半導体基板２２の表面に反対導
電型領域のソース２７とドレイン・２８とを設置・す、
ソース２７とドしイン２８とに挾まれた半導体基板２２
の表面、ヒにゲート絶縁膜２５を介してワード線２６を
設け、ワード線２６をゲートとする絶縁ゲー）・型電界
効果）・ランジスタのソース２７と講キャパシタとを容
量型ａｉ２４に対向する半導体基板２２の一部及び渦の
表面で接続して記憶セルを構成し７、更に、半導体基板
２２の表面に一導電型高不純物濃度の素子の分離領域２
１を設け、絶縁ゲート型電界効果トラ〉・ジスタと溝キ
ャパシタの上部に絶縁層２９を介してビット線３０を設
け、このビット線３０と絶縁ゲート型電界効果トランジ
スタのドレイン２８とを接続した構造となっていた。こ
こで、素子の分離領域２１の上の絶縁層２９を厚くする
為に、従来はＬＯＣＯ９等の方法によってその部分の絶
縁層を形成していた。
面から所定の深さまで溝を設け、その傷と半導体基板２
２の一部との表面を覆うように誘電体膜２３を設け、こ
の誘電体膜２３を介して溝含埋込む姿態に容量電極２４
を設け、容量電極２４と半導体基板２２の一部及び溝の
表面とが誘電体膜２３を介していわゆる７ｆ４キヤパシ
タをｌ１ｔｌ、、また、半導体基板２２の表面に反対導
電型領域のソース２７とドレイン・２８とを設置・す、
ソース２７とドしイン２８とに挾まれた半導体基板２２
の表面、ヒにゲート絶縁膜２５を介してワード線２６を
設け、ワード線２６をゲートとする絶縁ゲー）・型電界
効果）・ランジスタのソース２７と講キャパシタとを容
量型ａｉ２４に対向する半導体基板２２の一部及び渦の
表面で接続して記憶セルを構成し７、更に、半導体基板
２２の表面に一導電型高不純物濃度の素子の分離領域２
１を設け、絶縁ゲート型電界効果トラ〉・ジスタと溝キ
ャパシタの上部に絶縁層２９を介してビット線３０を設
け、このビット線３０と絶縁ゲート型電界効果トランジ
スタのドレイン２８とを接続した構造となっていた。こ
こで、素子の分離領域２１の上の絶縁層２９を厚くする
為に、従来はＬＯＣＯ９等の方法によってその部分の絶
縁層を形成していた。
上述した従来の半導体装置は、一導電型の半導体基板に
溝キャパシタと素子の分離領域とを全く独立に形成して
いるので、製造工程が複雑でしかも素子の分離領域の占
る面積の割合いが大きくなるという欠点がある。特に、
素子の分離領域の上部の絶縁層をＬＯＣＯ３によって形
成する場合には、素子と分離領域との境界部分の絶縁層
の厚さがなだらかに変化するようになるので、余分な面
積を必要とするようになる。
溝キャパシタと素子の分離領域とを全く独立に形成して
いるので、製造工程が複雑でしかも素子の分離領域の占
る面積の割合いが大きくなるという欠点がある。特に、
素子の分離領域の上部の絶縁層をＬＯＣＯ３によって形
成する場合には、素子と分離領域との境界部分の絶縁層
の厚さがなだらかに変化するようになるので、余分な面
積を必要とするようになる。
このように従来の半導体装置は、より高密度を要求され
るさらに大規模な半導体集積回路の実現には不利な面が
あった。
るさらに大規模な半導体集積回路の実現には不利な面が
あった。
本発明の目的は、製造工程が簡単でしかも素子の分離領
域の占める割合いが小さく面積の利用効率が良い半導体
装置を提供することにある。
域の占める割合いが小さく面積の利用効率が良い半導体
装置を提供することにある。
本発明の半導体装置は、高濃度不純物を含有する一導電
型の半導体基板上に一導電型の低濃度不純物層を設け、
一導電型の該低濃度不純物層表面から一導電型の前記半
導体基板に至る溝を設け、該講の一部の表面に絶縁膜を
設け、該絶縁膜を介して前記溝の一部を埋込む姿態に導
電性物質層を設け、前記溝の一部を除く前記溝の他の部
分に絶縁物層を設け、前記溝の一部の表面に設けられた
前記絶縁膜を誘電体膜とし、前記導電性物質層を容量電
極として成る。
型の半導体基板上に一導電型の低濃度不純物層を設け、
一導電型の該低濃度不純物層表面から一導電型の前記半
導体基板に至る溝を設け、該講の一部の表面に絶縁膜を
設け、該絶縁膜を介して前記溝の一部を埋込む姿態に導
電性物質層を設け、前記溝の一部を除く前記溝の他の部
分に絶縁物層を設け、前記溝の一部の表面に設けられた
前記絶縁膜を誘電体膜とし、前記導電性物質層を容量電
極として成る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の半導体記憶装置の平面
図、第２図は第１図のＡ−Ａ線断面図、第３図は第１図
のＢ−Ｂ線断面図、第４図は第１図のＣ−Ｃ線断面図で
ある。
図、第２図は第１図のＡ−Ａ線断面図、第３図は第１図
のＢ−Ｂ線断面図、第４図は第１図のＣ−Ｃ線断面図で
ある。
第１図に示すように、この実施例の半導体記憶装置は、
高濃度不純物を含有する一導電型の半導体基板（例えば
不純物濃度が１０１８〜１０′９原子／′ｃｍ’）の上
の一導電型の低濃度不純物層（例えば不順濃度が１０”
〜１０１６原子／Ｃ１，ｌ’ ）の表面から半導体基板
に至る渦４を格子状に設けて溝の測面４ｄによって囲ま
れた半導体基板及びその上の低濃度不純物層とが重なっ
た島状部分を行列に配置し、溝４を列に沿って容量電極
共通線４ｂの幅で導電性物質層（例えば多結晶シリコン
等〉によって表面に形成した誘電体膜を介して溝を埋込
む姿態に充填しこれを容量電極４ａとし、容量電極４ａ
が埋込まれた溝の部分を除いて涌の他の部分に絶縁層４
ｃ（例えばＣＶＤ５ｉＯ□の層）を設けて素子の分離領
域とし、渦の側面４ｄに囲まれた島状の低濃度不純物層
の表面にソース７ｅ及び７ｒとドレイン８を設け、ソー
ス７ｅ及び７ｒとドレイン８とで挟まれた島状の低濃度
不純物領域の上にゲーＩ・絶縁膜を介してワード線６ｅ
及び６ｒを設け、トレイン８を共通としワード線６ｅ及
び６ｒをゲートとする絶縁ゲート型電界効果トランジス
タを一つの島に２個形成し、更に、ドレイン開化部８ａ
を行ごとに接続したビット線１０を絶縁デー１〜型電界
効果１−ランジスタ及び溝キヤパシタ上に絶縁層例えば
ＣＶＤ５ｉＯ□の層を介して形成した構造をしている。
高濃度不純物を含有する一導電型の半導体基板（例えば
不純物濃度が１０１８〜１０′９原子／′ｃｍ’）の上
の一導電型の低濃度不純物層（例えば不順濃度が１０”
〜１０１６原子／Ｃ１，ｌ’ ）の表面から半導体基板
に至る渦４を格子状に設けて溝の測面４ｄによって囲ま
れた半導体基板及びその上の低濃度不純物層とが重なっ
た島状部分を行列に配置し、溝４を列に沿って容量電極
共通線４ｂの幅で導電性物質層（例えば多結晶シリコン
等〉によって表面に形成した誘電体膜を介して溝を埋込
む姿態に充填しこれを容量電極４ａとし、容量電極４ａ
が埋込まれた溝の部分を除いて涌の他の部分に絶縁層４
ｃ（例えばＣＶＤ５ｉＯ□の層）を設けて素子の分離領
域とし、渦の側面４ｄに囲まれた島状の低濃度不純物層
の表面にソース７ｅ及び７ｒとドレイン８を設け、ソー
ス７ｅ及び７ｒとドレイン８とで挟まれた島状の低濃度
不純物領域の上にゲーＩ・絶縁膜を介してワード線６ｅ
及び６ｒを設け、トレイン８を共通としワード線６ｅ及
び６ｒをゲートとする絶縁ゲート型電界効果トランジス
タを一つの島に２個形成し、更に、ドレイン開化部８ａ
を行ごとに接続したビット線１０を絶縁デー１〜型電界
効果１−ランジスタ及び溝キヤパシタ上に絶縁層例えば
ＣＶＤ５ｉＯ□の層を介して形成した構造をしている。
第２図に示すように、第１図のＡ−Ａ線断面がら見たこ
の半導体記憶装置は、高濃度不純物を含有する一導電型
の半導体基板１（例えば不純物濃度が１０１８〜１０１
９原子／ｃｍ’ ）の上の一導電型の低濃度不純物層２
（例えば不純物濃度が１Ｑ１５〜１０′６原子／Ｃ１１
’ ）の表面がら半導体基板１に至る溝を設け、誘電体
膜３１及び３ｒを介して溝を埋込む姿態に容量電極４ａ
及び容量電極共通線４ｂを設け、また、満キャパシタの
間に挟まれた低濃度不純物層２の表面にソース７ｇ及び
７ｒとドレイン８とを設け、ソース７ｅ及び７ｒとドレ
イン８とに挟まれた低濃度不純物層２の上にグー１〜絶
縁膜５ｅ及び５ｒ（例えば５ｉ０２の膜）を介してワー
ド線６ｅ及び６ｒを設け、更に、絶縁層９（例えばＳ：
０２の層）を介してビット線１０を設けてこれをドレイ
ン開孔部８ａを介してドレイン８と接続した構造をして
いる。従って、この半導体記憶装置では、高濃度不純物
を含有する一導電型の半導体基板１によって、湧キャパ
シタが容量電極４ａ及び容量電極共通線４ｂを共通とし
て、誘電体膜３ｇを介して低濃度不純物層２の表面とで
形成される渦に対して左側の溝キャパシタと誘電体膜３
ｒを介して低濃度不純物層２の表面とで形成される溝に
対して右側の溝キャパシタとに分離され、左側の溝キャ
パシタはワード線６ｅをゲートとする絶縁ゲート型電界
効果トランジスタとで記憶セル１個を構成し、また右側
の溝キャパシタはワード線６ｒをゲートとする絶縁ゲー
ト型電界効果トランジスタとで記憶セル１個を構成する
。
の半導体記憶装置は、高濃度不純物を含有する一導電型
の半導体基板１（例えば不純物濃度が１０１８〜１０１
９原子／ｃｍ’ ）の上の一導電型の低濃度不純物層２
（例えば不純物濃度が１Ｑ１５〜１０′６原子／Ｃ１１
’ ）の表面がら半導体基板１に至る溝を設け、誘電体
膜３１及び３ｒを介して溝を埋込む姿態に容量電極４ａ
及び容量電極共通線４ｂを設け、また、満キャパシタの
間に挟まれた低濃度不純物層２の表面にソース７ｇ及び
７ｒとドレイン８とを設け、ソース７ｅ及び７ｒとドレ
イン８とに挟まれた低濃度不純物層２の上にグー１〜絶
縁膜５ｅ及び５ｒ（例えば５ｉ０２の膜）を介してワー
ド線６ｅ及び６ｒを設け、更に、絶縁層９（例えばＳ：
０２の層）を介してビット線１０を設けてこれをドレイ
ン開孔部８ａを介してドレイン８と接続した構造をして
いる。従って、この半導体記憶装置では、高濃度不純物
を含有する一導電型の半導体基板１によって、湧キャパ
シタが容量電極４ａ及び容量電極共通線４ｂを共通とし
て、誘電体膜３ｇを介して低濃度不純物層２の表面とで
形成される渦に対して左側の溝キャパシタと誘電体膜３
ｒを介して低濃度不純物層２の表面とで形成される溝に
対して右側の溝キャパシタとに分離され、左側の溝キャ
パシタはワード線６ｅをゲートとする絶縁ゲート型電界
効果トランジスタとで記憶セル１個を構成し、また右側
の溝キャパシタはワード線６ｒをゲートとする絶縁ゲー
ト型電界効果トランジスタとで記憶セル１個を構成する
。
すなわち、溝を挟んで１対の記憶セルが左右に形成出来
ると共に溝キャパシタの半導体基板１に接する部分によ
って素子分離もなされる。
ると共に溝キャパシタの半導体基板１に接する部分によ
って素子分離もなされる。
また、第３図に示すように、第１図のＢ−Ｂ線断面から
見たこの半導体記憶装置は、低濃度不純物層２の表面か
ら半導体基板１に至る溝を埋込む姿態に絶縁層４ｃを設
け、絶縁層４ｃに挟まれた低濃度不純物層２の上にゲー
ト絶縁膜５１を設け、絶縁層４ｃ及びゲート絶縁膜５！
の上にワード線６ｅを設け、更に、ワード線６１の上に
絶縁層９を介してビ・ソト線１ｏを設けた構造をしてい
る。
見たこの半導体記憶装置は、低濃度不純物層２の表面か
ら半導体基板１に至る溝を埋込む姿態に絶縁層４ｃを設
け、絶縁層４ｃに挟まれた低濃度不純物層２の上にゲー
ト絶縁膜５１を設け、絶縁層４ｃ及びゲート絶縁膜５！
の上にワード線６ｅを設け、更に、ワード線６１の上に
絶縁層９を介してビ・ソト線１ｏを設けた構造をしてい
る。
従って、このＢ−Ｂ線断面で見ると、素子間の分離が溝
に埋込まれた絶縁ＪＰｆ４ｃによってなされているので
、溝キャパシタとは充填物が異なるだけで、溝の部分は
共通に形成され、しがちＬＯＧＯ８のように絶縁膜の厚
さがなだらかに変化する部分がなくなり、従来のものよ
り製造工程が簡単で面積の利用効率が高い半導体記憶装
置の実現が可能となる。ここで、低濃度不純物層２の絶
縁層４Ｃと接している表面は、Ｐ型の低濃度不純物層の
場合には、反転層が出来易いので、通常、ここに低濃度
不純物層２と同一導電型の高濃度不純物層を設ける。ま
た、溝内の絶縁Ｎｉ４ｃの代りに、溝の表面にゲート絶
縁膜を設けて、このゲート絶縁膜を介して導電性物質層
を溝を埋込む姿態に形成し、これをワード線６ｅと接続
しても良い。この場りには、低濃度不純物層２の側面も
絶縁ゲーＩ・型電界効果トランジスタとして利用するこ
とになる。勿論、このときにはソースとドレインを低濃
度不純物層２の側面にもそれぞれ設けることが望ましい
。
に埋込まれた絶縁ＪＰｆ４ｃによってなされているので
、溝キャパシタとは充填物が異なるだけで、溝の部分は
共通に形成され、しがちＬＯＧＯ８のように絶縁膜の厚
さがなだらかに変化する部分がなくなり、従来のものよ
り製造工程が簡単で面積の利用効率が高い半導体記憶装
置の実現が可能となる。ここで、低濃度不純物層２の絶
縁層４Ｃと接している表面は、Ｐ型の低濃度不純物層の
場合には、反転層が出来易いので、通常、ここに低濃度
不純物層２と同一導電型の高濃度不純物層を設ける。ま
た、溝内の絶縁Ｎｉ４ｃの代りに、溝の表面にゲート絶
縁膜を設けて、このゲート絶縁膜を介して導電性物質層
を溝を埋込む姿態に形成し、これをワード線６ｅと接続
しても良い。この場りには、低濃度不純物層２の側面も
絶縁ゲーＩ・型電界効果トランジスタとして利用するこ
とになる。勿論、このときにはソースとドレインを低濃
度不純物層２の側面にもそれぞれ設けることが望ましい
。
更に、第１図のＣ−Ｃ線断面から見たこの半導体記憶装
置は、第４図に示すように、低濃度不純物層２の表面か
ら半導体基板１に至る溝を埋込む姿態に絶縁層４Ｃを設
け、絶縁層４Ｃに挟まれた低濃度不純物層２の表面に低
濃度不純物層２とは反対導電型の高濃度不純物領域のド
レイン８を設け、さらにその上部にドレイン開孔部８ａ
を除き絶縁膜９を設け、さらにその上部にドレイン開孔
部８ａを通じてドレイン８と接続したピッＩ・線１０を
設けた構造をしている。従って、Ｂ−Ｂ線断面と同じよ
うに、素子間の分離が溝に埋込まれた絶縁層４ｃによっ
てなされている。また、絶縁層４Ｃと接している低濃度
不純物層２の表面には反転防止用の同一導電型の高濃度
不純物層を設けても良いし、あるいは反対導電型の高濃
度不純物層を設けこれをドレインとしても良い。勿論、
このトレインを設ける場合には溝の側面をも絶縁ゲート
型電界効果トランジスト 次に、湧キャパシタの部分を中心に本実施例の製造方法
について説明する。
置は、第４図に示すように、低濃度不純物層２の表面か
ら半導体基板１に至る溝を埋込む姿態に絶縁層４Ｃを設
け、絶縁層４Ｃに挟まれた低濃度不純物層２の表面に低
濃度不純物層２とは反対導電型の高濃度不純物領域のド
レイン８を設け、さらにその上部にドレイン開孔部８ａ
を除き絶縁膜９を設け、さらにその上部にドレイン開孔
部８ａを通じてドレイン８と接続したピッＩ・線１０を
設けた構造をしている。従って、Ｂ−Ｂ線断面と同じよ
うに、素子間の分離が溝に埋込まれた絶縁層４ｃによっ
てなされている。また、絶縁層４Ｃと接している低濃度
不純物層２の表面には反転防止用の同一導電型の高濃度
不純物層を設けても良いし、あるいは反対導電型の高濃
度不純物層を設けこれをドレインとしても良い。勿論、
このトレインを設ける場合には溝の側面をも絶縁ゲート
型電界効果トランジスト 次に、湧キャパシタの部分を中心に本実施例の製造方法
について説明する。
第５図（ａ）〜（ｃ）は本発明の一実施例の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
第５図（ａ＞に示すように、先ず、高濃度不純物を含有
する一導電型の半導体基板１（例えば不純物濃度がＩ
Ｑ １８〜１ ｏ １９原子／ｃｍ’ ）の上の一導電
型の低濃度不純物層２（例えば不純物濃度が１０１５〜
１０′６原子／Ｃ１１３）の表面に絶縁ｌＮ１１１（例
えば５ｉ０２の膜）を介してレジスト材１２を設け、こ
のレジスタ材１２を写真蝕刻法等を用いて所定のパター
ンに形成し、このレジスト材１２をマスクとして絶縁膜
１１の所定の部分を除去し、更にこれらの絶縁膜１１及
びレジスト材１２をマスクとして低濃度不純物層１２の
表面から半導体基板１１に至る溝４を形成する。
する一導電型の半導体基板１（例えば不純物濃度がＩ
Ｑ １８〜１ ｏ １９原子／ｃｍ’ ）の上の一導電
型の低濃度不純物層２（例えば不純物濃度が１０１５〜
１０′６原子／Ｃ１１３）の表面に絶縁ｌＮ１１１（例
えば５ｉ０２の膜）を介してレジスト材１２を設け、こ
のレジスタ材１２を写真蝕刻法等を用いて所定のパター
ンに形成し、このレジスト材１２をマスクとして絶縁膜
１１の所定の部分を除去し、更にこれらの絶縁膜１１及
びレジスト材１２をマスクとして低濃度不純物層１２の
表面から半導体基板１１に至る溝４を形成する。
次に、レジス１−材１２及び絶縁膜１１を除去し、第５
図（ｂ）に示すように、溝４の表面及び低濃度不純物層
２の表面に誘電体膜３ｅ及び３ｒを設け、その誘電体膜
３ｅ及び３ｒを介して導電性物質層１３（例えば多結晶
シリコン層）を設ける。
図（ｂ）に示すように、溝４の表面及び低濃度不純物層
２の表面に誘電体膜３ｅ及び３ｒを設け、その誘電体膜
３ｅ及び３ｒを介して導電性物質層１３（例えば多結晶
シリコン層）を設ける。
次に、第５図（Ｃ）に示すように、導電性物質層１３を
所定の部分を残して除去し、容量電極４ａと容量電極共
通線４ｂとを形成する６最後に、ワード線６ｅ及び６ｒ
をゲートとする絶縁ゲート型電界効果トランジスタとそ
のドレイン８とドレイン開孔部８ａで接続したビット線
１０を形成すれば、第２図に示す本発明の一実施例の半
導体記憶装置ができる７ 第６図は本発明の第２の実施例の半導体記憶装置の断面
図である。
所定の部分を残して除去し、容量電極４ａと容量電極共
通線４ｂとを形成する６最後に、ワード線６ｅ及び６ｒ
をゲートとする絶縁ゲート型電界効果トランジスタとそ
のドレイン８とドレイン開孔部８ａで接続したビット線
１０を形成すれば、第２図に示す本発明の一実施例の半
導体記憶装置ができる７ 第６図は本発明の第２の実施例の半導体記憶装置の断面
図である。
この第、２の実施例の半導体記憶装置は、一導電型の低
濃度不純物層２の表面から高濃度不純物を含有する一導
電型の半導体基板１に至る溝に形成された溝キャパシタ
の低濃度不純物層２の誘電体膜３１及び３ｒに接する表
面に反対導電型領域１４ｅ及び１４ｒを設けている。こ
れは、低濃度不純物層２がＮ型不純物層である場合や、
Ｐ型不純物層の場合でも比較的濃度が高くて誘電体膜３
１及び３ｒに接する低濃度不純物層２の表面に反転層が
出来にくい場合には必要である。
濃度不純物層２の表面から高濃度不純物を含有する一導
電型の半導体基板１に至る溝に形成された溝キャパシタ
の低濃度不純物層２の誘電体膜３１及び３ｒに接する表
面に反対導電型領域１４ｅ及び１４ｒを設けている。こ
れは、低濃度不純物層２がＮ型不純物層である場合や、
Ｐ型不純物層の場合でも比較的濃度が高くて誘電体膜３
１及び３ｒに接する低濃度不純物層２の表面に反転層が
出来にくい場合には必要である。
以上のように、本実施例では、溝を格子状に設けて、そ
の渦により囲まれた一導電型の低濃度不純物層の表面に
絶縁ゲート型電界効果トランジスタを設けることにより
、半導体記憶装置を構成しているが、必ずしも溝を格子
状に設けて絶縁ゲーｉ・型電界効果トランジスタを囲む
必要は無く、また、講により囲まれた島状の領域１つあ
たり記憶セルが２個である必要もなく、１個でもあるい
は可能であればもっと増しても良いことは自明である。
の渦により囲まれた一導電型の低濃度不純物層の表面に
絶縁ゲート型電界効果トランジスタを設けることにより
、半導体記憶装置を構成しているが、必ずしも溝を格子
状に設けて絶縁ゲーｉ・型電界効果トランジスタを囲む
必要は無く、また、講により囲まれた島状の領域１つあ
たり記憶セルが２個である必要もなく、１個でもあるい
は可能であればもっと増しても良いことは自明である。
更に、本発明の実施例では、溝の断面形状がＵ字形にな
っているが、これに限るものではなく、７字形でもある
いはＵ字形と７字形を組合せたり重ねなりした形状でも
あるいは他の形でも良いことも自明である。
っているが、これに限るものではなく、７字形でもある
いはＵ字形と７字形を組合せたり重ねなりした形状でも
あるいは他の形でも良いことも自明である。
１発明の効果〕
以上説明したように本発明は、高濃度不純物を含有する
一導電型の半導体基板上に設けられた一導電型の低濃度
不純物層の表面から半導体基板に至る溝を設け、この溝
を溝キャパシタ乃至素子の分離領域として利用すること
により、素子間分離領域の占める割合いが小さく面積の
利用効率が良い高密度の半導体装置が提供出ることは勿
論、溝キャパシタも素子の分離領域も共通の溝に充填物
を変えるだけで形成出来るので、製造工程が簡争になる
という効果もある。
一導電型の半導体基板上に設けられた一導電型の低濃度
不純物層の表面から半導体基板に至る溝を設け、この溝
を溝キャパシタ乃至素子の分離領域として利用すること
により、素子間分離領域の占める割合いが小さく面積の
利用効率が良い高密度の半導体装置が提供出ることは勿
論、溝キャパシタも素子の分離領域も共通の溝に充填物
を変えるだけで形成出来るので、製造工程が簡争になる
という効果もある。
特に、湧キャパシタそのものが、高濃度不純物を含有す
る一導電型の半導体基板によって素子の分離領域をも兼
ねているところが、面積の利用効率を最も効果的に高め
ている。
る一導電型の半導体基板によって素子の分離領域をも兼
ねているところが、面積の利用効率を最も効果的に高め
ている。
第１図は本発明の第１の実施例の半導体記憶装置の平面
図、第２図は第１図のＡ −Ａ線断面図、第３図は第１
図のＢ−Ｂ線断面図、第４図は第１図のＣ−ＣｖＡ断面
図、第５図（ａ）〜（Ｃ）は本発明の第１の実施例の製
造方法を説明するための工程順に示した半導体チップの
断面図、第６図は本発明の第２の実施例の半導体記憶装
置の断面図、第７図は従来の半導体記憶装置の一例の断
面図である、 １・・・半導体基板、２・・・低濃度不純物層、３／。 ３ｒ・・・誘電体膜、４・・・溝、４ａ・・・容量電極
、４ｂ・・・容量電極共通線、４ｃ・・・絶縁層、４ｄ
・・・溝の側面、５ｅ、５ｒ・・・ゲート絶縁膜、６ｅ
、６ｒ・・・ワード線、７！！、７ｒ・・・ソース、８
・・・ドレイン、８ａ・・・ドレイン開孔部、９・・・
絶縁層、１０・・・ビット線、］１・・・絶縁膜、１２
・・・レジスト材、１３・・・導電性物質層、１４ｊ’
、１４ｒ・・・反対導電型領域、２１・・・分離領域、
２２・・・半導体基板、２３・・・誘電体膜、２４・・
・容量型部、２５−・・ゲート絶縁膜、２６・・・ワー
ド線、２７・・・ソース、２８・・・ドレイン、２９・
・・絶縁層、３０・・・ビット線。 竿２ 図 第 ３ 図 茅令図 （ａン
図、第２図は第１図のＡ −Ａ線断面図、第３図は第１
図のＢ−Ｂ線断面図、第４図は第１図のＣ−ＣｖＡ断面
図、第５図（ａ）〜（Ｃ）は本発明の第１の実施例の製
造方法を説明するための工程順に示した半導体チップの
断面図、第６図は本発明の第２の実施例の半導体記憶装
置の断面図、第７図は従来の半導体記憶装置の一例の断
面図である、 １・・・半導体基板、２・・・低濃度不純物層、３／。 ３ｒ・・・誘電体膜、４・・・溝、４ａ・・・容量電極
、４ｂ・・・容量電極共通線、４ｃ・・・絶縁層、４ｄ
・・・溝の側面、５ｅ、５ｒ・・・ゲート絶縁膜、６ｅ
、６ｒ・・・ワード線、７！！、７ｒ・・・ソース、８
・・・ドレイン、８ａ・・・ドレイン開孔部、９・・・
絶縁層、１０・・・ビット線、］１・・・絶縁膜、１２
・・・レジスト材、１３・・・導電性物質層、１４ｊ’
、１４ｒ・・・反対導電型領域、２１・・・分離領域、
２２・・・半導体基板、２３・・・誘電体膜、２４・・
・容量型部、２５−・・ゲート絶縁膜、２６・・・ワー
ド線、２７・・・ソース、２８・・・ドレイン、２９・
・・絶縁層、３０・・・ビット線。 竿２ 図 第 ３ 図 茅令図 （ａン
Claims (1)
- 高濃度不純物を含有する一導電型の半導体基板上に一
導電型の低濃度不純物層を設け、一導電型の該低濃度不
純物層表面から一導電型の前記半導体基板に至る溝を設
け、該溝の一部の表面に絶縁膜を設け、該絶縁膜を介し
て前記溝の一部を埋込む姿態に導電性物質層を設け、前
記溝の一部を除く前記溝の他の部分に絶縁物層を設け、
前記溝の一部の表面に設けられた前記絶縁膜を誘電体膜
とし、前記導電性物質層を容量電極とすることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030021A JPH0738418B2 (ja) | 1986-02-13 | 1986-02-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030021A JPH0738418B2 (ja) | 1986-02-13 | 1986-02-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62188264A true JPS62188264A (ja) | 1987-08-17 |
| JPH0738418B2 JPH0738418B2 (ja) | 1995-04-26 |
Family
ID=12292179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61030021A Expired - Lifetime JPH0738418B2 (ja) | 1986-02-13 | 1986-02-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738418B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155612A (en) * | 1989-06-09 | 1992-10-13 | Sharp Kabushiki Kaisha | Liquid crystal display device with light shield |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117258A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置の製造方法 |
-
1986
- 1986-02-13 JP JP61030021A patent/JPH0738418B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117258A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155612A (en) * | 1989-06-09 | 1992-10-13 | Sharp Kabushiki Kaisha | Liquid crystal display device with light shield |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738418B2 (ja) | 1995-04-26 |
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