TWI543187B - 半導體記憶體裝置及半導體裝置 - Google Patents

半導體記憶體裝置及半導體裝置 Download PDF

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Description

半導體記憶體裝置及半導體裝置
本發明關於半導體記憶體裝置或其上安裝半導體記憶體裝置之半導體裝置。尤其，本發明關於配置抗熔絲之半導體記憶體裝置。
稱為RFID(射頻識別)之技術已引起注意且已應用於各種領域，諸如分配、歷史管理、物件管理、出勤管理等。RFID狹義上係指使用無線通訊技術之資料交換。稱為RFID標籤(亦稱為RF標籤、ID標籤、IC標籤、或無線標籤)之半導體裝置用於RFID，並於RFID標籤與諸如閱讀器/撰寫器之通訊裝置之間執行無線通訊，使得可執行資料之讀取或寫入。
RFID標籤中藉由包括記憶體(亦稱為記憶體元件)，可獲得高性能RFID標籤。尤其，較佳的是記憶體為一種非揮發性記憶體裝置，其包括於RFID標籤中僅可執行一次寫入，因為不易執行資料竄改，且安全性改進。僅可執行一次寫入之該等記憶體稱為一次性可編程記憶體(以下亦稱為OTP記憶體，或在本說明書中簡稱為OTP)等。
有關OTP記憶體之範例，已知藉由控制導電狀態(低電阻狀態)及不導電狀態(高電阻狀態)而可寫入資料之抗熔絲，及諸如熔絲之熔絲型記憶體。例如，已知抗熔絲，其中當電壓施加於使用非結晶矽之元件的兩端時，便於電極中形成矽化物以短路(詳專利文獻1)。
此外，為減少從諸如RAM之半導體記憶體中記憶格讀取資料的延遲時間，提出在執行讀取作業之前位元線之預充電(詳專利文獻2)。
[參考文獻] [專利文獻]
[專利文獻1]　日本公開專利申請案No. 07-297293
[專利文獻2]　日本公開專利申請案No. H5-089685
本發明之實施例之目標為提供一種具有高讀取準確性之半導體記憶體裝置或半導體裝置。
本發明之實施例之目標為縮小半導體記憶體裝置或半導體裝置。
所揭露發明之實施例為使用電晶體之半導體記憶體裝置或半導體裝置，其中可充分降低關閉電流之材料用於通道形成區，具體地，氧化物半導體用於通道形成區之電晶體做為記憶格中所包括之電晶體及讀取電路中之電晶體。
有關記憶格中所包括之電晶體，尤其，有關電性連接抗熔絲之電晶體，使用通道形成區中使用可充分降低關閉電流之材料的電晶體，藉此可縮短預充電時期及確保充分讀取時期。此外，有關讀取電路中之電晶體，尤其，有關預充電電路中所包括並置於預充電電路與輸出信號線之間的電晶體，使用通道形成區中使用可充分降低關閉電流之材料的電晶體，藉此可避免因洩漏電流之錯誤資料讀取等。
本發明之實施例為一種半導體記憶體裝置，包含位元線；字線；置於位元線與字線之相交部的記憶格；及電性連接位元線之讀取電路。記憶格包含第一電晶體及抗熔絲。第一電晶體之閘極電性連接字線，第一電晶體之源極及汲極之一電性連接位元線，及第一電晶體之源極及汲極之另一者電性連接抗熔絲之一電極。讀取電路包含預充電電路、時控反相器、及開關。預充電電路包括第二電晶體及NAND電路。第二電晶體之閘極電性連接NAND電路之輸出端子，第二電晶體之源極及汲極之一電性連接電源線，及第二電晶體之源極及汲極之另一者電性連接開關之一端子。NAND電路之一輸入端子電性連接位址信號線，及NAND電路之另一輸入端子電性連接預充電信號線。時控反相器之輸入端子電性連接第二電晶體之源極及汲極之另一者及開關之一端子，及時控反相器之輸出端子電性連接輸出信號線。開關之另一端子電性連接位元線。第一電晶體之通道形成區及第二電晶體之通道形成區各包括氧化物半導體。
在上述結構中，在執行記憶格之讀取作業之前，位元線藉由預充電電路而預充電。
本發明之實施例為半導體記憶體裝置，包含m條位元線(m為1或更大之整數)、n條字線(n為1或更大之整數)、置於m條位元線及n條字線之相交部之(m×n)記憶格、及電性連接m條位元線之m條讀取電路。(m×n)記憶格包含第一電晶體及抗熔絲。第一電晶體之閘極電性連接字線，第一電晶體之源極及汲極之一電性連接位元線，及第一電晶體之源極及汲極之另一者電性連接抗熔絲之一電極。m條讀取電路包含預充電電路、開關、及m條讀取電路共用之閂鎖電路。預充電電路包含第二電晶體及NAND電路。第二電晶體之閘極電性連接NAND電路之輸出端子，第二電晶體之源極及汲極之一電性連接電源線，及第二電晶體之源極及汲極之另一者電性連接開關之一端子。NAND電路之一輸入端子電性連接位址信號線，及NAND電路之另一輸入端子電性連接預充電信號線。閂鎖電路之輸入端子電性連接第二電晶體之源極及汲極之另一者及開關之一端子，及閂鎖電路之輸出端子電性連接輸出信號線。開關之另一端子電性連接位元線。第一電晶體之通道形成區及第二電晶體之通道形成區各包括氧化物半導體。
在上述結構中，於相同時間執行電性連接n條字線中所包括之相同字線之n記憶格的讀取。換言之，可以平行模式執行讀取作業。
在上述結構中，在執行讀取作業之前，m條位元線藉由m條讀取電路中所包括之預充電電路而預充電。
在任一上述結構中，藉由預充電電路而以從電源線輸入之電源電位預充電位元線。
本發明之實施例可為包括具任一上述結構之半導體記憶體裝置的半導體裝置。
請注意，在本說明書等中，「電極」或「佈線」用詞並不侷限組件之功能。例如，「電極」有時用做部分「佈線」，反之亦然。此外，「電極」或「佈線」可包括以集成方式形成之複數「電極」或複數「佈線」之狀況。
此外，例如當使用相反極性之電晶體或當電路作業中電流流動之方向改變時，「源極」及「汲極」有時彼此交換。因此，在本說明書中「源極」及「汲極」用詞可用於分別標示汲極及源極。
請注意，在本說明書等中，「電性連接」用詞包括經由具有任一電氣功能之物件連接組件之狀況。此處，對於具有任一電氣功能之物件並特別限制，只要電氣信號可於經由物件而彼此連接之組件之間傳送及接收即可。「具有任一電氣功能之物件」的範例為諸如電晶體、電阻器、電感器、電容器之切換元件，及具各種功能之元件以及電極及佈線。
此外，在本說明書中，諸如「第一」、「第二」、及「第三」之序數係用於避免組件之間混淆，用詞並非侷限組件數量。
根據本發明之實施例，可提供具有高讀取準確性之半導體記憶體裝置或半導體裝置。此外，根據本發明之實施例，可縮小半導體記憶體裝置或半導體裝置。
以下，將參照附圖說明本發明之實施例。請注意，並不侷限於下列說明，且熟悉本技藝之人士可輕易理解在不偏離本發明之目的及範圍下，可以各種方式改變本發明之模式及細節。因此，本發明不應解譯為侷限於實施例之下列說明。
[實施例1]
在本實施例中，將說明包括抗熔絲之半導體記憶體裝置。本實施例中所說明之半導體記憶體裝置亦充當部分RFID標籤。
將說明根據本實施例之半導體記憶體裝置的主要電路組態。圖1描繪記憶格111及讀取電路151之結構。請注意，圖1描繪一記憶格111及一讀取電路151，但複數記憶格111及複數讀取電路151各不侷限於一。此外，根據本實施例之半導體記憶體裝置中未顯示寫入電路，但寫入電路等可適當配置。
記憶格111係置於位元線103與字線105之相交部。位元線103與字線105交叉。記憶格111包括第一電晶體113及抗熔絲115。此外，電容器117係配置於記憶格111中，但不一定配置。
在記憶格111中，氧化物半導體係用於第一電晶體113之通道形成區中。第一電晶體113之閘極電性連接字線105，第一電晶體113之源極及汲極之一電性連接位元線103，及第一電晶體113之源極及汲極之另一者電性連接抗熔絲115之一電極。
接地電位119(GND)施加於抗熔絲115之另一電極。若電容器117配置於記憶格111中，電容器117之一電極電性連接第一電晶體113之源極及汲極之另一者及抗熔絲115之一電極。電容器117之另一電極電性連接將被施加以接地電位119之抗熔絲115之另一電極。電容器117充當輔助電容器以施加電力以抗熔絲115而執行寫入作業。
讀取電路151經配置而電性連接位元線103。讀取電路151包括預充電電路152、時控反相器173、及開關181。開關181係置於記憶格111與時控反相器173及預充電電路152之間。
預充電電路152包括第二電晶體163及NAND電路161。氧化物半導體係用於第二電晶體163之通道形成區。
第二電晶體163之閘極電性連接NAND電路161之輸出端子，第二電晶體163之源極及汲極之一電性連接第一佈線153，及第二電晶體163之源極及汲極之另一者電性連接開關181之一端子。NAND電路161之一輸入端子電性連接第二佈線155，NAND電路161之另一輸入端子電性連接第三佈線157，及NAND電路161之輸出端子電性連接第二電晶體163之閘極。
電源電位(VDD)輸入第一佈線153。因此，第一佈線153具有電源線之功能。位址信號輸入第二佈線155。因此，第二佈線155具有位址信號線之功能。預充電信號輸入第三佈線157。因此，第三佈線157具有預充電信號線之功能。
時控反相器173之輸入端子電性連接開關181之一端子及預充電電路152中第二電晶體163之源極及汲極之另一者。時控反相器173之輸出端子電性連接第四佈線175。記憶格111中所儲存之資料，即具有反映抗熔絲115之電阻狀態之電位的輸出信號輸入第四佈線175。因此，第四佈線具有輸出信號線之功能。
開關181之一端子電性連接時控反相器173之輸入端子及預充電電路152中第二電晶體163之源極及汲極之另一者。開關181之另一端子電性連接位元線103。此外，開關181之另一端子經由位元線103而電性連接記憶格111中第一電晶體113之源極及汲極之一。
將參照圖2中所描繪之時序圖說明圖1中所描繪之電路作業。圖2為時序圖，顯示圖1中所描繪之電路之讀取作業。
半導體記憶體裝置中作業係與時脈信號(CLK)之上升或下降同步執行。請注意，時脈信號(CLK)輸入時控反相器173。記憶格存取之目標係藉由位址信號(ADDR)指明。圖2描繪一範例其中執行藉由位址信號(ADDR)=X(X為任意數)指明之記憶格存取。讀取作業係在藉由位址信號指明之記憶格上執行。當讀取啟動信號(RE)處於高電位時執行讀取作業。當寫入啟動信號(WE)處於高電位時執行寫入作業。藉由讀取啟動信號(RE)及寫入啟動信號(WE)切換寫入電路(圖1中未顯示)及讀取電路151而可選擇性執行寫入作業或讀取作業。圖2中時序圖僅顯示當讀取啟動信號(RE)設定為高電位及寫入啟動信號(WE)設定為低電位時使用讀取電路151執行讀取作業之狀況。在讀取作業之前，當預充電信號(PRE)處於低電位時，執行預充電作業。
在圖2中，時期AD為執行特定記憶格(此處以記憶格111說明)存取以執行讀取作業之時期。藉由將讀取啟動信號(RE)設定處於高電位而執行讀取作業。此外，在時期AD，開關181開啟且位址信號(ADDR)有效(處於高電位)。
時期AB為預充電時期，其中執行預充電作業以充電位元線103。在時期AB，預充電信號(PRE)設定為低電位及圖1之預充電電路152中NAND電路161之輸出端子設定為高電位，藉此第二電晶體163開啟。在時期AB，由於開關181開啟，位元線103(BL)藉由第一佈線153(VDD)輸入之電位而充電。請注意，在時期AB，為關閉第一電晶體113，字線105(WL)設定為低電位。
時期BD為讀取時期，其中輸出信號(OUTPUT)具有反映藉由執行讀取作業而輸出至第四佈線175之資料的電位。在時期BD，為開啟第一電晶體113，字線105設定為高電位。位元線103之電位根據抗熔絲115之電阻狀態(電阻值)而放電。因此，除非抗熔絲115短路(即，當抗熔絲115處於高電阻狀態時)，保持位元線103之電位。另一方面，當抗熔絲115短路時(即，當抗熔絲115處於低電阻狀態時)，位元線103之電位降低。有關位元線103(BL)之電位改變範例，圖2示意地顯示當記憶格111保持資料「0」時，位元線103之電位保持(資料0)，及當記憶格111保持資料「1」時，位元線103之電位降低(資料1)。
請注意，在點B，藉由將預充電信號設定處於高電位，NAND電路161之輸出端子設定處於低電位，及第二電晶體163關閉，藉此停止預充電作業。
在時期BD，時期BC需用於決定位元線103之電位，及時期CD為從位元線103之電位決定輸出至第四佈線175之輸出信號的時期。位元線103之電位輸入時控反相器173之輸入端子。接著，具有反映抗熔絲115之電阻狀態的電位(位元線103之電位)之輸出信號(OUTPUT)，從時控反相器173之輸出端子輸出至第四佈線175。
氧化物半導體用於圖1中記憶格111之第一電晶體113之通道形成區。藉由於通道形成區中使用氧化物半導體，第一電晶體113之關閉電流可充分降低。因此，當執行預充電作業時，可避免經由第一電晶體113之位元線103的電位洩漏。
此處，藉由一標準調節RFID之讀取作業時間。需於可用於讀取作業之時間內執行預充電作業；因此，若預充電時期延長便存在實際上無法獲得足夠讀取資料時間之可能性。
因而，根據本實施例，使用氧化物半導體用於通道形成區之第一電晶體113。因此，由於第一電晶體113之關閉電流充分地小，可避免預充電作業期間經由第一電晶體113之位元線103的電位洩漏。結果，預充電時期之後，可確保充分資料讀取時期，此可導致讀取準確性之改進。
在圖2中，Tclk表示時脈信號之一週期時期，Taddr表示執行目標記憶格存取之時期，Tpre表示執行預充電之時期，及Tdata表示決定資料之前(決定位元線之電位之前)之時期。
例如，依據IS015693之用於一位元之讀取作業的時間如下：Tclk為18.88μs、Taddr為37.76μs、Tpre為9.44μs、及Tdata為28.32μs。此外，依據NFC-Forum型3之用於一位元之讀取作業的時間如下，相較於依據IS015693，其極短：Tclk：2.36μs、Taddr：4.72μs，Tpre：1.18μs、及Tdata：4.72μs。
如以上說明，當藉由標準進行時間調節時，洩漏電流對於整個半導體記憶體裝置具有極大影響，即使對個別結構而言洩漏電流小。例如，依據NFC-Forum型3預充電作業花費時間極短。因此，預充電時期位元線之電位洩漏可導致預充電於時限內未完成之情形。此外，若預充電時期延長，便可能無法確保充分資料讀取時期。
在本實施例中，基於具有小關閉電流之第一電晶體113，可避免預充電時期位元線之電位洩漏，使得縮短預充電時期。結果，可確保充分資料讀取時期及可改進讀取準確性。
此外，在讀取時期，位元線103之電位根據抗熔絲115之電阻狀態而放電。當抗熔絲115未短路(處於高電阻狀態)時，位元線103之電位保持，當抗熔絲115短路(處於低電阻狀態)時，位元線103之電位降低。輸出信號具有反映位元線103之電位的電位。
在本實施例中，第二電晶體163之小關閉電流可避免讀取作業期間位元線之電位改變或因讀取時期第二電晶體163之洩漏電流而難以檢測位元線之電位。因而，可避免藉由洩漏電流造成之錯誤資料讀取，使得可改進資料讀取準確性。
此外，圖3示意地顯示當半導體記憶體裝置根據圖2中所示之時序圖操作時，位元線103之電位改變狀態。在圖3中，(p)顯示抗熔絲115短路及電阻充分降低(低電阻狀態)之狀況，(q)顯示抗熔絲115未短路(高電阻狀態)之狀況，及(r)顯示相較於(p)抗熔絲115未完全短路及電阻未充分降低之狀況。
在(p)之狀況下，位元線之電位於點B之後快速降低，及位元線之電位於點C等於或接近等於GND之值。接著，根據時期CD中位元線之電位而輸出資料1。
在(q)之狀況下，位元線之電位於點B之後幾乎不下降，及位元線之電位於點C接近等於VDD之值。接著，根據時期CD中位元線之電位而輸出資料0。
在(r)之狀況下，在點B之後，位元線之電位較(p)之狀況下位元線之電位以較慢的速率下降。因此，當點C設定為過於接近點B時，位元線之電位便可能無法充分降低，及無法輸出資料1。
然而，甚至在(r)之狀況下，當可確保夠長之讀取時期時，可將點C設定為位元線之電位降低至所欲值之點。接著，可輸出資料1。因此，在本實施例中，當預充電時期可縮短及可充分確保預充電時期後讀取時期時，可讀取包括在(r)之狀況下未完全短路之抗熔絲的記憶格之資料，使得可改進讀取準確性。
以此方式，在根據本實施例之半導體記憶體裝置中，具有充分低關閉電流之電晶體用做記憶格中所包括之電晶體及讀取電路中之電晶體，並可盡可能移除影響包括預充電作業之讀取作業的洩漏電流，藉此可改進資料讀取準確性。
請注意，本實施例中所說明之結構可適當與本說明書中其他實施例中所說明之任一結構相結合。
[實施例2]
在本實施例中，將說明用做實施例1中所說明之具有充分小關閉電流之電晶體的電晶體。圖4A至4C中描繪根據本實施例之電晶體的截面示意圖。
圖4A中所描繪之電晶體313包括充當配置於絕緣表面303上之源極及汲極電極的一對導電層305a及305b、配置於導電層305a及305b上之半導體層307、配置於半導體層307上之閘極絕緣層309、及配置於閘極絕緣層309上之閘極電極311。
圖4A中所描繪之電晶體313為頂閘電晶體，其中閘極電極311係配置於半導體層307之上。此外，電晶體313為底部接觸電晶體，其中充當源極及汲極電極之導電層305a及305b係配置於半導體層307之下。請注意，電晶體313可為頂部接觸電晶體，其中導電層305a及305b係配置於半導體層307之上。
半導體層307可使用任一下列氧化物半導體予以形成：四金屬元素氧化物，諸如In-Sn-Ga-Zn-O基氧化物半導體；三金屬元素氧化物，諸如In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體、及Sn-Al-Zn-O基氧化物半導體；二金屬元素氧化物，諸如In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體、In-Mg-O基氧化物半導體、及In-Ga-O基氧化物半導體；In-O基氧化物半導體；Sn-O基氧化物半導體；及Zn-O基氧化物半導體。此處，例如In-Ga-Zn-O基氧化物半導體為包括至少In、Ga、及Zn之氧化物，且其組成比例必無特別限制。In-Ga-Zn-O基氧化物半導體可包含In、Ga、及Zn以外之元素。此外，SiO2可包含於上述氧化物半導體中。
半導體層307可使用以InMO3(ZnO)m(m>0)化學式代表之氧化物半導體形成。此處，M標示選自Ga、Al、Mn、及Co之一或更多金屬元素。例如，M可為Ga、Ga及Al、Ga及Mn、Ga及Co等。
若In-Zn-O基材料用做氧化物半導體，所使用之靶材具有In：Zn=50：1至1：2原子比(In2O3：ZnO=25：1至1：4莫耳比)之組成比，較佳地為較佳地為In：Zn=20：1至1：1原子比(In2O3：ZnO=10：1至1：2莫耳比)，進一步較佳地為In：Zn=15：1至1.5：1(In2O3：ZnO=15：2至3：4莫耳比)。例如，在用於形成具有In：Zn：O=X：Y：Z之原子比的In-Zn-O基氧化物半導體之靶材中，滿足Z>1.5X+Y之關係。
較佳地藉由濺鍍法形成半導體層307。例如，使用上述氧化物之任一項之靶材，可藉由濺鍍法形成半導體層307。
此處，當靶材之純度設定為99.99%或更高時，可降低鹼金屬、氫原子、氫分子、水、烴基、氫化物等混合包括氧化物半導體之半導體層307。此外，當使用靶材時，可降低包括氧化物半導體之半導體層307中諸如鋰、納、或鉀之鹼金屬的濃度。
此外，在包括氧化物半導體之半導體層307形成時，濺鍍設備中處理室之壓力設定為0.4 Pa或更少，藉此可抑制諸如鹼金屬或氫之雜質混合目標或目標之表面。請注意，除了氫原子以外，有時氫可包含於目標中成為氫分子、水、烴基、或氫化物。
此外，使用截留真空泵(例如低溫泵)做為濺鍍設備之室的排空系統，可降低從排空系統之雜質的相對流動，諸如鹼金屬、氫原子、氫分子、水、烴基、或氫化物。排空單元可為配置冷阱之渦輪泵。
在形成包括氧化物半導體之半導體層307之後，若有需要，可於幾乎不包含氫及濕氣且為高於或等於200℃及低於或等於450℃之溫度的氣體(氮氣、氧氣、乾燥空氣(例如，關於濕氣，露點為低於或等於-40℃，較佳地為低於或等於-60℃)等)中執行熱處理。熱處理可稱為脫水或脫氫，其係用於從包括氧化物半導體之半導體層307分離H、OH等。若惰性氣體中溫度上升，且氣體於熱處理期間切換為包含氧之氣體，或若採用氧氣，熱處理亦可稱為附加氧化處理。
此外，有關用於半導體層307之氧化物半導體，可使用以下列方式獲得之i型(固有)氧化物半導體或本質上i型(固有)氧化物半導體：從氧化物半導體移除n型雜質之氫，且高度純化氧化物半導體以便包含盡可能少之並非氧化物半導體之主要成分的雜質。換言之，並非藉由添加雜質而是藉由盡可能移除諸如氫或水之雜質，而獲得高度純化i型(固有)半導體或接近之半導體。因而，電晶體313中所包括之氧化物半導體層可為高度純化之電性i型(固有)氧化物半導體層。
請注意，高度純化氧化物半導體中載子數量極小(接近零)，且載子濃度為小於1×1014/cm3，較佳地為小於1×1012/cm3，進一步較佳地為小於1×1011/cm3。
由於氧化物半導體包括極少載子，可降低電晶體中之關閉電流。考量實施例1之半導體記憶體裝置中所包括之電晶體313，較佳的是電晶體313之關閉電流盡可能小。
請注意，已指出氧化物半導體對於雜質不敏感，當膜中包含相當大量金屬雜質時並不成問題，因此，亦可使用包含大量諸如納之鹼金屬且不昂貴之鈉鈣玻璃(Kamiya、Nomura、及Hosono之「固態物理學之工程應用：非結晶氧化物半導體之載子透光屬性及電子結構：現況」("Engineering application of solid state physics: Carrier transport properties and electronic structures of amorphous oxide semiconductors: the present status")，KOTAI BUTSURI(SOLID STATE PHYSICS)，2009，Vol. 44，pp. 621-633)。但該等考量並不適當。鹼金屬並非氧化物半導體中所包括之元素，因此其為雜質。而且，若氧化物半導體中不包括鹼土金屬時，鹼土金屬為雜質。尤其，當絕緣膜接觸氧化物半導體膜時Na變成Na+，鹼金屬為氧化物及Na擴散進入絕緣層。此外，在氧化物半導體膜中，Na切斷或進入氧化物半導體中所包括之金屬與氧之間的鍵。結果，發生例如電晶體之特性惡化，諸如因臨限電壓沿負方向偏移導致之電晶體正常開狀態，或移動性降低。此外，亦發生特性變化。當氧化物半導體膜中氫濃度極低時，顯著出現因雜質導致之該等電晶體之特性惡化及特性變化。因此，當氧化物半導體膜中氫濃度為小於或等於1×1018/cm3，較佳地為小於或等於1×1017/cm3時，上述雜質之濃度較佳地降低。具體地，藉由二次離子質譜量測之Na濃度之值較佳地為小於或等於5×1016/cm3，更佳地為小於或等於1×1016/cm3，仍更佳地為小於或等於1×1015/cm3。以類似方式，量測之Li濃度之值較佳地為小於或等於5×1015/cm3，更佳地為小於或等於1×1015/cm3。以類似方式，量測之K濃度之值較佳地為小於或等於5×1015/cm3，更佳地為小於或等於1×1015/cm3。
具體地，在包括高度純化氧化物半導體之電晶體中，關閉狀態之電流值(關閉電流值)可降低至小於或等於10 aA/μm(1×10-17A/μm)之值，進一步小於或等於1 aA/μm(1×10-18A/μm)，或仍進一步小於或等於10 zA/μm(1×10-20A/μm)。此外，在包括高度純化氧化物半導體之電晶體中，關閉狀態之電流值(關閉電流值)可降低至小於或等於100 yA/μm(1×10-22A/μm)之值，較佳地為小於或等於10 yA/μm(1×10-23A/μm)，更佳地為小於或等於1 yA/μm(1×10-24A/μm)。
此外，藉由將包括氧化物半導體之半導體層307摻雜諸如Sn之賦予p型傳導性之雜質，包括氧化物半導體之半導體層307可為具有弱p型傳導性之氧化物半導體，使得關閉電流降低。
當包括高度純化氧化物半導體之電晶體用做實施例1之第一電晶體113及第二電晶體163時，關閉電流可極小。因此，可進一步改進半導體記憶體裝置之讀取準確性。
例如，有關絕緣表面303，採用絕緣層配置於基板之上的結構。對於基板並無限制，只要其可耐受之後執行之製造步驟即可。有關基板之範例，可提供諸如玻璃基板之絕緣基板、諸如矽基板之半導體基板、諸如金屬基板之導電基板、諸如塑料基板之軟性基板等。絕緣層充當用於避免雜質從基板散布之基底。例如，充當基底之絕緣層經形成而具使用氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等之絕緣層之任一項的單層結構，或包括選自該些層之二或更多層之層級結構。請注意，絕緣層較佳地包含盡可能少之氫或水。
導電層305a及305b係使用選自鈦、鋁、鎢、鉻、銅、鉭、鉬等金屬材料、包括任一該些金屬材料做為其成分之合金材料等予以形成。此外，導電層305a及305b可使用選自錳、鎂、鋯、及鈹之材料予以形成。此外，導電層305a及305b可使用以一或複數項選自鈦、鉭、鎢、鉬、鉻、釹、及鈧之元素添加至鋁之方式所獲得之材料予以形成。例如，可使用Cu-Mg-Al合金。請注意，導電層305a及305b可經形成而具有單層結構或包括二或更多層之層級結構。例如，可採用包括Cu-Mg-Al合金之層及包括Cu之層的層級結構。
閘極絕緣層309經形成而具使用氧化矽、氮化矽、氧氮化矽、氧化鋁、氮化鋁、氧氮化鋁、氧化鉿等之絕緣層之任一項的單層結構；或包括二或更多層選自該些絕緣層之層級結構。請注意，閘極絕緣層309較佳地包含盡可能少之氫或水。
閘極電極311可經形成而具單層結構或包括二或更多層之層級結構，其係使用選自鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、鈧等之金屬材料；包括任一該些金屬材料做為其主要成分之合金材料；；或任一該些金屬材料之氮化物(金屬氮化物)。例如，可使用Cu-Mg-Al合金。例如，可採用包括Cu-Mg-Al合金之層及包括Cu之層的層級結構。閘極電極311經形成而與半導體層307重疊並具閘極絕緣層309配置於其間。
圖4B中所描繪之電晶體323包括配置於絕緣表面303上之閘極電極311、經配置而覆蓋閘極電極311之閘極絕緣層309、配置於閘極絕緣層309上之半導體層307，及配置於半導體層307上之一對導電層305a及305b。此外，鈍化層315經配置而覆蓋電晶體323。
鈍化層315可使用諸如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等材料予以形成。請注意，不論諸如鈍化層之絕緣層是否形成於電晶體323之上、堆疊於絕緣層中之層數、絕緣層之厚度等，可適當地根據電晶體之使用等予以決定。
電晶體323為底閘電晶體，其中半導體層307係配置於閘極電極311之上。此外，電晶體323為頂部接觸電晶體，其中充當源極及汲極電極之導電層305a及305b係配置於半導體層307之上。此外，電晶體323為通道蝕刻電晶體，其中蝕刻導電層305a與導電層305b之間的部分半導體層307。請注意，電晶體323可為底部接觸電晶體，其中導電層305a及305b係配置於半導體層307之下。
除了圖4B中所描繪之電晶體323的結構外，圖4C中所描繪之電晶體333包括配置於半導體層307上之通道保護層317。電晶體333包括配置於絕緣表面303上之閘極電極311、經配置而覆蓋閘極電極311之閘極絕緣層309、配置於閘極絕緣層309上之半導體層307、配置於半導體層307之上與閘極電極311重疊之區域中的通道保護層317、及配置於半導體層307上之一對導電層305a及305b。此外，鈍化層315經配置而覆蓋電晶體333。
藉由配置通道保護層317，可避免電晶體333中充當之後步驟中半導體層307之通道形成區的區域損害(蝕刻中因電漿之損害、因蝕刻劑之厚度降低等)。
圖4A至4C中所描繪之電晶體313、電晶體323、及電晶體333之任一項，其中包括氧化物半導體之半導體層307充當通道形成區，可用做實施例1之結構中之電晶體。在本實施例中，藉由使用氧化物半導體而形成半導體層307，可提供具有充分小關閉電流之電晶體。此使得半導體記憶體裝置或半導體裝置之讀取準確性改進。
請注意，本實施例中所說明之結構可適當與本說明書中其他實施例中所說明之任一結構相結合。
[實施例3]
在本實施例中，將參照圖5說明包括記憶格陣列之半導體記憶體裝置，其中記憶格係以矩陣排列；以及讀取電路。請注意，相同代號標示與實施例1之圖1中的相同零件，並省略詳細說明。
圖5描繪記憶格陣列101及讀取電路151之結構。請注意，寫入電路等可適當配置於根據本實施例之半導體記憶體裝置中。
記憶格陣列101包括(m×n)記憶格MC(x，y)。每一記憶格MC(x，y)配置於位元線BLx與字線WLy之相交部中。請注意，m為1或更大之整數，n為1或更大之整數，x為大於或等於1及小於或等於m之整數，及y為大於或等於1及小於或等於n之整數。
記憶格MC(x，y)相應於圖1中之記憶格111。位元線BLx相應於圖1中之位元線103。字線WLy相應於圖1中之字線105。此處，記憶格陣列包括m條位元線BLx及n條字線WLy。
請注意，在圖5中，短路(處於低電阻狀態)之抗熔絲115係以抗熔絲115p代表，及未短路(處於高電阻狀態)之抗熔絲115係以抗熔絲115q代表。
讀取電路151經配置而電性連接位元線BLx。在圖5中，配置m條位元線BLx，並針對m條位元線BLx之每一條配置讀取電路151。
請注意，除了圖1中時控反相器173以外，針對讀取電路151配置閂鎖電路191。在本實施例中，所有讀取電路151共用閂鎖電路191。
閂鎖電路191之輸入端子電性連接開關181之一電極及每一讀取電路151之第二電晶體163之源極及汲極之另一者，及閂鎖電路191之輸出端子電性連接第四佈線175。閂鎖電路191之另一輸入端子電性連接第五佈線193。閂鎖信號輸入第五佈線193。因此，第五佈線193具有閂鎖信號線之功能。當閂鎖信號處於高電位時，輸出信號從閂鎖電路191輸出至第四佈線175。
根據本實施例之半導體記憶體裝置可以平行模式讀取資料。將說明以平行模式讀取資料。
在圖6中，以類似於說明圖2之方式，半導體記憶體裝置之作業係與時脈信號(CLK)之上升及下降同步執行。記憶格存取之目標係藉由位址信號ADDR(列)及ADDR(行)指明。
位址信號劃分為指明列解碼器之位址信號ADDR(列)及指明行解碼器之位址信號ADDR(行)。僅一列解碼器經指明而符合位址信號ADDR(列)中組合。一或所有行解碼器經指明而符合位址信號ADDR(行)中組合。若以串行模式讀取資料，藉由指明一行解碼器而執行讀取作業，若以平行模式讀取資料，藉由指明所有行解碼器而執行讀取作業。
在圖6中，指明列解碼器之位址信號ADDR(列)包括複數信號，並根據信號組合而僅選擇一列解碼器進行驅動。例如，若存在32條字線WL(n=32)及獲得5位元位址，藉由ADDR(列)=00000而選擇WL[0]，及藉由ADDR(列)=11111而選擇WL[31]。請注意，WL[y-1]相應於圖5之字線WLy。換言之，WL[0]相應於圖5之字線WL1。
此外，在圖6中，位址信號ADDR(行)其指明包括複數信號之行解碼器，並根據信號之組合而選擇一或全部行解碼器進行驅動。例如，若存在32條位元線BL(m=32)及獲得6位元位址，藉由ADDR(行)=000000而選擇BL[0]，藉由ADDR(行)=011111而選擇BL[31]，及藉由ADDR(行)=1XXXXX而選擇所有位元(每一X為任意數)。請注意，BL[x-1]相應於圖5之位元線BLx。即，BL[0]相應於圖5之位元線BL1。
在圖6中，說明一範例，其中選擇圖5之第一列中記憶格MC(x，1)，並以平行模式執行讀取作業。因此，在時期AD中，ADDR(列)=00000及ADDR(行)=1XXXXX為有效(處於高電位)。藉由將讀取啟動信號(RE)設定為高電位而執行讀取作業。此外，開關181於時期AD開啟。
在預充電時期之時期AB，預充電信號(PRE)設定為低電位及圖5之預充電電路152中NAND電路161之輸出端子設定為高電位。因此，第二電晶體163開啟。在時期AB，由於開關181開啟，位元線BLx藉由電位(VDD)輸入第一佈線153而充電。此處，由於以平行模式執行讀取作業，m條位元線BLx藉由各讀取電路151而以VDD充電。請注意，在時期AB，包括第一列中記憶格MC(x，1)之所有記憶格MC(x，y)的第一電晶體113關閉。因此，包括第一列中字線WL1之所有字線WLn設定為低電位。
在讀取時期之時期BD中，執行讀取作業，且具有反映記憶格MC(x，1)中所儲存之資料(抗熔絲115之電阻狀態)的電位之輸出信號(OUTPUT)，即具有反映位元線BLx之電位的電位之輸出信號(OUTPUT)輸出至第四佈線175。在時期BD，為開啟第一列中記憶格MC(x，1)之第一電晶體113，字線WL1(WL[0])設定為高電位。此時，位元線BLx(BL[0]至BL[m-1]之每一項)之電位根據抗熔絲115之電阻狀態而放電。
圖5顯示一範例，其中記憶格MC(2，1)之抗熔絲115p短路，及記憶格MC(1，1)之抗熔絲115及記憶格MC(w，1)之抗熔絲115q未短路。因此，在圖6中，BL[1]之電位降低及BL[0]及BL[m-1]之電位保持。
請注意，在點B，藉由將預充電信號設定為高電位，NAND電路161之輸出端子設定為低電位，及第二電晶體163關閉，藉此預充電作業停止。
在用於決定資料之充分時間(用於決定位元線BLx之電位所需時間)之後，閂鎖信號(LAT)設定為高電位。此處，閂鎖信號於點C設定為高電位，及時期BC為用於決定資料之所需。在點C(閂鎖信號上升之時序)，決定位元線BLx之電位及決定至第四佈線175之輸出信號。位元線BLx之所有電位輸入閂鎖電路191之輸入端子。接著，具有反映第一列中抗熔絲115之電阻狀態(反映位元線BLx之電位的電位)的電位之輸出信號(OUTPUT)從閂鎖電路191之輸出端子輸出至第四佈線175。
在圖5之記憶格MC(x，y)的第一電晶體113中，氧化物半導體用於通道形成區中。氧化物半導體用於通道形成區中，使得第一電晶體113之關閉電流充分降低，藉此可避免讀取時期未選擇之列(字線WLy)中短路抗熔絲115p之洩漏。結果，幾乎不發生未選擇之列所造成位元線之電位降低，且位元線之電位可保持較長時期。因而，可以平行模式讀取。
此外，以類似於實施例1之方式，當執行預充電作業時可避免位元線BLx之電位洩漏。因此，可縮短預充電時期及可確保充分讀取時期，其可導致讀取準確性之改進。
此外，由於具有充分小關閉電流之電晶體亦用做第二電晶體163，可避免讀取作業期間位元線之電位改變，及因讀取時期中第二電晶體163之洩漏電流導致難以檢測位元線之電位。因而，可避免洩漏電流造成之錯誤資料讀取，使得可改進資料讀取之準確性。
以此方式，在根據本實施例之半導體記憶體裝置中，具有充分低關閉電流之電晶體用做記憶格中所包括之電晶體及讀取電路中之電晶體，並可盡可能移除影響包括預充電作業之讀取作業的洩漏電流，藉此可以平行模式執行具高準確性之資料讀取。
請注意，本實施例中所說明之結構可適當與本說明書中其他實施例中所說明之任一結構相結合。
[實施例4]
根據本實施例，藉由使用實施例1至3之任一結構可高度整合及縮小半導體記憶體裝置。
在抗熔絲未完全短路之狀態下，存在電阻無法降低至所欲值及無法具準確性地讀取資料。因此，已知藉由並聯連接稱為「輔助電容器」之電容器至抗熔絲以供應寫入電力，避免短路後抗熔絲之電阻降低至所欲值之失敗，及寫入缺陷。
然而，當配置輔助電容器時，藉由輔助電容器之面積，記憶格之面積增加。因此，輔助電容器之提供導致例如半導體記憶體裝置中記憶格所佔據之面積增加，或半導體記憶體裝置本身尺寸增加，而無法高度整合或縮小半導體記憶體裝置。
如實施例1至3中所說明，在根據本實施例之半導體記憶體裝置中，具充分小關閉電流之電晶體用做記憶格中所包括之電晶體(第一電晶體113)及讀取電路中之電晶體(第二電晶體163)。結果，可盡可能移除影響包括預充電作業之讀取作業的洩漏電流，及因此可確保充分讀取時期。
此處，如圖3中使用(r)之說明，在根據實施例之半導體記憶體裝置中，當確保充分長讀取時期時，甚至在抗熔絲未完全短路之狀態下可讀取資料。因此，輔助電容器可縮小或省略，藉此可達成記憶格之面積減少及縮小半導體記憶體裝置。
任一實施例1至3中之電容器117相應於輔助電容器。因此，電容器117可縮小或省略。
此外，如實施例3中，藉由以平行模式讀取資料，可一次讀取m條位元線BLx之電位。因此，相較於以串行模式讀取資料之狀況，可延長一記憶格之讀取時期。結果，輔助電容器可大幅縮小或完全省略。此外，在抗熔絲未完全短路之狀況下，可以較寬電阻值範圍執行讀取，藉此可改進資料讀取準確性。
請注意，本實施例中所說明之結構可適當與本說明書中其他實施例中所說明之任一結構相結合。
[實施例5]
在本實施例中，將說明實施例1至4中所說明之記憶格的結構。
圖7A至7C描繪根據本實施例之部分記憶格之示意截面圖範例。
在圖7A中所描繪之記憶格中，配置抗熔絲830及電晶體850。此處，電晶體850係配置於抗熔絲830之上。
抗熔絲830包括配置於基板801上且第一絕緣層803及第二絕緣層805配置於其間之第一導電層833a、配置於第一導電層833a上之電阻材料層835、及配置於電阻材料層835上之第二導電層837a。第三絕緣層807係配置於第一導電層833a及第二絕緣層805之上。電阻材料層835係配置於配置於第三絕緣層807中並接觸第一導電層833a之開口部中。配置於第一導電層833a與第二導電層837a之間的第一導電層833a、第二導電層837a、及電阻材料層835形成抗熔絲830。
第一導電層833a充當抗熔絲830之一電極。電阻材料層835係使用藉由施加電壓於抗熔絲830而改變其電阻狀態(從高電阻狀態至低電阻狀態)之材料予以形成。具體地，電阻材料層835係使用半導體層(例如，非結晶矽層)形成，或經形成而具包括半導體層及絕緣層(例如，氧化矽層)之層級結構。第二導電層837a充當抗熔絲830之另一電極。
電晶體850包括配置於第三絕緣層807上之第二導電層837a及第二導電層837b、配置於第二導電層837a及第二導電層837b上之氧化物半導體層853a、及配置於氧化物半導體層853a上且第四絕緣層809配置於其間之第三導電層855a。
第三導電層855a充當閘極電極。第二導電層837a及第二導電層837b充當源極電極及汲極電極。請注意，第二導電層837a充當電晶體850之源極電極及汲極電極之一，及抗熔絲830之另一電極。電晶體850及抗熔絲830經由第二導電層837a而彼此電性連接。請注意，導電層充當電晶體850之源極電極或汲極電極，及抗熔絲830中所包括之電極不一定配置於相同層中，只要導電層及電極彼此電性連接即可。
實施例2中所說明之電晶體的結構可用於電晶體850。此處，電晶體850之結構相應於圖4A之電晶體313。第二導電層837a及第二導電層837b相應於圖4A之導電層305a及導電層305b。氧化物半導體層853a相應於圖4A之半導體層307。第四絕緣層809相應於圖4A之閘極絕緣層309。第三導電層855a相應於圖4A之閘極電極311。
此外，第五絕緣層811係配置於抗熔絲830及電晶體850之上。第四導電層857a係配置於第五絕緣層811之上。第四導電層857a係配置於配置於第五絕緣層811中並接觸第三導電層855a之開口部中。第四導電層857a充當充當閘極電極之第三導電層855a的引線(閘極引線)。
對於基板801並無限制，只要其具有之後執行之製造步驟的耐受性即可，可使用玻璃基板等。
第一絕緣層803及第二絕緣層805充當用於避免雜質從基板801擴散之基底。第三絕緣層807及第五絕緣層811充當層際絕緣層。第四絕緣層809充當閘極絕緣層。
第一絕緣層803至第五絕緣層811之每一項經形成而具使用氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等之絕緣層之任一項的單層結構；或包括二或更多層選自該些絕緣層的層級結構。此外，每一充當層際絕緣層之絕緣層亦可使用樹脂材料形成，諸如聚醯亞胺或丙烯酸。請注意，包含盡可能少之氫或水的絕緣層較佳地用做第一絕緣層803至第五絕緣層811。
除了圖7A中所描繪之結構以外，圖7B中所描繪之記憶格包括電容器870。電容器870相應於輔助電容器。此處，電晶體850及電容器870係配置於抗熔絲830之上。
電容器870包括第二導電層837a、配置於第二導電層837a上之氧化物半導體層853b、及氧化物半導體層853b之上並具第四絕緣層809配置於其間之第三導電層855b。第二導電層837a充當電容器870之一電極。第三導電層855b充當電容器870之另一電極。配置於第二導電層837a與第三導電層855b之間的第四絕緣層809充當電介質層。
在電容器870中，例如氧化物半導體層853b係藉由處理與電晶體850之氧化物半導體層853a之相同層而予形成，及第三導電層855b係藉由處理與電晶體850之第三導電層855a之相同層而予形成。藉由處理相同層而可簡化程序；然而，本實施例不侷限於此，且可使用包括不同材料之層而形成層。
此外，電容器870中所包括之第二導電層837a亦充當電晶體850之源極電極及汲極電極之一及抗熔絲830之一電極。電晶體850、抗熔絲830、及電容器870經由第二導電層837a而彼此電性連接。請注意，第二導電層837a不一定使用電晶體850、抗熔絲830、及電容器870之共用層予以形成，只要電晶體850、抗熔絲830、及電容器870彼此電性連接即可。
此外，第四導電層857b係配置於配置於第五絕緣層811中之開口部中。第四導電層857b與第三導電層855b接觸。第四導電層857b充當充當電容器870之另一電極之第三導電層855b的引線(電容器引線)。
除了圖7A之結構以外，圖7C之結構包括電容器870。此外，圖7C中，抗熔絲830係配置於電容器870之上，及電晶體850係配置於抗熔絲830之上。
電容器870包括第五導電層872a、及配置於第五導電層872a之上且第二絕緣層805配置於其間之第一導電層833。第五導電層872a充當電容器870之一電極。第一導電層833充當電容器870之另一電極。配置於第五導電層872a與第一導電層833之間的第二絕緣層805充當電介質層。
電容器870中所包括之第一導電層833充當抗熔絲830之一電極。此外，第二導電層837a經由配置於第三絕緣層807中之開口部，而電性連接電容器870中所包括之第五導電層872a。電晶體850、抗熔絲830、及電容器870經由第二導電層837a而彼此電性連接。
在圖7A至7C中所描繪之記憶格中，當氧化物半導體層用於通道形成區之電晶體用做電性連接抗熔絲之電晶體時，可避免洩漏電流及可提升記憶格中所儲存之資料的讀取準確性。
此外，當電晶體具有上述結構時，可確保長資料讀取時期。因此，甚至當抗熔絲未完全短路及電阻無法充分降低時，獲得抗熔絲短路之狀態，使得可讀取資料。因此，充當輔助電容器以於寫入中供應電力之電容器可縮小或省略。因此，可降低記憶格之面積，並可達成半導體記憶體裝置之縮小。
圖8顯示描繪根據本實施例之部分記憶格及部分其他電路之示意截面圖範例。圖8描繪記憶格中所包括之抗熔絲830、電晶體850、及電容器870，及其他電路中所包括之電晶體890。此處，抗熔絲830及電晶體850係配置於電容器870及電晶體890之上。
不同於電晶體850，電晶體890係使用諸如矽之半導體做為通道形成區而予形成。電晶體890包括半導體層891、半導體層891上且第二絕緣層805配置於其間之第一導電層833b、及電性連接半導體層891之第二導電層837c及第二導電層837d。
半導體層891包括一對雜質區872b及872c、及置於雜質區872b與872c之間的通道形成區893。該對雜質區872b及872c充當源極及汲極區。請注意，輕摻雜汲極(LDD)區、補償區等可適當配置於半導體層891中。
第二導電層837c及第二導電層837d充當源極及汲極電極。第二導電層837c及第二導電層837d之一電性連接雜質區872b及872c之一。第二導電層837c及第二導電層837d之另一者電性連接雜質區872b及872c之另一者。
第一導電層833b充當閘極電極。第二絕緣層805充當閘極絕緣層。此外，第二絕緣層805充當電容器870中之電介質層。
電晶體890之半導體層891係藉由處理與電容器870之第五導電層872a之相同層而予形成。請注意，賦予一導電類型之雜質元素添加至第五導電層872a及雜質區872b及872c之每一項。第一導電層833b係藉由處理與抗熔絲830之第一導電層833a之相同層而予形成。第二導電層837c及第二導電層837d係藉由處理與抗熔絲830之第二導電層837a及電晶體850及電晶體850之第二導電層837b之相同層而予形成。藉由處理相同層可簡化程序；然而，本實施例不侷限於此，可採用包括不同材料之層。
在本實施例中，氧化物半導體層用於通道形成區之電晶體用做電性連接記憶格中抗熔絲830之電晶體850。在另一電路中，可適當使用矽之半導體層等用於通道形成區之電晶體。
請注意，本實施例中所說明之結構可適當與本說明書中其他實施例中所說明之任一結構相結合。
[實施例6]
在本實施例中，將說明根據上述實施例之任一項之半導體記憶體裝置的具體結構。
圖9為方塊圖，描繪半導體記憶體裝置中記憶體部之結構範例。請注意，在圖9之方塊圖中，半導體記憶體裝置中之電路根據其功能及所描繪之個別方塊而予區分。然而，有時一電路具有複數功能，難以完全根據其功能而區分實際電路。
圖9中所描繪之記憶體部3000包括記憶格陣列3001、行解碼器3002、列解碼器3003、位址選擇器3004、選擇器3005、讀取電路/寫入電路3006、及升壓電路3007。此處，記憶格陣列3001包括以矩陣排列之複數記憶格。
記憶格各相應於圖1中記憶格111或圖5中記憶格MC(x，y)。此外，記憶格係置於位元線(圖1中位元線103或圖5中位元線BLx)與字線(圖1中字線105或圖5中字線WLy)之相交部中。
其次，說明記憶體部3000之作業。讀取啟動信號(RE)、寫入啟動信號(WE)、位址信號(ADDR)、預充電信號(PRE)、及升壓時脈信號(CP_CLK)輸入記憶體部3000做為作業信號。升壓輸入電壓(Vin)輸入做為電源電壓。請注意，儘管未特別顯示，驅動電路所需之電源電壓，諸如VDD或GND，亦輸入做為操作電源電壓。
讀取啟動信號(RE)及寫入啟動信號(WE)輸入選擇器3005以決定記憶體部3000之作業。例如，若RE信號有效且WE信號無效，執行讀取作業。另一方面，若WE信號有效且RE信號無效，執行寫入作業。若WE信號及RE信號二者均無效，記憶體處於待機狀態。
若執行寫入作業，升壓電路3007僅可於升壓啟動信號(CPE)輸入時操作。因而，可抑制因不必要之升壓造成之電流消耗增加。此外，若執行寫入作業或讀取作業，當控制信號(cont)輸入位址選擇器3004時，可避免藉由驅動處於待機狀態之解碼器(行解碼器3002或列解碼器3003)造成之故障。
位址信號(ADDR)經由位址選擇器3004劃分並輸入行解碼器3002及列解碼器3003。行解碼器3002包括複數解碼器，且一或全部解碼器係根據位址信號(ADDR)之值的組合而予驅動。列解碼器3003包括複數解碼器，及根據位址信號(ADDR)之值的組合而驅動一解碼器。接著，根據行解碼器3002及列解碼器3003中所驅動之解碼器的組合而從記憶格陣列3001選擇執行寫入作業或讀取作業之記憶格。
請注意，如以上說明，在未執行寫入作業及讀取作業之狀態下(處於待機狀態)，藉由從選擇器3005輸入位址選擇器3004之控制信號(cont)使得未選擇解碼器，而使進入解碼器(行解碼器3002或列解碼器3003)之信號無效。
此外，當執行預充電作業時，輸入列解碼器3003之位址信號及預充電信號(PRE)經由AND(及)處理，使得輸入字線之電位不高。在此狀況下，於預充電作業期間，即當預充電信號(PRE)設定為低電位時，所有進入列解碼器3003之位址信號均設定為低電位；因此，輸入所有行中之字線的電位不高。
電性連接行解碼器3002之讀取電路/寫入電路3006藉由從選擇器3005輸入之選擇信號(select)而驅動讀取電路或寫入電路。當執行寫入作業時選擇信號驅動寫入電路，及當執行讀取作業時選擇信號驅動讀取電路。
寫入電路包括位準移位器及緩衝器。藉由行解碼器3002選擇之信號藉由位準移位器放大為寫入電壓，並經由緩衝器輸入位元線。記憶格中抗熔絲是否短路係藉由輸入位元線之電壓決定，並執行寫入。
讀取電路具有實施例1至3之任一項中所說明之結構。在讀取作業之前，位元線藉由預充電信號(PRE)而預充電。接著，從存取之記憶格的位元線之電位讀取資料「0」或資料「1」，並輸出讀取資料做為輸出信號(OUTPUT)。
藉由當從選擇器3005輸入之CPE信號有效時從外部之輸入信號cp_clk信號而操作升壓電路3007，並放大從外部輸入之電源電壓(Vin)，使得其輸入至選擇器3005做為Vout。當記憶體部3000執行寫入作業時，輸入至選擇器3005之Vout成為讀取電路/寫入電路3006之電源電壓(Vcoldec)及列解碼器3003之電源電壓(Vrowdec)。寫入電路使用位準移位器施加使所選擇之記憶格的抗熔絲充分短路之電壓於所選擇之位元線。有關升壓電路3007之結構，可使用已知結構。
當記憶體部3000之結構包括實施例1至3之任一項中所說明之記憶格及讀取電路時，可改進記憶體部3000中讀取準確性。此外，如實施例4中所說明，輔助電容器之面積可降低或輔助電容器省略；因此，可減少記憶體部3000中記憶格陣列3001所佔據之面積。因此，可高度整合及縮小半導體記憶體裝置。請注意，隨著記憶格陣列3001中所包括之記憶格的數量變大，效果變得更加有利，換言之，記憶體位元數量變大。
請注意，本實施例中所說明之結構可適當與本說明書中其他實施例中所說明之任一結構相結合。
[實施例7]
在本實施例中，將說明其上安裝半導體記憶體裝置之半導體裝置。
根據本實施例之半導體裝置包括其中之記憶體部，並儲存記憶體部所需資訊。接著，藉由使用無接觸裝置(例如無線通訊)而與外部交換資訊。該等半導體裝置亦稱為RFID標籤，可用於個別認證系統，藉此物件等個別資訊儲存於半導體裝置中，並讀取資訊以識別物件。
圖10為方塊圖，描繪根據本實施例之半導體裝置的結構範例。如圖10中所描繪，半導體裝置900包括RF電路901、時脈產生電路902、邏輯電路903、及天線部918。天線部918包括天線917。
請注意，儘管圖10中未顯示，半導體裝置900經由天線917而與諸如通訊裝置(例如，諸如閱讀器之無線通訊裝置)之外部電路之間傳送及接收無線信號。資料傳送方法蓋分為以下三方法：電磁耦合法，其中配置一對線圈使得彼此相對並藉由相互感應而彼此通訊；電磁感應法，其中使用感應場執行通訊；及無線電波法，其中使用無線電波執行通訊。在本實施例中可使用任一方法。
RF電路901包括電源電路904、解調電路905、及調變電路906。時脈產生電路902包括除法器電路907、相對電路909、及參考時脈產生電路919。邏輯電路903具有執行算術處理之功能，並包括控制器913、CPU(亦稱為中央處理單元)910、唯讀記憶體(ROM)911、及隨機存取記憶體(RAM)912。
此外，控制器913包括CPU介面914、RF介面915、及記憶體控制器916。
此外，在RF電路901中，電源電路904包括整流器電路及儲存電容器，並具有從所接收之信號產生電源電壓及供應該電源電壓於其他電路之功能。解調電路905包括整流器電路及低通濾波器(LPF)，並具有從通訊信號汲取指令或資料之功能。調變電路906具有調變傳輸資料之功能，且解調之資料從天線917傳送做為傳輸信號。
其次，將說明本實施例之半導體裝置作業。
首先，藉由半導體裝置900接收從外部通訊裝置傳送之信號。接收之信號輸入半導體裝置900並藉由解調電路905解調，接著輸入控制器913中之RF介面915。輸入RF介面915之接收的信號經由CPU介面914而於CPU 910中算術處理。此外，基於輸入RF介面915之接收的信號，經由記憶體控制器916而執行存取ROM 911及RAM 912。
在藉由CPU 910算術處理及於ROM 911及/或RAM 912中資料輸入及輸出之後，產生傳輸資料。傳輸資料藉由調變電路906調變為信號，並從天線917傳送至外部通訊裝置。
上述實施例之任一項中所說明之半導體記憶體裝置可安裝為根據本實施例之半導體裝置的ROM 911、RAM 912、或其他記憶體部。藉由將根據上述實施例之任一項之半導體記憶體裝置安裝於根據本實施例之半導體裝置上，可縮小半導體裝置。因此，當半導體裝置用做RFID標籤等時，可延伸使用範圍並可改進半導體裝置之設計。
將使用示意俯視圖說明根據本實施例之半導體裝置。
圖11A中所描繪之半導體裝置包括基板400、配置用於基板400之元件部401、及電性連接元件部401之天線402。此外，圖11B描繪一範例，其中包括具有與圖11A中不同結構之天線402。此處，天線402相應於圖10之天線917，及除了天線部918(即RF電路901、時脈產生電路902、及邏輯電路903)外，元件部401相應於圖10之結構。
上述實施例之任一項中所說明之半導體記憶體裝置用於圖11A及11B中所說明之該等半導體裝置，藉此可減少元件部401之面積。因此，半導體裝置本身可縮小。
其次，使用根據本實施例之半導體裝置(RFID標籤)的範例，及使用圖12A至12F說明其上安裝半導體記憶體裝置。圖12A至12F中所描繪之半導體裝置600相應於圖10及圖11A及11B之任一項中的半導體裝置。
根據本實施例之半導體裝置可用於廣泛應用。例如，根據本實施例之半導體裝置600可使用如下：鈔票；錢幣；證券；無記名債券；證件(例如，駕照或居留證，詳圖12A)；記錄媒體(例如，DVD軟體或錄影帶，詳圖12B)；針對包裝目標之容器(例如，包裝紙或瓶，詳圖12C)；車輛(例如，腳踏車，詳圖12D)；財物(例如，提袋或眼鏡，詳圖12E)；食物；植物；動物；人體；衣服；商品；電子裝置(液晶顯示裝置、EL顯示裝置、電視機、或行動電話)；附著於該些物件之標籤(詳圖12F)。
半導體裝置600可固定於物件，例如藉由安裝於物件上、附著至物件表面、嵌入物件等。例如，半導體裝置600可藉由嵌入紙張而固定至書籍之物件。此外，若半導體裝置600係以有機樹脂形成之封裝固定至物件，半導體裝置600可藉由嵌入有機樹脂而予固定。
由於根據本實施例之半導體裝置600可縮小，當半導體裝置600固定至物件時，物件本身之設計未損壞。此外，當半導體裝置600配置用於鈔票、錢幣、證券、無記名債券、證件等時，可配置認證功能，且藉由利用認證功能可避免鈔票等之偽造。此外，當半導體裝置600附著至包裝目標之容器、記錄媒體、個人財物、食物、衣服、商品、電子裝置等時，可有效率地使用諸如檢查系統之系統。此外，當半導體裝置600附著至車輛時，車輛對付竊賊等可具有較高安全性。
如以上說明，根據本實施例，其上安裝半導體記憶體裝置之半導體裝置可廣泛地使用。根據本實施例之半導體裝置可以高準確性執行資料讀取，其可導致物件之認證特性之可靠性、安全性等之改進。
請注意，本實施例中所說明之結構可適當與本說明書中其他實施例中所說明之任一結構相結合。
本申請案係依據2010年4月9日向日本專利處提出申請之序號2010-089968日本專利申請案，其整個內容係以提及方式併入本文。
101、3001．．．記憶格陣列
103．．．位元線
105．．．字線
111．．．記憶格
113．．．第一電晶體
115、830、115p、115q．．．抗熔絲
117、870．．．電容器
119．．．接地電位
151．．．讀取電路
152．．．預充電電路
153．．．第一佈線
155．．．第二佈線
157．．．第三佈線
161．．．NAND電路
163．．．第二電晶體
173．．．時控反相器
175．．．第四佈線
181．．．開關
191．．．閂鎖電路
193．．．佈線
303．．．絕緣表面
305a、305b、833、833a、833b、837a、837b、837c、837d、855a、855b、857a、857b、872a．．．導電層
307、891、900．．．半導體層
309．．．閘極絕緣層
311．．．閘極電極
313、323、333、850、890．．．電晶體
315．．．鈍化層
317．．．通道保護層
400、801．．．基板
401．．．元件部
402、917．．．天線
600．．．半導體裝置
803、805、807、809、811．．．絕緣層
835．．．電阻材料層
853a、853b．．．氧化物半導體層
872b、872c．．．雜質區
893．．．通道形成區
901．．．射頻(RF)電路
902．．．時脈產生電路
903．．．邏輯電路
904．．．電源電路
905．．．解調電路
906．．．調變電路
907．．．除法器電路
909．．．相對電路
910．．．中央處理單元(CPU)
911．．．唯讀記憶體(ROM)
912．．．隨機存取記憶體(RAM)
913．．．控制器
914．．．CPU介面
915．．．RF介面
916．．．記憶體控制器
918．．．天線部
919．．．參考時脈產生電路
3000．．．記憶體部
3002．．．行解碼器
3003．．．列解碼器
3004．．．位址選擇器
3005．．．選擇器
3006．．．電路
3007．．．升壓電路
在附圖中：
圖1描繪記憶格及讀取電路之電路組態；
圖2為時序圖，顯示讀取作業；
圖3為示意圖，顯示位元線之電位改變；
圖4A至4C為電晶體之截面圖；
圖5描繪記憶格陣列及讀取電路之電路組態；
圖6為時序圖，顯示平行模式之讀取作業；
圖7A至7C為示意截面圖，各描繪部分記憶格之結構；
圖8為示意截面圖，描繪部分記憶格之結構；
圖9為方塊圖，顯示半導體記憶體裝置之結構；
圖10為方塊圖，顯示半導體裝置(RFID標籤)之結構；
圖11A及11B為示意圖，各描繪半導體裝置(RFID標籤)之頂面；以及
圖12A至12F為示意圖，各描繪半導體裝置(RFID標籤)之使用範例。
103．．．位元線
105．．．字線
111．．．記憶格
113．．．第一電晶體
115．．．抗熔絲
117．．．電容器
119．．．接地電位
151．．．讀取電路
152．．．預充電電路
153．．．第一佈線
155．．．第二佈線
157．．．第三佈線
161．．．NAND電路
163．．．第二電晶體
173．．．時控反相器
175．．．第四佈線
181．．．開關

Claims (14)

  1. 一種半導體記憶體裝置，包含：記憶格，包括第一電晶體及記憶體元件；預充電電路，包括第二電晶體；時控反相器；及開關，其中該第一電晶體之閘極電性連接第一線，該第一電晶體之源極及汲極之一者電性連接第二線，該第一電晶體之該源極及該汲極之另一者電性連接該記憶體元件之一電極，其中該第二電晶體之源極及汲極之一者電性連接第三線，及該第二電晶體之該源極及該汲極之另一者電性連接該開關之一端子及該時控反相器之輸入端子，其中該時控反相器之輸出端子電性連接輸出信號線，其中該開關之另一端子電性連接該第二線，其中該第一電晶體之通道形成區及該第二電晶體之通道形成區各包括氧化物半導體，及其中該第一電晶體之關閉電流值為低於或等於10aA/μm。
  2. 一種半導體記憶體裝置，包含：m條第一線(m為1或更大之整數)；n條第二線(n為1或更大之整數)；(m×n)記憶格，(m×n)記憶格之每一者包括第一電晶體及記憶體元件； m條讀取電路，m條讀取電路之每一者電性連接該m條第一線之一相應者，該m條讀取電路之每一者包括：預充電電路，包括第二電晶體；及開關，及電性連接該m條讀取電路之閂鎖電路，其中該第一電晶體之閘極電性連接該n條第二線之一相應者，該第一電晶體之源極及汲極之一者電性連接該m條第一線之一相應者，及該第一電晶體之該源極及該汲極之另一者電性連接該記憶體元件之一電極，其中該第二電晶體之源極及汲極之一者電性連接第三線，及該第二電晶體之該源極及該汲極之另一者電性連接該開關之一端子及該閂鎖電路之輸入端子，其中該閂鎖電路之輸出端子電性連接輸出信號線，其中該開關之另一端子電性連接該第一電晶體之該源極及該汲極之一，其中該第一電晶體之通道形成區及該第二電晶體之通道形成區各包括氧化物半導體，及其中該第一電晶體之關閉電流值為低於或等於10aA/μm。
  3. 一種半導體記憶體裝置，包含：記憶格，包括第一電晶體及記憶體元件；預充電電路，包括第二電晶體；時控反相器；及開關， 其中該第一電晶體之閘極電性連接第一線，該第一電晶體之源極及汲極之一者電性連接第二線，及該第一電晶體之該源極及該汲極之另一者電性連接該記憶體元件之一電極，其中該第二電晶體之源極及汲極之一者電性連接第三線，及該第二電晶體之該源極及該汲極之另一者電性連接該開關之一端子及該時控反相器之輸入端子，其中該時控反相器之輸出端子電性連接輸出信號線，其中該開關之另一端子電性連接該第二線，其中該第一電晶體之通道形成區及該第二電晶體之通道形成區各包括氧化物半導體，其中該第二線係組態以於執行該記憶格之讀取作業之前，藉由該預充電電路而予充電，及其中該第一電晶體之關閉電流值為低於或等於10aA/μm。
  4. 如申請專利範圍第1或3項之半導體記憶體裝置，其中該記憶格進一步包括電容器，其中該第一電晶體之該源極及該汲極之另一者電性連接該電容器之一電極。
  5. 如申請專利範圍第1或3項之半導體記憶體裝置，其中該第三線為電源線，及該第二線藉由該預充電電路而以從該電源線輸入之電源電位預充電。
  6. 一種半導體記憶體裝置，包含：m條第一線(m為1或更大之整數)；n條第二線(n為1或更大之整數)；(m×n)記憶格，該(m×n)記憶格之每一者包括第一電晶體及記憶體元件；m條讀取電路，電性連接該m條第一線之一相應者，該m條讀取電路之每一者包括：預充電電路，包括第二電晶體；及開關，及電性連接該m條讀取電路之閂鎖電路，其中該第一電晶體之閘極電性連接該n條第二線之一相應者，該第一電晶體之源極及汲極之一者電性連接該m條第一線之一相應者，及該第一電晶體之該源極及該汲極之另一者電性連接該記憶體元件之一電極，其中該第二電晶體之源極及汲極之一者電性連接第三線，及該第二電晶體之該源極及該汲極之另一者電性連接該開關之一端子及該閂鎖電路之輸入端子，其中該閂鎖電路之輸出端子電性連接輸出信號線，其中該開關之另一端子電性連接該第一電晶體之該源極及該汲極之一，其中該第一電晶體之通道形成區及該第二電晶體之通道形成區各包括氧化物半導體，其中該m條第一線之各者係組態以於執行(m×n)記憶格之該相應者之讀取作業之前，藉由m預充電電路之該 相應者而予充電，及其中該第一電晶體之關閉電流值為低於或等於10aA/μm。
  7. 如申請專利範圍第1、2、3及6項中任一項之半導體記憶體裝置，其中該預充電電路進一步包括NAND電路，其中該第二電晶體之閘極電性連接該NAND電路之輸出端子，其中該NAND電路之一輸入端子電性連接位址信號線，及其中該NAND電路之另一輸入端子電性連接預充電信號線。
  8. 如申請專利範圍第2或6項之半導體記憶體裝置，其中該(m×n)記憶格之每一者進一步包括電容器，其中該第一電晶體之該源極及該汲極之另一者電性連接該電容器之一電極。
  9. 如申請專利範圍第2或6項之半導體記憶體裝置，其中同時執行讀取電性連接該相同第一線之記憶格。
  10. 如申請專利範圍第2或6項之半導體記憶體裝置，其中該第三線為電源線，及該m條第一線之一相應者藉由該預充電電路而以從該電源線輸入之電源電位預充電。
  11. 一種半導體裝置，包含申請專利範圍第1、2、3 及6項中任一項之半導體記憶體裝置。
  12. 如申請專利範圍第3或6項之半導體記憶體裝置，其中該記憶體元件是抗熔絲。
  13. 一種半導體記憶體裝置，包含：在絕緣表面上之第一導電層；在該第一導電層上之第一絕緣層；在該第一絕緣層上之第二導電層；在該第二導電層上之第二絕緣層，該第二絕緣層包括到達該第二導電層之開口；在該第二絕緣層上及在該開口中之第一半導體層；在該第二絕緣層及該第一半導體層上之第三導電層；在該第二絕緣層上之第四導電層；在該第二絕緣層、該第三導電層、及該第四導電層上之第二半導體層；在該第二半導體層上之第三絕緣層；及在該第三絕緣層上之第五導電層，其中該第二導電層及該第一導電層彼此重疊，其中該第三導電層係電性連接至該第一導電層，其中該第五導電層及該第二半導體層彼此重疊，其中該第一半導體層包含矽，及其中該第二半導體層包含氧化物半導體。
  14. 一種半導體記憶體裝置，包含：在絕緣表面上之第一導電層；在該第一導電層上之第一半導體層； 在該第一導電層及該第一半導體層上之第一絕緣層；在該第一絕緣層上之第二導電層；在該第一絕緣層上之第三導電層；在該第二導電層及該第三導電層上之第二絕緣層，該第二絕緣層包括到達該第二導電層之開口；在該第二絕緣層上及在該開口中之第二半導體層；在該第二絕緣層及該第二半導體層上之第四導電層；在該第二絕緣層上之第五導電層；在該第二絕緣層上之第六導電層；在該第二絕緣層上之第七導電層；在該第二絕緣層、該第四導電層、及該第五導電層上之第三半導體層；在該第三半導體層上之第三絕緣層；及在該第三絕緣層上之第八導電層，其中該第三半導體層及該第一導電層彼此重疊，其中該第四導電層係電性連接至該第一導電層，其中該第八導電層及該第三半導體層彼此重疊，其中該第三導電層及在該第一半導體層中之通道形成區彼此重疊，其中該第六導電層係電性連接至該第一半導體層中之源極區及汲極區中之一者，其中該第七導電層係電性連接至該第一半導體層中之源極區及汲極區中之另一者，其中該第一半導體層及該第二半導體層之各者包含 矽，及其中該第三半導體層包含氧化物半導體。
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