JP2015079974A

JP2015079974A - 半導体装置

Info

Publication number: JP2015079974A
Application number: JP2014235403A
Authority: JP
Inventors: 齋藤　利彦; Toshihiko Saito; 利彦齋藤; 康之高橋; Yasuyuki Takahashi
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2010-04-09
Filing date: 2014-11-20
Publication date: 2015-04-23
Anticipated expiration: 2031-03-15
Also published as: JP2012195050A; KR20130036739A; KR20130065738A; JP5984902B2; TW201214459A; TWI543187B; JP2011233221A; US20110249487A1; KR101321833B1; US8750022B2; JP5093935B2; WO2011125455A1; JP5656328B2

Abstract

【課題】読み出し精度が高い、半導体メモリ装置又は半導体装置を提供する。
【解決手段】ビット線と、ワード線と、ビット線とワード線との交差部に配置されたメモ
リセルと、ビット線に電気的に接続された読み出し回路と、を備える。メモリセルは、第
１のトランジスタと、アンチフューズと、を有する。読み出し回路は、プリチャージ回路
と、クロックドインバータと、スイッチと、を有する。また、プリチャージ回路は、第２
のトランジスタと、ＮＡＮＤ回路と、を含む。第１のトランジスタ及び第２のトランジス
タとして、酸化物半導体をチャネル形成領域に用いたトランジスタを適用した半導体メモ
リ装置とする。
【選択図】図１

Description

半導体メモリ装置、又は半導体メモリ装置を搭載した半導体装置に関する。特に、アン
チフューズを備えた半導体メモリ装置に関する。

ＲＦＩＤ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ）と呼ば
れる技術が、流通、履歴管理、物品管理、プレゼンス管理など様々な分野に応用されてい
る。ＲＦＩＤとは、狭義には無線通信技術を利用したデータのやりとりを指す。ＲＦＩＤ
には、ＲＦＩＤタグ（ＲＦタグ、ＩＤタグ、ＩＣタグ、無線タグともいわれる）と呼ばれ
る半導体装置が用いられ、ＲＦＩＤタグと、リーダライタなどの通信装置との間で無線通
信を行い、データの書き込みや読み取りを行うことができる。

ＲＦＩＤタグにメモリ（記憶素子ともいう）を組み込むことで、ＲＦＩＤタグの高機能
化を実現できる。特に、不揮発性メモリの一種であり、一回のみ書き込みが可能なメモリ
をＲＦＩＤタグに組み込めば、データの改ざんが行われにくく、セキュリティ性が向上す
るため好ましい。一回のみ書き込みが可能なメモリは、ワンタイムプログラマブルメモリ
（以下、本文中では「ＯＴＰ（Ｏｎｅ−ＴｉｍｅＰｒｏｇｒａｍｍａｂｌｅ）メモリ」
、あるいは単に「ＯＴＰ」とも称する）などと呼ばれる。

ＯＴＰメモリの例として、導通状態（低抵抗状態）及び非導通状態（高抵抗状態）を制
御してデータを書き込むことができるアンチフューズ又はフューズ等のフューズ型メモリ
が知られている。例えば、アモルファスシリコンを用いた素子の両端に電圧を加え、電極
をシリサイド化してショートさせるアンチフューズが知られている（特許文献１参照）。

また、ＲＡＭ等の半導体メモリにおいて、メモリセルからのデータの読み出しの遅延時
間を削減するため、読み出し動作の前にビット線をプリチャージすることが提案されてい
る（特許文献２参照。）

特開平７−２９７２９３号公報特開平５−８９６８５号公報

本発明の一態様は、読み出し精度が高い、半導体メモリ装置又は半導体装置を提供する
ことを課題の一とする。

または、本発明の一態様は、半導体メモリ装置又は半導体装置を小型化することを課題
の一とする。

開示する発明では、メモリセルを構成するトランジスタ及び読み出し回路内のトランジ
スタとして、オフ電流を十分に小さくすることができる材料をチャネル形成領域に用いた
トランジスタ、具体的には酸化物半導体をチャネル形成領域に用いたトランジスタを適用
した半導体メモリ装置又は半導体装置とする。

メモリセルを構成するトランジスタ、具体的にはアンチフューズと電気的に接続される
トランジスタとして、オフ電流を十分に小さくすることができる材料をチャネル形成領域
に用いたトランジスタを適用することで、プリチャージ期間の短縮を図り、十分な読み出
し期間を確保することが可能となる。且つ、読み出し回路内のトランジスタ、特にプリチ
ャージ回路を構成し、出力信号線との間に配置されるトランジスタとして、オフ電流を十
分に小さくすることができる材料をチャネル形成領域に用いたトランジスタを適用するこ
とで、リーク電流に起因するデータの誤読み出し等を防ぐことができる。

本発明の一態様は、ビット線と、ワード線と、ビット線とワード線との交差部に配置さ
れたメモリセルと、ビット線に電気的に接続された読み出し回路と、を備え、メモリセル
は、第１のトランジスタと、アンチフューズと、を有し、第１のトランジスタは、ゲート
がワード線に電気的に接続され、ソース又はドレインの一方がビット線に電気的に接続さ
れ、ソース又はドレインの他方がアンチフューズの一方の電極に電気的に接続され、読み
出し回路は、プリチャージ回路と、クロックドインバータと、スイッチと、を有し、プリ
チャージ回路は、第２のトランジスタと、ＮＡＮＤ回路と、を含み、第２のトランジスタ
は、ゲートがＮＡＮＤ回路の出力端子に電気的に接続され、ソース又はドレインの一方が
電源線に電気的に接続され、ソース又はドレインの他方がスイッチの一方の端子に電気的
に接続され、ＮＡＮＤ回路は、一方の入力端子がアドレス信号線に電気的に接続され、他
方の入力端子がプリチャージ信号線に電気的に接続されており、クロックドインバータは
、入力端子が第２のトランジスタのソース又はドレインの他方及びスイッチの一方の端子
に電気的に接続され、出力端子が出力信号線に電気的に接続され、スイッチは、他方の端
子がビット線に電気的に接続されており、第１のトランジスタのチャネル形成領域及び第
２のトランジスタのチャネル形成領域は、酸化物半導体を含む半導体メモリ装置である。

上記構成において、メモリセルの読み出し動作前に、プリチャージ回路によってビット
線をプリチャージする構成とする。

また、本発明の一態様は、ｍ（ｍは１以上の整数）本のビット線と、ｎ（ｎは１以上の
整数）本のワード線と、ｍ本のビット線とｎ本のワード線との交差部に配置された（ｍ×
ｎ）個のメモリセルと、ｍ本のビット線にそれぞれ電気的に接続されたｍ個の読み出し回
路と、を備え、（ｍ×ｎ）個のメモリセルは、それぞれ、第１のトランジスタと、アンチ
フューズと、を有し、第１のトランジスタは、ゲートがワード線に電気的に接続され、ソ
ース又はドレインの一方がビット線に電気的に接続され、ソース又はドレインの他方がア
ンチフューズの一方の電極に電気的に接続され、ｍ個の読み出し回路は、それぞれ、プリ
チャージ回路と、スイッチと、ｍ個の読み出し回路に共通であるラッチ回路と、を有し、
プリチャージ回路は、第２のトランジスタと、ＮＡＮＤ回路と、を含み、第２のトランジ
スタは、ゲートがＮＡＮＤ回路の出力端子に電気的に接続され、ソース又はドレインの一
方が電源線に電気的に接続され、ソース又はドレインの他方がスイッチの一方の端子に電
気的に接続され、ＮＡＮＤ回路は、一方の入力端子がアドレス信号線に電気的に接続され
、他方の入力端子がプリチャージ信号線に電気的に接続されており、ラッチ回路は、入力
端子が第２のトランジスタのソース又はドレインの他方及びスイッチの一方の端子に電気
的に接続され、出力端子が出力信号線に電気的に接続され、スイッチは、他方の端子がビ
ット線に電気的に接続されており、第１のトランジスタのチャネル形成領域及び第２のト
ランジスタのチャネル形成領域は、酸化物半導体を含む半導体メモリ装置である。

上記構成において、前記ｎ本のワード線のうち、同じワード線に電気的に接続されてい
るｎ個のメモリセルから同時に読み出し動作を行うことができる。つまり、パラレル方式
による読み出し動作を行うことができる。

また、上記構成において、メモリセルのパラレル方式による読み出し動作前に、ｍ個の
読み出し回路がそれぞれ有するプリチャージ回路によって、ｍ本のビット線をプリチャー
ジすることができる。

また、上記構成において、ビット線は、プリチャージ回路によって、電源線から入力さ
れる電源電位にプリチャージされる構成とすることができる。

また、本発明の一態様は、上記構成の半導体メモリ装置を搭載した半導体装置とするこ
とができる。

なお、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」また
は複数の「配線」が一体となって形成されている場合なども含む。

また、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変
化する場合などには、「ソース」や「ドレイン」の機能は入れ替わることがある。このた
め、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。

また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象に対して電気信号の授受を可能とするものであれば、特に制限を受けな
い。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジ
スタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を
有する素子などが含まれる。

また、本明細書において、「第１」、「第２」、「第３」などの序数は、構成要素の混
同を避けるために付すものであり、数的に限定するものではないことを付記する。

本発明の一態様によれば、読み出し精度が高い、半導体メモリ装置又は半導体装置を提
供することができる。または、本発明の一態様によれば、半導体メモリ装置又は半導体装
置を小型化することができる。

メモリセル及び読み出し回路の回路構成を示す図。読み出し動作を説明するタイミングチャート。ビット線電位の変化を示す模式図。トランジスタの断面の模式図。メモリセルアレイ及び読み出し回路の回路構成を示す図。パラレル方式の読み出し動作を説明するタイミングチャート。メモリセルの一部の構成を示す断面の模式図。メモリセルの一部の構成を示す断面の模式図。半導体メモリ装置の構成を示すブロック図。半導体装置（ＲＦＩＤタグ）の構成を示すブロック図。半導体装置（ＲＦＩＤタグ）の上面の模式図。半導体装置（ＲＦＩＤタグ）の使用例を示すための模式図。

以下、本発明の実施の形態について、図面を用いて説明する。ただし、本発明は以下の
説明に限定されず、本発明の趣旨およびその範囲から逸脱することなく、その態様および
詳細をさまざまに変更し得ることは当業者であれば容易に理解される。したがって、本発
明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
本実施の形態では、アンチフューズを有する半導体メモリ装置について説明する。本実
施の形態で説明する半導体メモリ装置は、ＲＦＩＤタグの一部としても機能する。

本実施の形態に係る半導体メモリ装置の主要な回路構成について説明する。図１に、メ
モリセル１１１及び読み出し回路１５１の構成を示す。なお、図１では、メモリセル１１
１及び読み出し回路１５１をそれぞれ一つずつ示すが、個数は一つに限定されるものでは
ない。また、本実施の形態に係る半導体メモリ装置において書き込み回路を図示していな
いが、書き込み回路等が適宜設けられていてもよい。

メモリセル１１１は、ビット線１０３とワード線１０５との交差部に配置される。ビッ
ト線１０３は、ワード線１０５と交差して配置される。メモリセル１１１は、第１のトラ
ンジスタ１１３と、アンチフューズ１１５と、を有する。また、メモリセル１１１は、容
量素子１１７を有する構成としたが、容量素子１１７は設けなくてもよい。

メモリセル１１１において、第１のトランジスタ１１３は酸化物半導体をチャネル形成
領域に用いた構成とする。第１のトランジスタ１１３は、ゲートがワード線１０５に電気
的に接続され、ソース又はドレインの一方がビット線１０３に電気的に接続され、ソース
又はドレインの他方がアンチフューズ１１５の一方の電極に電気的に接続される。

アンチフューズ１１５は、他方の電極に接地電位１１９（ＧＮＤ）が与えられる。また
、メモリセル１１１に容量素子１１７を設ける場合、容量素子１１７は、一方の電極が第
１のトランジスタ１１３のソース又はドレインの他方及びアンチフューズ１１５の一方の
電極に電気的に接続され、他方の電極がアンチフューズ１１５の他方の電極に電気的に接
続されて接地電位１１９が与えられる。容量素子１１７は、アンチフューズ１１５に書き
込み動作を行う際の電力を補うためのアシスト容量として機能する。

読み出し回路１５１は、ビット線１０３と電気的に接続されて配置される。読み出し回
路１５１は、プリチャージ回路１５２と、クロックドインバータ１７３と、スイッチ１８
１と、を有する。スイッチ１８１は、メモリセル１１１と、クロックドインバータ１７３
及びプリチャージ回路１５２と、の間に配置される。

プリチャージ回路１５２は、第２のトランジスタ１６３と、ＮＡＮＤ回路１６１と、を
有する。第２のトランジスタ１６３は、酸化物半導体をチャネル形成領域に用いた構成と
する。

第２のトランジスタ１６３は、ゲートがＮＡＮＤ回路１６１の出力端子に電気的に接続
され、ソース又はドレインの一方が第１の配線１５３に電気的に接続され、ソース又はド
レインの他方がスイッチ１８１の一方の端子に電気的に接続される。ＮＡＮＤ回路１６１
は、入力端子の一方が第２の配線１５５に電気的に接続され、入力端子の他方が第３の配
線１５７に電気的に接続され、出力端子が第２のトランジスタ１６３のゲートに電気的に
接続される。

第１の配線１５３には電源電位（ＶＤＤ）が入力される。そのため、第１の配線１５３
は電源線としての機能を有する。第２の配線１５５にはアドレス信号が入力される。その
ため、第２の配線１５５はアドレス信号線としての機能を有する。第３の配線１５７には
プリチャージ信号が入力される。そのため、第３の配線１５７はプリチャージ信号線とし
ての機能を有する。

クロックドインバータ１７３は、入力端子がスイッチ１８１の一方の端子及びプリチャ
ージ回路１５２における第２のトランジスタ１６３のソース又はドレインの他方と電気的
に接続され、出力端子が第４の配線１７５と電気的に接続される。第４の配線１７５には
、メモリセル１１１に格納されたデータ、すなわちアンチフューズ１１５の抵抗状態が反
映された電位を有する出力信号が入力される。そのため、第４の配線は出力信号線として
の機能を有する。

スイッチ１８１は、一方の端子がクロックドインバータ１７３の入力端子及びプリチャ
ージ回路１５２における第２のトランジスタ１６３のソース又はドレインの他方に電気的
に接続され、他方の端子がビット線１０３に電気的に接続される。また、スイッチ１８１
における他方の端子は、ビット線１０３を介して、メモリセル１１１における第１のトラ
ンジスタ１１３のソース又はドレインの一方に電気的に接続される。

図１に示す回路の動作について、図２に示すタイミングチャートを用いて説明する。図
２は、図１に示す回路の読み出し動作を示すタイミングチャートである。

半導体メモリ装置内の動作は、クロック信号（ＣＬＫ）の立ち上がり又は立ち下がりに
同期して行われる。なお、クロック信号（ＣＬＫ）はクロックドインバータ１７３に入力
される。アクセス対象となるメモリセルは、アドレス信号（ＡＤＤＲ）で指定する。図２
では、例えば、アドレス信号（ＡＤＤＲ）＝Ｘ（Ｘは任意）で指定されるメモリセルに対
し、アクセスを行う場合を例示している。アドレス信号によって指定されたメモリセルに
対し、読み出し動作を行う。読み出し動作は、リードイネーブル信号（ＲＥ）がハイ電位
のときに行う。書き込み動作は、ライトイネーブル信号（ＷＥ）がハイ電位のときに行う
。リードイネーブル信号（ＲＥ）及びライトイネーブル信号（ＷＥ）によって、書き込み
回路（図１において図示せず）と読み出し回路１５１とを切り替え、書き込み動作または
読み出し動作を選択的に行うことができる。図２のタイミングチャートでは、リードイネ
ーブル信号（ＲＥ）をハイ電位とライトイネーブル信号（ＷＥ）をロー電位として、読み
出し回路１５１を用いて読み出し動作を行う場合のみを示している。プリチャージ動作は
読み出し動作に先だって行い、プリチャージ信号（ＰＲＥ）がロー電位のときに行う。

図２において、期間ＡＤは、読み出し動作を行うため、任意のメモリセル（ここではメ
モリセル１１１として説明する）にアクセスする期間である。読み出し動作は、リードイ
ネーブル信号（ＲＥ）をハイ電位にすることで行われる。また、期間ＡＤ中はスイッチ１
８１がオンになり、アドレス信号（ＡＤＤＲ）はアクティブ（ハイ電位）となる。

期間ＡＢは、ビット線１０３を充電するためにプリチャージ動作を行うプリチャージ期
間である。期間ＡＢ中のプリチャージ信号（ＰＲＥ）はロー電位となり、図１のプリチャ
ージ回路１５２におけるＮＡＮＤ回路１６１の出力端子の電位はハイ電位となるため、第
２のトランジスタ１６３はオンする。期間ＡＢにおいてスイッチ１８１はオンしているた
め、第１の配線１５３に入力される電位（ＶＤＤ）によってビット線１０３（ＢＬ）が充
電される。なお、期間ＡＢにおいて第１のトランジスタ１１３をオフさせるため、ワード
線１０５（ＷＬ）の電位はロー電位とする。

期間ＢＤは、読み出し動作を行い、データを反映させた電位を有する出力信号（ＯＵＴ
ＰＵＴ）を第４の配線１７５に出力する読み出し期間である。期間ＢＤにおいて第１のト
ランジスタ１１３をオンさせるため、ワード線１０５の電位はハイ電位とする。ビット線
１０３の電位は、アンチフューズ１１５の抵抗状態（抵抗値）に応じて放電される。その
ため、アンチフューズ１１５がショートしていなければ（高抵抗状態）、ビット線１０３
の電位は維持される。一方、アンチフューズ１１５がショートしていれば（低抵抗状態）
、ビット線１０３の電位は低下していく。図２では、ビット線１０３（ＢＬ）の電位の変
化の一例として、メモリセル１１１が「０」のデータを保持していた場合にビット線１０
３の電位は維持され（ｄａｔａ０）、メモリセル１１１が「１」のデータを保持していた
場合にビット線１０３の電位は低下していく（ｄａｔａ１）様子を模式的に示している。

なお、時点Ｂで、プリチャージ信号をハイ電位とすることでＮＡＮＤ回路１６１の出力
端子の電位をロー電位とし、第２のトランジスタ１６３をオフさせることで、プリチャー
ジ動作は止められている。

期間ＢＤにおいて、期間ＢＣはビット線１０３の電位を確定させるために必要な期間と
し、期間ＣＤはビット線１０３の電位から第４の配線１７５に出力する出力信号を確定す
る期間とする。ビット線１０３の電位は、クロックドインバータ１７３の入力端子に入力
される。そして、クロックドインバータ１７３の出力端子から第４の配線１７５に、アン
チフューズ１１５の抵抗状態（ビット線１０３の電位）が反映された電位を有する出力信
号（ＯＵＴＰＵＴ）が出力される。

図１のメモリセル１１１における第１のトランジスタ１１３は酸化物半導体をチャネル
形成領域に用いた構成を有する。酸化物半導体をチャネル形成領域に用いることで、第１
のトランジスタ１１３はオフ電流を十分に小さくすることができるため、プリチャージ動
作を行っている際にビット線１０３の電位が第１のトランジスタ１１３を介してリークし
てしまうことを防ぐことができる。

ここで、ＲＦＩＤは、規格により、読み出し動作に使用できる時間が制約されている。
プリチャージ動作は読み出し動作に使用できる時間内に行う必要があるため、プリチャー
ジ期間が長引くと実際にデータを読み出す時間が足りなくなる恐れがある。

そこで、本実施の形態のように、酸化物半導体をチャネル形成領域に用いた第１のトラ
ンジスタ１１３を適用する。これにより、第１のトランジスタ１１３は、オフ電流が十分
小さいトランジスタとなるため、プリチャージ動作中にビット線１０３の電位が第１のト
ランジスタ１１３を介してリークしてしまうのを防ぐことができる。その結果、プリチャ
ージ期間後に、十分なデータの読み出し期間を確保できることになり、読み出し精度向上
につなげることができる。

図２において、Ｔｃｌｋはクロック１周期の期間を示し、Ｔａｄｄｒはアクセス対象の
メモリセルにアクセスしている期間を示し、Ｔｐｒｅはプリチャージ動作を行う期間を示
し、Ｔｄａｔａはデータが確定するまでの期間（ビット線の電位を確定させるまでの期間
）を示している。

例えば、ＩＳＯ１５６９３に準拠する場合、１ビットの読み出し動作に使用できる時間
は、Ｔｃｌｋ：１８．８８μｓ、Ｔａｄｄｒ：３７．７６μｓ、Ｔｐｒｅ：９．４４μｓ
、Ｔｄａｔａ：２８．３２μｓとなる。また、ＮＦＣ−Ｆｏｒｕｍ−Ｔｙｐｅ３に準拠す
る場合、１ビットの読み出し動作に使用できる時間はＩＳＯ１５６９３に準拠する場合よ
りも非常に短時間になり、Ｔｃｌｋ：２．３６μｓ、Ｔａｄｄｒ：４．７２μｓ、Ｔｐｒ
ｅ：１．１８μｓ、Ｔｄａｔａ：４．７２μｓとなる。

上述のように、規格により時間の制約がある場合、個々の構成には些細なリークであっ
ても、半導体メモリ装置全体としては多大な影響を与えかねない。例えば、上述のＮＦＣ
−Ｆｏｒｕｍ−Ｔｙｐｅ３に準拠する場合は、プリチャージ動作に費やせる時間は非常に
短い。そのため、プリチャージ期間中にビット線の電位がリークしていけば、制限時間内
にプリチャージが完了しない事態となりうる。また、プリチャージ期間が長引くことで、
データの読み出し期間を十分に確保できない恐れもある。

本実施の形態のように、第１のトランジスタ１１３をオフ電流が十分小さいトランジス
タとすることで、プリチャージ期間中にビット線の電位がリークしていくことを防ぐこと
ができ、プリチャージ期間の短縮に寄与することができる。その結果、データの読み出し
期間を十分確保することができ、読み出し精度を高めることができる。

また、読み出し期間においては、アンチフューズ１１５の抵抗状態に応じてビット線１
０３の電位が放電される。ビット線１０３の電位は、アンチフューズ１１５がショートし
ていない（高抵抗状態）場合は維持され、アンチフューズ１１５がショートしている（低
抵抗状態）場合は低下していく。出力信号は、ビット線１０３の電位を反映させた電位を
有する。

本実施の形態のように、第２のトランジスタ１６３をオフ電流が十分小さいトランジス
タとすることで、読み出し期間において第２のトランジスタ１６３からのリーク電流によ
り、読み出し動作中のビット線の電位が変動する又はビット線の電位の検出が困難になる
ことを防ぐことができる。これにより、リーク電流に起因するデータの誤読み出しを防ぐ
ことができ、データの読み出し精度を高めることができる。

さらに、図３に、図２に示すタイミングチャートに従って半導体メモリ装置を動作させ
た場合の、ビット線１０３の電位の変化の様子を模式的に示す。図３において、（ｐ）は
、アンチフューズ１１５をショートさせて十分に抵抗が下がる場合（低抵抗状態）を示す
。（ｑ）は、アンチフューズ１１５をショートさせない場合（高抵抗状態）を示す。（ｒ
）は、アンチフューズ１１５が中途半端にショートしてしまい、（ｐ）と比較して十分に
抵抗が下がらない場合を示す。

（ｐ）の場合は、時点Ｂ以降でビット線電位が急速に低下していき、時点Ｃにおけるビ
ット線電位はＧＮＤ又はほぼＧＮＤに近い値となる。そして、期間ＣＤのビット線電位に
応じて、データ１が出力される。

（ｑ）の場合は、時点Ｂ以降でもビット線電位がほとんど低下せず、時点Ｃでのビット
線電位はほぼＶＤＤに近い値となる。そして、期間ＣＤのビット線電位に応じて、データ
０が出力される。

（ｒ）の場合は、時点Ｂ以降のビット線電位の低下していく割合が（ｐ）の場合よりも
遅い。そのため、時点Ｃの設定が時点Ｂに近すぎると、ビット線電位が十分に下がりきら
ず、データ１として出力できない恐れがある。

しかし、（ｒ）の場合でも十分な長さの読み出し期間を確保できれば、ビット線電位が
所望の値に低下するまで、時点Ｃの設定を遅くすることができる。そして、データ１を出
力することができる。したがって、本実施の形態のように、プリチャージ期間の短縮を図
り、その後の読み出し期間の十分な確保を可能とすることで、（ｒ）のような中途半端な
ショートを起こしたアンチフューズを有するメモリセルのデータも読み取ることができ、
読み出し精度を高めることができる。

以上のように、本実施の形態に係る半導体メモリ装置では、メモリセルを構成するトラ
ンジスタ及び読み出し回路内のトランジスタとして、オフ電流が十分小さいトランジスタ
を適用し、プリチャージ動作を含め、読み出し動作に影響するリーク電流を極力排除する
ことで、データの読み出し精度を高めることができる。

なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み
合わせることができる。

（実施の形態２）
本実施の形態では、上記実施の形態１に示したオフ電流が十分小さいトランジスタとし
て適用できるトランジスタについて説明する。図４（Ａ）乃至（Ｃ）に、本実施の形態に
係るトランジスタの断面の模式図を示す。

図４（Ａ）に示すトランジスタ３１３は、絶縁表面３０３上に設けられたソース電極又
はドレイン電極として機能する一対の導電層３０５ａ及び導電層３０５ｂと、導電層３０
５ａ及び導電層３０５ｂ上に設けられた半導体層３０７と、半導体層３０７上に設けられ
たゲート絶縁層３０９と、ゲート絶縁層３０９上に設けられたゲート電極３１１と、で構
成されている。

図４（Ａ）に示すトランジスタ３１３は、半導体層３０７上方にゲート電極３１１が設
けられたトップゲート型の構造である。また、ソース電極又はドレイン電極として機能す
る導電層３０５ａ及び導電層３０５ｂが半導体層３０７下に設けられたボトムコンタクト
型の構造である。なお、トランジスタ３１３は、導電層３０５ａ及び導電層３０５ｂが半
導体層３０７上に設けられたトップコンタクト型の構造とすることもできる。

半導体層３０７は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系
金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ
−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や
、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚ
ｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系や、Ｉｎ−Ｏ
系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などの酸化物半導体を用いて形成する。ここで、例えば、Ｉ
ｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、少なくともＩｎとＧａとＺｎとを含む酸化物で
あり、その組成比に特に制限はない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい
。また、上記酸化物半導体はＳｉＯ_２を含んでもよい。

また、半導体層３０７は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される酸化
物半導体を用いて形成することができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ若しくはＣｏ
から選ばれた一の金属元素、又は複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及
びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。

また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの
組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ
_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比
に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝
１５：１〜１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２〜３：４）
とする。
例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：
Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

半導体層３０７は、スパッタリング法によって形成することが好ましい。例えば、上述
した系の酸化物ターゲットを用いて、スパッタリング法により半導体層３０７を形成する
ことができる。

ここで、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体でなる半
導体層３０７に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化
物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体でな
る半導体層３０７において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を
低減することができる。

また、酸化物半導体でなる半導体層３０７の形成時に、スパッタリング装置の処理室の圧
力を０．４Ｐａ以下とすることで、被成膜面及び被成膜物への、アルカリ金属、水素等の
不純物の混入を低減することができる。なお、被成膜物に含まれる水素は、水素原子の他
、水素分子、水、水酸基、または水素化物として含まれる場合もある。

また、スパッタリング装置の処理室の排気系として吸着型の真空ポンプ（例えばクライオ
ポンプなど）を用いることで、排気系からアルカリ金属、水素原子、水素分子、水、水酸
基、または水素化物等の不純物の逆流を低減することができる。また、排気手段としては
、ターボポンプにコールドトラップを加えたものであってもよい。

酸化物半導体でなる半導体層３０７の形成後、必要であれば、水素及び水分をほとんど
含まない雰囲気下（窒素雰囲気、酸素雰囲気、乾燥空気雰囲気（例えば、水分については
露点−４０℃以下、好ましくは露点−６０℃以下）など）で加熱処理（温度範囲２００℃
以上４５０℃以下）を行ってもよい。この加熱処理は、酸化物半導体でなる半導体層３０
７中からＨ、ＯＨなどを脱離させる脱水化または脱水素化とも呼ぶことができ、不活性雰
囲気下で昇温し、途中で切り替え酸素を含む雰囲気下とする加熱処理を行う場合や、酸素
雰囲気下で加熱処理を行う場合は、加酸化処理とも呼べる。

また、半導体層３０７に適用する酸化物半導体として、ｎ型不純物である水素を酸化物
半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化
することにより、Ｉ型（真性）の酸化物半導体、又はＩ型（真性）に限りなく近い酸化物
半導体を適用することができる。すなわち、不純物を添加してＩ型化するのでなく、水素
や水等の不純物を極力除去したことにより、高純度化されたＩ型（真性半導体）又はそれ
に近づける。したがって、トランジスタ３１３が有する酸化物半導体層を、高純度化及び
電気的にＩ型（真性）化された酸化物半導体層とすることができる。

なお、高純度化された酸化物半導体中は、キャリアが極めて少なく（ゼロに近い）、キ
ャリア濃度は１×１０^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、さらに
好ましくは１×１０^１１／ｃｍ^３未満である。

酸化物半導体中にキャリアが極めて少ないため、トランジスタでは、オフ電流を少なく
することができる。上記実施の形態１の半導体メモリ装置に組み込まれることを考慮する
と、トランジスタ３１３のオフ電流は少なければ少ないほど好ましい。

なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含ま
れていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ
石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体
の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６
２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体
を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成
する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化
物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。
また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を
分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向
にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化
が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジス
タの特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合に
おいて顕著に現れる。従って、酸化物半導体膜中の水素濃度が１×１０^１８／ｃｍ^３以下
、より好ましくは１×１０^１７／ｃｍ^３以下である場合には、上記不純物の濃度を低減す
ることが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１
０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１
^５／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下
、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×
１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

具体的には、上述の高純度化された酸化物半導体を有するトランジスタは、オフ状態に
おける電流値（オフ電流値）を１０ａＡ／μｍ（１×１０^−１７Ａ／μｍ）以下、さらに
は１ａＡ／μｍ（１×１０^−１８Ａ／μｍ）以下、さらには１０ｚＡ／μｍ（１×１０⁻
^２０Ａ／μｍ）以下レベルにまで低くすることができる。また、上述の高純度化された酸
化物半導体を有するトランジスタは、オフ状態における電流値（オフ電流値）を１００ｙ
Ａ／μｍ（１×１０^−２２Ａ／μｍ）以下、好ましくは１０ｙＡ／μｍ（１×１０^−２３
Ａ／μｍ）以下、更に好ましくは１ｙＡ／μｍ（１×１０^−２４Ａ／μｍ）以下にするこ
とができる。

また、Ｓｎなどのｐ型の導電性を付与する不純物を酸化物半導体でなる半導体層３０７
にドープすることで、酸化物半導体でなる半導体層３０７を弱いｐ型とし、オフ電流の低
減を図ってもよい。

高純度化された酸化物半導体を具備するトランジスタを、上記実施の形態１の第１のト
ランジスタ１１３及び第２のトランジスタ１６３として適用することで、オフ電流を極め
て小さくすることができる。したがって、半導体メモリ装置の読み出し精度をさらに高め
ることが可能となる。

絶縁表面３０３は、例えば基板上に絶縁層が設けられた構造とする。基板は、後の作製
工程に耐えられるものであれば限定されない。例えば、基板として、ガラス基板などの絶
縁性基板、シリコン基板などの半導体基板、金属基板などの導電性基板、プラスチックな
どの可撓性基板などが挙げられる。絶縁層は、基板からの不純物の拡散を防止する下地と
なる。例えば、下地となる絶縁層は、酸化シリコン、酸化窒化シリコン、窒化シリコン、
酸化ハフニウム、酸化アルミニウム、又は酸化タンタルなどの絶縁層を用いて、単層構造
又は２層以上の積層構造で形成する。なお、絶縁層は、極力、水素や水を含まないことが
好ましい。

導電層３０５ａ及び導電層３０５ｂは、チタン、アルミニウム、タングステン、クロム
、銅、タンタル、若しくはモリブデンなどから選択される金属材料、又は前述した金属材
料を成分とする合金材料などを用いて形成する。また、マンガン、マグネシウム、ジルコ
ニウム、又はベリリウムから選択される材料を用いて形成することができる。また、アル
ミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、若しく
はスカンジウムから選択される一の元素又は複数の元素を添加した材料を用いて形成する
こともできる。例えば、Ｃｕ−Ｍｇ−Ａｌ合金を用いることできる。なお、導電層３０５
ａ及び導電層３０５ｂは、単層構造又は２層以上の積層構造で形成することができる。例
えば、Ｃｕ−Ｍｇ−Ａｌ合金でなる層とＣｕでなる層との積層構造で形成することができ
る。

ゲート絶縁層３０９は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミ
ニウム、窒化アルミニウム、酸化窒化アルミニウム、又は酸化ハフニウムなどの絶縁層を
用いて、単層構造又は２層以上の積層構造で形成する。なお、ゲート絶縁層３０９は、極
力、水素や水を含まないように形成することが好ましい。

ゲート電極３１１は、モリブデン、チタン、クロム、タンタル、タングステン、アルミ
ニウム、銅、ネオジム若しくはスカンジウムなどから選択される金属材料、前述した金属
材料を主成分とする合金材料、又は前記金属材料の窒化物（窒化金属）を用いて、単層構
造又は２層以上の積層構造で形成することができる。例えば、Ｃｕ−Ｍｇ−Ａｌ合金を用
いることできる。例えば、Ｃｕ−Ｍｇ−Ａｌ合金でなる層とＣｕでなる層との積層構造で
形成することができる。ゲート電極３１１は、ゲート絶縁層３０９を間に介して、半導体
層３０７と重畳するように形成する。

図４（Ｂ）に示すトランジスタ３２３は、絶縁表面３０３上に設けられたゲート電極３
１１と、ゲート電極３１１を覆って設けられたゲート絶縁層３０９と、ゲート絶縁層３０
９上に設けられた半導体層３０７と、半導体層３０７上に設けられた一対の導電層３０５
ａ及び導電層３０５ｂと、で構成されている。また、トランジスタ３２３上を覆ってパッ
シベーション層３１５が設けられている。

パッシベーション層３１５は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハ
フニウム、酸化アルミニウム、又は酸化タンタルなどの材料を用いて形成することができ
る。なお、トランジスタ３２３上にパッシベーション層などの絶縁層を形成するか否か、
絶縁層の積層数及び絶縁層の厚さなどは、トランジスタの用途などに応じて適宜変更可能
である。

トランジスタ３２３は、ゲート電極３１１上に半導体層３０７が設けられたボトムゲー
ト型の構造である。また、ソース電極又はドレイン電極として機能する導電層３０５ａ及
び導電層３０５ｂが半導体層３０７上に設けられたトップコンタクト型の構造である。ま
た、導電層３０５ａと導電層３０５ｂとの間において、半導体層３０７の一部がエッチン
グされたチャネルエッチ構造である。なお、トランジスタ３２３は、導電層３０５ａ及び
導電層３０５ｂが半導体層３０７下に設けられたボトムコンタクト型の構造とすることも
できる。

図４（Ｃ）に示すトランジスタ３３３は、図４（Ｂ）に示すトランジスタ３２３の構成
に加えて、半導体層３０７上にチャネル保護層３１７が設けられた構成を有する。絶縁表
面３０３上に設けられたゲート電極３１１と、ゲート電極３１１を覆って設けられたゲー
ト絶縁層３０９と、ゲート絶縁層３０９上に設けられた半導体層３０７と、ゲート電極３
１１と重なる位置において半導体層３０７上に設けられたチャネル保護層３１７と、半導
体層３０７上に設けられた一対の導電層３０５ａ及び導電層３０５ｂと、で構成されてい
る。また、トランジスタ３３３上を覆ってパッシベーション層３１５が設けられている。

トランジスタ３３３は、チャネル保護層３１７を設けることによって、半導体層３０７
のチャネル形成領域となる領域に対する、後工程時におけるダメージ（エッチング工程に
おけるプラズマ損傷やエッチング剤による膜減りなど）を防ぐことができる。

図４（Ａ）乃至（Ｃ）に示すような、酸化物半導体を用いた半導体層３０７をチャネル
形成領域とするトランジスタ３１３、トランジスタ３２３、トランジスタ３３３を、上記
実施の形態１に示した構成におけるトランジスタとして用いることができる。本実施の形
態のように、酸化物半導体を用いて半導体層３０７を形成することで、十分にオフ電流が
小さいトランジスタを提供することが可能となる。その結果、半導体メモリ装置又は半導
体装置の読み出し精度向上につなげることができる。

（実施の形態３）
本実施の形態では、メモリセルがマトリクス状に配置されたメモリセルアレイと、読み
出し回路と、を備えた半導体メモリ装置について、図５を用いて説明する。なお、上記実
施の形態１における図１と同じ構成については同じ符号を付し、詳細な説明は省略する。

図５に、メモリセルアレイ１０１及び読み出し回路１５１の構成を示す。なお、本実施
の形態に係る半導体メモリ装置において、書き込み回路等が適宜設けられていてもよい。

メモリセルアレイ１０１は、（ｍ×ｎ）個のメモリセルＭＣ（ｘ，ｙ）を有する。各メ
モリセルＭＣ（ｘ，ｙ）は、ビット線ＢＬｘとワード線ＷＬｙとの交差部に配置される。
なお、ｍは１以上の整数、ｎは１以上の整数、ｘは１以上ｍ以下の整数、ｙは１以上ｎ以
下の整数とする。

メモリセルＭＣ（ｘ，ｙ）は、図１におけるメモリセル１１１に相当する。ビット線Ｂ
Ｌｘは、図１におけるビット線１０３に相当する。ワード線ＷＬｙは、図１におけるワー
ド線１０５に相当する。ここでは、メモリセルアレイは、ｍ本のビット線ＢＬｘと、ｎ本
のワード線ＷＬｙと、を有する。

なお、図５では、アンチフューズ１１５がショートしている状態（低抵抗状態）をアン
チフューズ１１５ｐとし、アンチフューズ１１５がショートしていない状態（高抵抗状態
）をアンチフューズ１１５ｑとして示している。

読み出し回路１５１は、ビット線ＢＬｘと電気的に接続されて配置される。図５では、
ｍ本のビット線ＢＬｘが配置されており、ｍ本のビット線ＢＬｘそれぞれに読み出し回路
１５１が配置される。

なお、本実施の形態における読み出し回路１５１は、図１におけるクロックドインバー
タ１７３の代わりにラッチ回路１９１を有する。また、ラッチ回路１９１は、全ての読み
出し回路１５１に共通である。

ラッチ回路１９１は、入力端子が各読み出し回路１５１のスイッチ１８１の一方の端子
及び第２のトランジスタ１６３のソース又はドレインの他方と電気的に接続され、出力端
子が第４の配線１７５と電気的に接続される。また、ラッチ回路１９１の他の入力端子が
第５の配線１９３に電気的に接続される。第５の配線１９３には、ラッチ信号が入力され
る。そのため、第５の配線１９３は、ラッチ信号線としての機能を有する。ラッチ信号が
ハイ電位のときに、ラッチ回路１９１から第４の配線１７５に出力信号が出力される。

本実施の形態に係る半導体メモリ装置は、パラレル方式でデータを読み出すことが可能
である。パラレル方式のデータ読み出しについて、図５及び図６を用いて説明する。

図６において、半導体メモリ装置内の動作は、図２の説明と同じく、クロック信号（Ｃ
ＬＫ）の立ち上がり又は立ち下がりに同期して行われる。アクセス対象となるメモリセル
は、アドレス信号（ＡＤＤＲ（ｒｏｗ）、ＡＤＤＲ（ｃｏｌｕｍｎ））で指定する。

アドレス信号は、ローデコーダを指定するアドレス信号（ＡＤＤＲ（ｒｏｗ））と、コ
ラムデコーダを指定するアドレス信号（ＡＤＤＲ（ｃｏｌｕｍｎ））と、に分かれる。ロ
ーデコーダは、アドレス信号（ＡＤＤＲ（ｒｏｗ））の組み合わせにより、常に１つだけ
指定される。コラムデコーダは、アドレス信号（ＡＤＤＲ（ｃｏｌｕｍｎ））の組み合わ
せにより、１つ又は全てが指定される。したがって、シリアル方式でデータを読み出す場
合は１つのコラムデコーダを指定して読み出し動作を行い、パラレル方式でデータを読み
出す場合は全てのコラムデコーダを指定して読み出し動作を行う。

図６において、ローデコーダを指定するアドレス信号（ＡＤＤＲ（ｒｏｗ））は複数の
信号で構成され、信号の組み合わせで駆動するローデコーダを１つだけ選択する。例えば
、ワード線ＷＬが３２本ある場合（ｎ＝３２）は５ビットのアドレスとなり、ＡＤＤＲ（
ｒｏｗ）＝０００００でＷＬ［０］を選択し、ＡＤＤＲ（ｒｏｗ）＝１１１１１でＷＬ［
３１］を選択する。なお、ＷＬ［ｙ−１］は図５のワード線ＷＬｙを示す。つまり、ＷＬ
［０］は図５のワード線ＷＬ１に相当する。

また、図６において、コラムデコーダを指定するアドレス信号（ＡＤＤＲ（ｃｏｌｕｍ
ｎ））は複数の信号で構成され、信号の組み合わせで駆動するコラムデコーダを１つ又は
全て選択する。例えば、ビット線ＢＬが３２本ある場合（ｍ＝３２）は６ビットのアドレ
スとなり、ＡＤＤＲ（ｃｏｌｕｍｎ）＝００００００でＢＬ［０］を選択し、ＡＤＤＲ（
ｃｏｌｕｍｎ）＝０１１１１１でＢＬ［３１］を選択し、ＡＤＤＲ（ｃｏｌｕｍｎ）＝１
ＸＸＸＸＸ（Ｘはそれぞれ任意）で全ビットを選択する。なお、ＢＬ［ｘ−１］は図５の
ビット線ＢＬｘを示す。つまり、ＢＬ［０］は図５のビット線ＢＬ１に相当する。

図６では、図５の１行目のメモリセルＭＣ（ｘ，１）を選択してパラレル方式で読み出
し動作を行う例を示している。したがって、期間ＡＤにおいて、ＡＤＤＲ（ｒｏｗ）＝０
００００、ＡＤＤＲ（ｃｏｌｕｍｎ）＝１ＸＸＸＸＸがアクティブ（ハイ電位）となって
いる。読み出し動作は、リードイネーブル信号（ＲＥ）をハイ電位にすることで行われる
。また、期間ＡＤ中はスイッチ１８１がオンである。

プリチャージ期間である期間ＡＢにおいて、プリチャージ信号（ＰＲＥ）はロー電位と
なり、図５のプリチャージ回路１５２におけるＮＡＮＤ回路１６１の出力端子の電位はハ
イ電位となるため、第２のトランジスタ１６３はオンする。期間ＡＢにおいてスイッチ１
８１はオンしているため、第１の配線１５３に入力される電位（ＶＤＤ）によってビット
線ＢＬｘが充電される。ここでは、パラレル方式で読み出し動作を行うため、ｍ本のビッ
ト線ＢＬｘそれぞれに対応する読み出し回路１５１により、ｍ本のビット線ＢＬｘそれぞ
れがＶＤＤに充電される。なお、期間ＡＢにおいて、１行目のメモリセルＭＣ（ｘ，１）
を含む全メモリセルＭＣ（ｘ，ｙ）の第１のトランジスタ１１３はオフさせる。そのため
、１行目のワード線ＷＬ１を含む全てのワード線ＷＬｎの電位はロー電位とする。

読み出し期間である期間ＢＤにおいて、読み出し動作を行い、メモリセルＭＣ（ｘ，１
）に格納されたデータ（アンチフューズ１１５の抵抗状態）を反映させた電位（ビット線
ＢＬｘの電位を反映させた電位）を有する出力信号（ＯＵＴＰＵＴ）を第４の配線１７５
に出力する。期間ＢＤにおいて、１行目のメモリセルＭＣ（ｘ，１）それぞれの第１のト
ランジスタ１１３をオンさせるため、ワード線ＷＬ１（ＷＬ［０］）の電位はハイ電位と
する。このとき、ビット線ＢＬｘ（ＢＬ［０］乃至ＢＬ［ｍ−１］それぞれ）の電位は、
アンチフューズ１１５の抵抗状態に応じて放電される。

図５では、メモリセルＭＣ（２，１）のアンチフューズ１１５ｐがショートしており、
メモリセルＭＣ（１，１）のアンチフューズ１１５及びメモリセルＭＣ（ｍ，１）のアン
チフューズ１１５ｑがショートしていない例を示している。したがって、図６のＢＬ［１
］の電位は低下していき、ＢＬ［０］及びＢＬ［ｍ−１］の電位は維持される。

なお、時点Ｂでプリチャージ信号をハイ電位とすることでＮＡＮＤ回路１６１の出力端
子の電位をロー電位とし、第２のトランジスタ１６３をオフさせることで、プリチャージ
動作は止められている。

データを確定するまで十分な時間（ビット線ＢＬｘの電位を確定するために必要な時間
）が経過したところで、ラッチ信号（ＬＡＴ）をハイ電位とする。ここでは、時点Ｃでラ
ッチ信号をハイ電位とし、期間ＢＣはデータを確定させるために必要な期間とする。時点
Ｃ（ラッチ信号が立ち上がるタイミング）において、ビット線ＢＬｘの電位を確定し、第
４の配線１７５に出力する出力信号を確定する。全てのビット線ＢＬｘの電位は、それぞ
れ、ラッチ回路１９１の入力端子に入力される。そして、ラッチ回路１９１の出力端子か
ら第４の配線１７５に、１行目のアンチフューズ１１５の抵抗状態が反映された電位（ビ
ット線ＢＬｘの電位が反映された電位）を有する出力信号（ＯＵＴＰＵＴ）が出力される
。

図５のメモリセルＭＣ（ｘ，ｙ）における第１のトランジスタ１１３は酸化物半導体を
チャネル形成領域に用いた構成を有する。酸化物半導体をチャネル形成領域に用いて第１
のトランジスタ１１３のオフ電流を十分に小さくすることで、読み出し期間の際に選択し
ていない行（ワード線ＷＬｙ）のショートしたアンチフューズ１１５ｐによるリークを防
ぐことができる。その結果、選択していない行に起因したビット線電位の低下が起こりに
くく、ある程度長い期間ビット線電位を維持できる。これにより、パラレル方式での読み
出しが可能となる。

また、上記実施の形態１と同様、プリチャージ動作を行っている際にビット線ＢＬｘの
電位がリークするのを防ぐことができる。そのため、プリチャージ期間の短縮及び十分な
読み出し期間の確保を図ることができ、読み出し精度の向上につなげることができる。

また、第２のトランジスタ１６３もオフ電流が十分小さいトランジスタが適用されてい
るため、読み出し期間中の第２のトランジスタ１６３からのリーク電流により、読み出し
動作中のビット線の電位が変動する又はビット線の電位の検出が困難になることを防ぐこ
とができる。これにより、リーク電流に起因するデータの誤読み出しを防ぐことができ、
データの読み出し精度を高めることができる。

以上のように、本実施の形態に係る半導体メモリ装置では、メモリセルを構成するトラ
ンジスタ及び読み出し回路内のトランジスタとして、オフ電流が十分小さいトランジスタ
を適用し、プリチャージ動作を含め、読み出し動作に影響するリーク電流を極力排除する
ことで、パラレル方式で、且つ高精度なデータの読み出しを行うことができる。

（実施の形態４）
本実施の形態では、上記実施の形態１乃至３の構成を適用することで、半導体メモリ装
置の高集積化及び小型化が可能となることについて説明する。

アンチフューズが中途半端にショートした状態では、抵抗が所望の値まで下がりきれず
、データを正確に読み出せない問題がある。そのため、「アシスト容量」と呼ばれる容量
素子をアンチフューズに並列に接続して書き込み時の電力を補うことで、ショート後にア
ンチフューズの抵抗が所望の値まで下がらない不良を防ぎ、書き込み不良を防ぐ構成が知
られている。

しかし、アシスト容量を設ければ、その分メモリセルの面積は大きくなる。したがって
、半導体メモリ装置を占有するメモリセルの面積が増大する又は半導体メモリ装置自体が
大型化するなど、半導体メモリ装置の高集積化又は小型化を妨げることになる。

上記実施の形態１乃至３で説明したように、本実施の形態に係る半導体メモリ装置は、
メモリセルを構成するトランジスタ（第１のトランジスタ１１３）及び読みだし回路内の
トランジスタ（第２のトランジスタ１６３）として、オフ電流が十分小さいトランジスタ
を適用する。その結果、プリチャージ動作を含め、読み出し動作に影響するリーク電流を
極力排除することができるため、十分な読み出し期間を確保することができる。

ここで、上記図３の（ｒ）を用いて説明したように、上記実施の形態に係る半導体メモ
リ装置は、十分な長さの読み出し期間を確保することで、アンチフューズが中途半端にシ
ョートした状態であってもデータを読み出すことが可能となる。これにより、アシスト容
量の縮小又はアシスト容量を無くすことが可能となり、メモリセル面積の縮小化及び半導
体メモリ装置の小型化を図ることができる。

上記実施の形態１乃至３では、容量素子１１７が「アシスト容量」に相当する。したが
って、容量素子１１７を縮小又は容量素子１１７を無くすことが可能となる。

また、上記実施の形態３のように、パラレル方式でデータを読み出すことでｍ本分のビ
ット線ＢＬｘの電位を一度に読み出すことができる。そのため、シリアル方式でデータを
読み出す場合よりも、１つのメモリセルにおける読み出し期間を長くとることができる。
その結果、アシスト容量の大幅な縮小又はアシスト容量を完全に無くすことが可能となる
。また、アンチフューズが中途半端にショートした場合における読み出し可能な抵抗値の
範囲を広くすることができ、データの読み出し精度を高めることができる。

（実施の形態５）
本実施の形態では、上記実施の形態１乃至４に示したメモリセルの構成について説明す
る。

図７（Ａ）乃至（Ｃ）に、本実施の形態に係るメモリセルの一部を示す断面の模式図の
例を示す。

図７（Ａ）に示すメモリセルは、アンチフューズ８３０と、トランジスタ８５０と、が
設けられている。ここでは、アンチフューズ８３０の上方にトランジスタ８５０が設けら
れた例を示している。

アンチフューズ８３０は、基板８０１上に第１の絶縁層８０３及び第２の絶縁層８０５
を間に介して設けられた第１の導電層８３３ａと、第１の導電層８３３ａ上に設けられた
抵抗材料層８３５と、抵抗材料層８３５上に設けられた第２の導電層８３７ａと、で構成
される。第１の導電層８３３ａ及び第２の絶縁層８０５上には、第３の絶縁層８０７が設
けられている。抵抗材料層８３５は、第３の絶縁層８０７に設けられた開口部に設けられ
、第１の導電層８３３ａと接している。第１の導電層８３３ａと第２の導電層８３７ａと
の間に抵抗材料層８３５が挟持され、アンチフューズ８３０を構成している。

第１の導電層８３３ａは、アンチフューズ８３０の一方の電極として機能する。抵抗材
料層８３５は、アンチフューズ８３０に電圧を印加することで抵抗状態が変化（高抵抗状
態から低抵抗状態に変化）する材料を用いる。具体的には、抵抗材料層８３５は、半導体
層（例えば、アモルファスシリコン層など）、又は半導体層及び絶縁層（例えば、酸化シ
リコン層など）の積層構造で形成する。第２の導電層８３７ａは、アンチフューズ８３０
の他方の電極として機能する。

トランジスタ８５０は、第３の絶縁層８０７上に設けられた第２の導電層８３７ａ及び
第２の導電層８３７ｂと、第２の導電層８３７ａ及び第２の導電層８３７ｂ上に設けられ
た酸化物半導体層８５３ａと、酸化物半導体層８５３ａ上に第４の絶縁層８０９を間に介
して設けられた第３の導電層８５５ａと、で構成される。

第３の導電層８５５ａはゲート電極として機能する。第２の導電層８３７ａ及び第２の
導電層８３７ｂは、ソース電極又はドレイン電極として機能する。なお、第２の導電層８
３７ａは、トランジスタ８５０のソース電極又はドレイン電極の一方及びアンチフューズ
８３０の他方の電極として機能する。トランジスタ８５０と、アンチフューズ８３０と、
は、第２の導電層８３７ａを介して電気的に接続される。なお、トランジスタ８５０のソ
ース電極又はドレイン電極として機能する導電層と、アンチフューズ８３０を構成する電
極と、は、電気的に接続されていれば、同一層でなくともよい。

トランジスタ８５０としては、上記実施の形態２で説明したトランジスタの構成を適用
すればよい。ここでは、トランジスタ８５０の構成は図４（Ａ）のトランジスタ３１３に
相当する。第２の導電層８３７ａ及び第２の導電層８３７ｂは、図４（Ａ）の導電層３０
５ａ及び導電層３０５ｂに相当する。酸化物半導体層８５３ａは、図４（Ａ）の半導体層
３０７に相当する。第４の絶縁層８０９は、図４（Ａ）のゲート絶縁層３０９に相当する
。第３の導電層８５５ａは、図４（Ａ）のゲート電極３１１に相当する。

また、アンチフューズ８３０及びトランジスタ８５０上に第５の絶縁層８１１が設けら
れ、第５の絶縁層８１１上に第４の導電層８５７ａが設けられている。第４の導電層８５
７ａは、第５の絶縁層８１１に設けられた開口部に設けられ、第３の導電層８５５ａと接
している。第４の導電層８５７ａは、ゲート電極として機能する第３の導電層８５５ａの
引き出し配線（ゲート引き出し配線）として機能する。

基板８０１は、後の作製工程に耐えられる基板であれば限定されず、ガラス基板等を用
いればよい。

第１の絶縁層８０３及び第２の絶縁層８０５は、基板８０１からの不純物の拡散を防止
する下地となる。第３の絶縁層８０７及び第５の絶縁層８１１は、層間絶縁層として機能
する。第４の絶縁層８０９は、ゲート絶縁層として機能する。

第１の絶縁層８０３乃至第５の絶縁層８１１は、酸化シリコン、酸化窒化シリコン、窒
化シリコン、酸化ハフニウム、酸化アルミニウム、又は酸化タンタルなどの絶縁層を用い
て、単層構造又は２層以上の積層構造で形成する。また、層間絶縁層として機能する絶縁
層は、ポリイミド又はアクリル等の樹脂材料を用いて形成する事も可能である。なお、第
１の絶縁層８０３乃至第５の絶縁層８１１としては、極力、水素や水を含まない絶縁層を
用いることが好ましい。

図７（Ｂ）に示すメモリセルは、図７（Ａ）に示す構成に加えて容量素子８７０が設け
られている。容量素子８７０は、「アシスト容量」に相当する。ここでは、アンチフュー
ズ８３０の上方にトランジスタ８５０及び容量素子８７０が設けられた例を示している。

容量素子８７０は、第２の導電層８３７ａと、第２の導電層８３７ａ上に設けられた酸
化物半導体層８５３ｂと、酸化物半導体層８５３ｂ上に第４の絶縁層８０９を間に介して
設けられた第３の導電層８５５ｂと、で構成される。第２の導電層８３７ａは容量素子８
７０の一方の電極として機能し、第３の導電層８５５ｂは容量素子８７０の他方の電極と
して機能する。第２の導電層８３７ａと第３の導電層８５５ｂとの間に挟持される第４の
絶縁層８０９は、誘電体層として機能する。

容量素子８７０において、酸化物半導体層８５３ｂは、トランジスタ８５０の酸化物半
導体層８５３ａと同一層を加工して設ける例を示している。第３の導電層８５５ｂは、ト
ランジスタ８５０の第３の導電層８５５ａと同一層を加工して設ける例を示している。同
一層を加工して設けることでプロセスの簡略化を図ることができるが、本実施の形態は特
に限定されず、異なる材料層で形成してもよい。

また、容量素子８７０を構成する第２の導電層８３７ａは、トランジスタ８５０のソー
ス電極又はドレイン電極の一方及びアンチフューズ８３０の一方の電極としても機能する
。トランジスタ８５０、アンチフューズ８３０、及び容量素子８７０は、第２の導電層８
３７ａを介して電気的に接続される。なお、トランジスタ８５０、アンチフューズ８３０
、及び容量素子８７０は、電気的に接続されるのであれば、第２の導電層８３７ａを共通
の同一層で形成しなくともよい。

また、第４の導電層８５７ｂが、第５の絶縁層８１１に設けられた開口部に設けられて
いる。第４の導電層８５７ｂは、第３の導電層８５５ｂと接している。第４の導電層８５
７ｂは、容量素子８７０の他方の電極として機能する第３の導電層８５５ｂの引き出し配
線（容量引き出し配線）として機能する。

図７（Ｃ）は、図７（Ａ）に示す構成に加えて容量素子８７０が設けられている。また
、図７（Ｃ）は、容量素子８７０の上方にアンチフューズ８３０が設けられ、アンチフュ
ーズ８３０の上方にトランジスタ８５０が設けられた例を示している。

容量素子８７０は、第５の導電層８７２ａと、第５の導電層８７２ａ上に第２の絶縁層
８０５を間に介して設けられた第１の導電層８３３と、で構成される。第５の導電層８７
２ａは容量素子８７０の一方の電極として機能し、第１の導電層８３３は容量素子８７０
の他方の電極として機能する。第５の導電層８７２ａと第１の導電層８３３との間に挟持
される第２の絶縁層８０５は、誘電体層として機能する。

容量素子８７０を構成する第１の導電層８３３は、アンチフューズ８３０の一方の電極
としても機能する。また、容量素子８７０を構成する第５の導電層８７２ａには、第３の
絶縁層８０７に設けられた開口部を介して、第２の導電層８３７ａが電気的に接続されて
いる。トランジスタ８５０、アンチフューズ８３０、及び容量素子８７０は、第２の導電
層８３７ａを介して電気的に接続される。

図７（Ａ）乃至（Ｃ）に示すメモリセルにおいて、アンチフューズと電気的に接続され
るトランジスタとして、酸化物半導体層をチャネル形成領域に用いたトランジスタを適用
することで、リーク電流を防ぐことができ、メモリセルに格納されたデータの読み出し精
度を高めることができる。

また、上述のトランジスタの構成とすることでデータの読み出し期間を長く確保できる
ため、アンチフューズが中途半端にショートして抵抗が下がりきれなくとも、アンチフュ
ーズがショートした状態としてデータを読み出すことが可能である。そのため、書き込み
時の電力を補うためのアシスト容量として機能する容量素子を縮小化する、又は無くして
しまうことが可能となる。したがって、メモリセルの面積を縮小化でき、半導体メモリ装
置の小型化を実現することができる。

また、図８に、本実施の形態に係るメモリセルの一部と、その他の回路の一部と、を示
す断面の模式図の例を示す。図８には、メモリセルを構成するアンチフューズ８３０、ト
ランジスタ８５０、及び容量素子８７０と、その他の回路を構成するトランジスタ８９０
と、が示されている。ここでは、容量素子８７０及びトランジスタ８９０の上方にアンチ
フューズ８３０及びトランジスタ８５０が設けられた例を示している。

トランジスタ８９０は、トランジスタ８５０と異なり、シリコン等の半導体をチャネル
形成領域に用いて構成する。トランジスタ８９０は、半導体層８９１と、半導体層８９１
上に第２の絶縁層８０５を間に介して設けられた第１の導電層８３３ｂと、半導体層８９
１と電気的に接続する第２の導電層８３７ｃ及び第２の導電層８３７ｄと、で構成される
。

半導体層８９１は、一対の不純物領域８７２ｂ及び不純物領域８７２ｃと、不純物領域
８７２ｂと不純物領域８７２ｃとの間に位置するチャネル形成領域８９３と、を有する。
一対の不純物領域８７２ｂ及び不純物領域８７２ｃは、ソース領域又はドレイン領域とし
て機能する。なお、半導体層８９１には、適宜、ＬＤＤ（ＬｉｇｈｔＤｏｐｅｄＤｒ
ａｉｎ）領域やオフセット領域等を設けてもよい。

第２の導電層８３７ｃ及び第２の導電層８３７ｄは、ソース電極又はドレイン電極とし
て機能する。第２の導電層８３７ｃ又は第２の導電層８３７ｄの一方は、不純物領域８７
２ｂ又は不純物領域８７２ｃの一方と電気的に接続される。第２の導電層８３７ｃ又は第
２の導電層８３７ｄの他方は、不純物領域８７２ｂ又は不純物領域８７２ｃの他方と電気
的に接続される。

第１の導電層８３３ｂは、ゲート電極として機能する。第２の絶縁層８０５は、ゲート
絶縁層として機能する。また、第２の絶縁層８０５は、容量素子８７０においては誘電体
層として機能する。

トランジスタ８９０において、半導体層８９１は、容量素子８７０の第５の導電層８７
２ａと同一層を加工して設ける例を示している。なお、第５の導電層８７２ａと、不純物
領域８７２ｂ及び不純物領域８７２ｃには、一導電型を付与する不純物元素が添加されて
いる。第１の導電層８３３ｂは、アンチフューズ８３０の第１の導電層８３３ａと同一層
を加工して設ける例を示している。第２の導電層８３７ｃ及び第２の導電層８３７ｄは、
アンチフューズ８３０及びトランジスタ８５０の第２の導電層８３７ａ、並びにトランジ
スタ８５０の第２の導電層８３７ｂと同一層を加工して設ける例を示している。同一層を
加工して設けることでプロセスの簡略化を図ることができるが、本実施の形態は特に限定
されず、異なる材料層で形成してもよい。

本実施の形態において、メモリセルのアンチフューズ８３０と電気的に接続されるトラ
ンジスタ８５０としては、酸化物半導体層をチャネル形成領域に用いたトランジスタを適
用する。その他の回路においては、適宜シリコン等の半導体層をチャネル形成領域に用い
たトランジスタを適用することもできる。

（実施の形態６）
本実施の形態では、上記実施の形態に係る半導体メモリ装置の具体的な構成について説
明する。

図９は、半導体メモリ装置におけるメモリ部の構成をブロック図で示した一例である。
なお、図９に示すブロック図では、半導体メモリ装置内の回路を機能ごとに分類し、互い
に独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けること
が難しく、１つの回路が複数の機能に係ることもあり得る。

図９に示すメモリ部３０００は、メモリセルアレイ３００１、コラムデコーダ３００２
、ローデコーダ３００３、アドレスセレクタ３００４、セレクタ３００５、読み出し回路
／書き込み回路３００６、及び昇圧回路３００７を有する。ここで、メモリセルアレイ３
００１は、マトリクス状に配置された複数のメモリセルから構成される。

メモリセルは、図１におけるメモリセル１１１又は図５におけるメモリセルＭＣ（ｘ，
ｙ）に相当する。また、メモリセルは、ビット線（図１のビット線１０３又は図５のビッ
ト線ＢＬｘ）とワード線（図１のワード線１０５又は図５のワード線ＷＬｙ）との交差部
に配置される。

次に、メモリ部３０００の動作について説明する。メモリ部３０００には、動作信号と
してリードイネーブル信号（ＲＥ）、ライトイネーブル信号（ＷＥ）、アドレス信号（Ａ
ＤＤＲ）、プリチャージ信号（ＰＲＥ）、及び昇圧クロック信号（ＣＰ＿ＣＬＫ）が入力
される。また、電源として昇圧入力電圧（Ｖｉｎ）が入力される。なお、特に図示してい
ないが、動作電源としてＶＤＤ、ＧＮＤなど、回路を駆動させるために必要な電源も入力
される。

リードイネーブル信号（ＲＥ）、ライトイネーブル信号（ＷＥ）はセレクタ３００５に
入力され、メモリ部３０００の動作を決定する。一例として、ＲＥがアクティブで、ＷＥ
が非アクティブの場合、読み出し動作が行われる。また、ＷＥがアクティブで、ＲＥが非
アクティブの場合、書き込み動作が行われる。ＷＥ、ＲＥともに非アクティブの場合は、
待機状態となる。

書き込み動作を行う場合は、昇圧イネーブル信号（ＣＰＥ）が入力されたときにのみ、
昇圧回路３００７が動作するようにしてもよい。これにより、不必要な昇圧による消費電
流の増大を抑制することができる。また、書き込み動作又は読み出し動作を行う場合に、
コントロール信号（ｃｏｎｔ）をアドレスセレクタ３００４に入力する構成とすれば、待
機状態のときにデコーダ（コラムデコーダ３００２、ローデコーダ３００３）が駆動する
ことによる誤動作を防ぐことができる。

アドレス信号（ＡＤＤＲ）は、アドレスセレクタ３００４を介して分岐され、コラムデ
コーダ３００２及びローデコーダ３００３に入力される。コラムデコーダ３００２は複数
のデコーダで構成され、アドレス信号（ＡＤＤＲ）の値の組み合わせによって、１つ又は
全て駆動する。ローデコーダ３００３は複数のデコーダで構成され、アドレス信号（ＡＤ
ＤＲ）の値の組み合わせによって、１つだけ駆動する。そして、駆動したコラムデコーダ
３００２及びローデコーダ３００３の組み合わせによって、メモリセルアレイ３００１の
中から書き込み動作又は読み出し動作を行なうメモリセルが決定される。

なお、前述したように、書き込み動作及び読み出し動作の両方とも行なわない状態（待
機状態）のときは、セレクタ３００５からアドレスセレクタ３００４に入力されるコント
ロール信号（ｃｏｎｔ）により、デコーダ（コラムデコーダ３００２、ローデコーダ３０
０３）に入る信号を非アクティブにしてデコーダが選択されないようにする。

また、プリチャージ動作時には、ワード線に入力される電位がハイとならないように、
ローデコーダ３００３に入るアドレス信号はプリチャージ信号（ＰＲＥ）とＡＮＤをとる
ようにする。そうすれば、プリチャージ動作中、すなわちプリチャージ信号（ＰＲＥ）が
ロー電位の時にはローデコーダ３００３に入るアドレス信号は全てロー電位になるため、
どの列のワード線に入力される電位もハイとならない。

コラムデコーダ３００２に電気的に接続された読み出し回路／書き込み回路３００６は
、セレクタ３００５から入力される選択信号（ｓｅｌｅｃｔ）により、読み出し回路又は
書き込み回路のどちらかを駆動する。選択信号が書き込み動作のときには書き込み回路を
駆動させ、読み出し動作のときには読み出し回路を駆動させる。

書き込み回路は、レベルシフタ及びバッファで構成される。コラムデコーダ３００２に
よって選択された信号は、レベルシフタによって書き込み電圧に増幅され、バッファを通
してビット線に入力される。メモリセルのアンチフューズは、ビット線に入力される電圧
によってショートさせられるか否かが選択され、書き込みが行なわれる。

読み出し回路は、上記実施の形態１乃至３で説明した構成を有する。読み出し動作に先
立って、プリチャージ信号（ＰＲＥ）により、ビット線をプリチャージする。そしてアク
セスしたメモリセルに属するビット線電位からデータ「０」もしくはデータ「１」を読み
取り、読み取ったデータを出力信号（ＯＵＴＰＵＴ）として出力する。

昇圧回路３００７は、セレクタ３００５から入力されるＣＰＥがアクティブであるとき
に外部からの入力信号であるｃｐ＿ｃｌｋによって動作し、外部から入力される電源電圧
（Ｖｉｎ）を増幅してＶｏｕｔとしてセレクタ３００５に入力する。メモリ部３０００が
書き込み動作を行っているときに、セレクタ３００５に入力されたＶｏｕｔは、読み出し
回路／書き込み回路３００６の電源電圧（Ｖｃｏｌｄｅｃ）、及びローデコーダ３００３
の電源電圧（Ｖｒｏｗｄｅｃ）となる。書き込み回路は、レベルシフタを用い、選択した
ビット線に、選択したメモリセルのアンチフューズをショートさせるために充分な電圧を
印加する。昇圧回路３００７の構成としては、周知のものを用いることができる。

メモリ部３０００の構成に、上記実施の形態１乃至３で説明したメモリセル及び読み出
し回路等を組み込むことで、メモリ部３０００における読み出し精度を高めることができ
る。また、上記実施の形態４で説明したように、アシスト容量の面積を縮小又はアシスト
容量を無くすことが可能であるため、メモリ部３０００におけるメモリセルアレイ３００
１の占有面積を縮小化することができる。また、半導体メモリ装置の高集積化及び小型化
が可能となる。なお、この効果は、メモリセルアレイ３００１を構成するメモリセルが多
いほど、すなわちメモリビット数が多いほど顕著なものとなる。

（実施の形態７）
本実施の形態では、半導体メモリ装置を搭載した半導体装置に関して説明する。

本実施の形態に係る半導体装置は、内部にメモリ部を有し、メモリ部に必要な情報を記
憶し、非接触手段（例えば無線通信）を用いて外部と情報のやりとりを行うものである。
このような半導体装置はＲＦＩＤタグとも呼ばれ、物品などの個体情報を記憶させておき
、その情報を読み取ることにより物品を認識させる個体認証システムなどの用途に利用す
ることができる。

図１０は、本実施の形態に係る半導体装置の構成をブロック図で示した一例である。図
１０に示す半導体装置９００は、ＲＦ回路９０１、クロック生成回路９０２、ロジック回
路９０３、及びアンテナ部９１８により構成されている。アンテナ部９１８は、アンテナ
９１７を有する。

なお、図１０には示していないが、半導体装置９００は、通信装置（例えば、リーダな
どの無線通信装置）などの外部の回路とアンテナ９１７を介して無線信号の送受信を行っ
ている。データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う
電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波
方式の３つに大別される。本実施の形態ではいずれの方式でも適用することができる。

ＲＦ回路９０１は、電源回路９０４と、復調回路９０５と、変調回路９０６と、を有す
る。クロック生成回路９０２は、分周回路９０７と、カウンタ回路９０９と、基準クロッ
ク生成回路９１９と、を有する。ロジック回路９０３は、演算処理を行う機能を有し、コ
ントローラ９１３と、ＣＰＵ９１０（中央演算装置ともいう）と、ＲｅａｄＯｎｌｙ
ＭｅｍｏｒｙであるＲＯＭ９１１と、ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙである
ＲＡＭ９１２と、を有する。

また、コントローラ９１３は、ＣＰＵインターフェース９１４と、ＲＦインターフェー
ス９１５と、メモリコントローラ９１６と、を有する。

ＲＦ回路９０１において、電源回路９０４は、整流回路と、保持容量と、を有し、受信
した信号から電源電圧を生成し、その他の回路に供給する機能を有する。復調回路９０５
は、整流回路と、ＬＰＦ（ローパスフィルタ）と、を有し、通信信号からコマンドやデー
タを抽出する機能を有する。変調回路９０６は、送信データを変調する機能を有し、変調
したデータは、アンテナ９１７から送信信号として送信される。

次に、本実施の形態に係る半導体装置の動作について説明する。

まず、外部の通信装置から送信された信号が、半導体装置９００で受信される。半導体
装置９００に入力された受信信号は、復調回路９０５で復調された後、コントローラ９１
３におけるＲＦインターフェース９１５に出力される。ＲＦインターフェース９１５に入
力された受信信号は、ＣＰＵインターフェース９１４を介してＣＰＵ９１０で演算処理さ
れる。また、ＲＦインターフェース９１５に入力された受信信号により、メモリコントロ
ーラ９１６を介してＲＯＭ９１１、ＲＡＭ９１２に対するアクセスが行われる。

ＣＰＵ９１０による演算処理、ＲＯＭ９１１及び／又はＲＡＭ９１２におけるデータの
入出力後に送信データが生成される。送信データは、信号として変調回路９０６で変調さ
れ、アンテナ９１７から外部の通信装置に送信される。

上記実施の形態で説明した半導体メモリ装置を、本実施の形態に係る半導体装置のＲＯ
Ｍ９１１、ＲＡＭ９１２、またはその他のメモリ部として搭載することができる。本実施
の形態に係る半導体装置に、上記実施の形態に係る半導体メモリ装置を搭載することで、
半導体装置を小型化することができる。したがって、ＲＦＩＤタグなどとして利用するに
あたって、用途が広がり、デザイン性も向上する。

また、本実施の形態に係る半導体装置に関して、上面の模式図を用いて説明する。

図１１（Ａ）に示す半導体装置は、基板４００と、基板４００に設けられた素子部４０
１と、素子部４０１に電気的に接続されたアンテナ４０２と、を有する。また、図１１（
Ｂ）には、図１１（Ａ）と異なる構成のアンテナ４０２を有する例を示している。ここで
は、アンテナ４０２が図１０のアンテナ９１７に相当し、素子部４０１が図１０のアンテ
ナ部９１８以外の構成（ＲＦ回路９０１、クロック生成回路９０２、ロジック回路９０３
）に相当する。

図１１（Ａ）、（Ｂ）に示すような半導体装置において、上記実施の形態で説明した半
導体メモリ装置を適用することで、素子部４０１の面積を縮小することができる。したが
って、半導体装置自体の小型化を図ることができる。

次に、本実施の形態に係る半導体メモリ装置を搭載した半導体装置（ＲＦＩＤタグ）の
使用例について、図１２を用いて説明する。図１２で示す半導体装置６００は、図１０及
び図１１で示した半導体装置に相当する。

本実施の形態に係る半導体装置の用途は多岐に渡る。例えば、紙幣、硬貨、有価証券類
、無記名債券類、証書類（運転免許証や住民票等、図１２（Ａ）参照）、記録媒体（ＤＶ
Ｄソフトやビデオテープ等、図１２（Ｂ）参照）、包装用容器類（包装紙やボトル等、図
１２（Ｃ）参照）、乗り物類（自転車等、図１２（Ｄ）参照）、身の回り品（鞄や眼鏡等
、図１２（Ｅ）参照）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子
機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若
しくは各物品に取り付ける荷札（図１２（Ｆ）参照）等に、本実施の形態に係る半導体装
置６００を設けて使用することができる。

半導体装置６００は、物品に実装する、物品の表面に貼る、または物品に埋め込む等に
より、物品に固定することができる。例えば、物品が本であれば、半導体装置６００を紙
に埋め込むことで、固定することができる。また、物品に有機樹脂からなるパッケージと
して固定されるのであれば、半導体装置６００を有機樹脂に埋め込むことで、物品に固定
することができる。

本実施の形態に係る半導体装置６００は小型化することができるため、物品に固定した
後も物品自体のデザイン性を損なわずにすむ。また、紙幣、硬貨、有価証券類、無記名債
券類、または証書類等に半導体装置６００を設けることにより、認証機能を設けることが
でき、紙幣等の偽造防止に役立てることができる。また、包装用容器類、記録媒体、身の
回り品、食品類、衣類、生活用品類、または電子機器等に半導体装置６００を取り付ける
ことにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類に
半導体装置６００を取り付けることで、盗難などに対するセキュリティ性を高めることが
できる。

以上のように、本実施の形態に係る半導体メモリ装置を搭載した半導体装置は、多岐に
渡る用途に用いることができる。本実施の形態に係る半導体装置は、高精度なデータの読
み出しを行うことができるため、物品の認証性、セキュリティ性などの信頼性を高めるこ
とにつなげることができる。

１０１メモリセルアレイ
１０３ビット線
１０５ワード線
１１１メモリセル
１１３第１のトランジスタ
１１５アンチフューズ
１１７容量素子
１１９接地電位
１５１読み出し回路
１５２プリチャージ回路
１５３第１の配線
１５５第２の配線
１５７第３の配線
１６１ＮＡＮＤ回路
１６３第２のトランジスタ
１７３クロックドインバータ
１７５第４の配線
１８１スイッチ
１９１ラッチ回路
１９３配線
３０３絶縁表面
３０７半導体層
３０９ゲート絶縁層
３１１ゲート電極
３１３トランジスタ
３１５パッシベーション層
３１７チャネル保護層
３２３トランジスタ
３３３トランジスタ
４００基板
４０１素子部
４０２アンテナ
６００半導体装置
８０１基板
８０３絶縁層
８０５絶縁層
８０７絶縁層
８０９絶縁層
８１１絶縁層
８３０アンチフューズ
８３３導電層
８３５抵抗材料層
８５０トランジスタ
８７０容量素子
８９０トランジスタ
８９１半導体層
８９３チャネル形成領域
９００半導体装置
９０１ＲＦ回路
９０２クロック生成回路
９０３ロジック回路
９０４電源回路
９０５復調回路
９０６変調回路
９０７分周回路
９０９カウンタ回路
９１０ＣＰＵ
９１１ＲＯＭ
９１２ＲＡＭ
９１３コントローラ
９１４ＣＰＵインターフェース
９１５ＲＦインターフェース
９１６メモリコントローラ
９１７アンテナ
９１８アンテナ部
９１９基準クロック生成回路
１１５ｐアンチフューズ
１１５ｑアンチフューズ
３０００メモリ部
３００１メモリセルアレイ
３００２コラムデコーダ
３００３ローデコーダ
３００４アドレスセレクタ
３００５セレクタ
３００６回路
３００７昇圧回路
３０５ａ導電層
３０５ｂ導電層
８３３ａ導電層
８３３ｂ導電層
８３７ａ導電層
８３７ｂ導電層
８３７ｃ導電層
８３７ｄ導電層
８５３ａ酸化物半導体層
８５３ｂ酸化物半導体層
８５５ａ導電層
８５５ｂ導電層
８５７ａ導電層
８５７ｂ導電層
８７２ａ導電層
８７２ｂ不純物領域
８７２ｃ不純物領域

Claims

絶縁表面上に第１の導電層を有し、
前記第１の導電層上に第１の絶縁層を有し、
前記第１の絶縁層上に第２の導電層を有し、
前記第２の導電層上に第２の絶縁層を有し、
前記第２の絶縁層に、前記第２の導電層に達する開口部を有し、
前記第２の絶縁層上及び前記開口部内に第１の半導体層を有し、
前記第２の絶縁層上及び前記第１の半導体層上に第３の導電層を有し、
前記第２の絶縁層上に第４の導電層を有し、
前記第２の絶縁層上、前記第３の導電層上、及び前記第４の導電層上に第２の半導体層を有し、
前記第２の半導体層上に第３の絶縁層を有し、
前記第３の絶縁層上に第５の導電層を有し、
前記第２の導電層は、前記第１の導電層と重なる領域を有し、
前記第３の導電層は、前記第１の導電層と電気的に接続されており、
前記第５の導電層は、前記第２の半導体層と重なる領域を有することを特徴とする半導体装置。
絶縁表面上に第１の導電層を有し、
前記絶縁表面上に第３の半導体層を有し、
前記第１の導電層上及び前記第３の半導体層上に第１の絶縁層を有し、
前記第１の絶縁層上に第２の導電層を有し、
前記第１の絶縁層上に第６の導電層を有し、
前記第２の導電層上及び前記第６の導電層上に第２の絶縁層を有し、
前記第２の絶縁層に、前記第２の導電層に達する開口部を有し、
前記第２の絶縁層上及び前記開口部内に第１の半導体層を有し、
前記第２の絶縁層上及び前記第１の半導体層上に第３の導電層を有し、
前記第２の絶縁層上に第４の導電層を有し、
前記第２の絶縁層上に第７の導電層を有し、
前記第２の絶縁層上に第８の導電層を有し、
前記第２の絶縁層上、前記第３の導電層上、及び前記第４の導電層上に第２の半導体層を有し、
前記第２の半導体層上に第３の絶縁層を有し、
前記第３の絶縁層上に第５の導電層を有し、
前記第２の導電層は、前記第１の導電層と重なる領域を有し、
前記第３の導電層は、前記第１の導電層と電気的に接続されており、
前記第５の導電層は、前記第２の半導体層と重なる領域を有し、
前記第６の導電層は、前記第３の半導体層の有するチャネル形成領域と重なる領域を有し、
前記第７の導電層は、前記第３の半導体層の有するソース領域と電気的に接続されており、
前記第８の導電層は、前記第３の半導体層の有するドレイン領域と電気的に接続されていることを特徴とする半導体装置。