KR20130065738A

KR20130065738A - 산화물 반도체 메모리 장치

Info

Publication number: KR20130065738A
Application number: KR1020137014288A
Authority: KR
Inventors: 토시히코 사이토; 야스유키 타카하시
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2010-04-09
Filing date: 2011-03-14
Publication date: 2013-06-19
Also published as: TW201214459A; JP5984902B2; JP5093935B2; JP2011233221A; JP5656328B2; US8750022B2; WO2011125455A1; US20110249487A1; KR101321833B1; JP2015079974A; JP2012195050A; TWI543187B; KR20130036739A

Abstract

본 발명은, 판독 정밀도가 높은, 반도체 메모리 장치 또는 반도체 장치를 제공한다.
비트선, 워드선, 비트선과 워드선과의 교차부에 배치된 메모리 셀, 비트선에 전기적으로 접속된 판독 회로를 구비한다. 메모리 셀은 제 1 트랜지스터와 안티 퓨즈를 가진다. 판독 회로는 프리차지 회로, 클록드 인버터, 및 스위치를 가진다. 또한, 프리차지 회로는 제 2 트랜지스터와 NAND 회로를 포함한다. 제 1 트랜지스터 및 제 2 트랜지스터로서, 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터를 적용한 반도체 메모리 장치로 한다.

Description

산화물 반도체 메모리 장치{OXIDE SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 반도체 메모리 장치, 또는 반도체 메모리 장치를 탑재한 반도체 장치에 관한 것이다. 특히, 안티 퓨즈를 구비한 반도체 메모리 장치에 관한 것이다.

RFID(Radio Frequency Identification)라고 불리는 기술이 유통, 이력 관리, 물품 관리, 프레즌스 관리 등 다양한 분야에 응용되고 있다. RFID란, 좁은 의미로는 무선 통신 기술을 이용한 데이터의 교환을 가리킨다. RFID에는, RFID 태그(RF 태그, ID 태그, IC 태그, 무선 태그라고도 함)라고 불리는 반도체 장치가 이용되고, RFID 태그와 리더 라이터 등의 통신 장치와의 사이에 무선 통신을 행하여, 데이터의 기입이나 판독을 행할 수 있다.

RFID 태그에 메모리(기억 소자라고도 함)를 조립함으로써, RFID 태그의 고기능화를 실현할 수 있다. 특히, 불휘발성 메모리의 일종이며, 1회만 기입이 가능한 메모리를 RFID 태그에 조립하면, 데이터의 개찬을 하기 어렵고, 보안성이 향상되기 때문에 바람직하다. 1회만 기입이 가능한 메모리는, 원타임 프로그래머블 메모리(이하, 본문 중에서는 「OTP(One－Time Programmable) 메모리」, 혹은 단지 「OTP」라고도 칭함) 등으로 불린다.

OTP 메모리의 예로서, 도통 상태(저저항 상태) 및 비도통 상태(고저항 상태)를 제어하여 데이터를 기입할 수 있는 안티 퓨즈 또는 퓨즈 등의 퓨즈형 메모리가 알려져 있다. 예를 들면, 아몰퍼스(amorphous) 실리콘을 이용한 소자의 양단에 전압을 가하고, 전극을 실리사이드화하여 쇼트시키는 안티 퓨즈가 알려져 있다(특허문헌 1 참조).

또한, RAM 등의 반도체 메모리에서, 메모리 셀로부터의 데이터의 판독의 지연 시간을 삭감하기 위해, 판독 동작 전에 비트선을 프리차지하는 것이 제안되어 있다(특허문헌 2 참조).

일본국 특개평 7－297293호 공보 일본국 특개평 5－89685호 공보

본 발명의 일 양태는, 판독 정밀도가 높은 반도체 메모리 장치 또는 반도체 장치를 제공하는 것을 과제의 하나로 한다.

또는, 본 발명의 일 양태는, 반도체 메모리 장치 또는 반도체 장치를 소형화하는 것을 과제의 하나로 한다.

개시하는 발명에서는, 메모리 셀을 구성하는 트랜지스터 및 판독 회로 내의 트랜지스터로서, 오프 전류를 충분히 작게 할 수 있는 재료를 채널 형성 영역에 이용한 트랜지스터, 구체적으로는 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터를 적용한 반도체 메모리 장치 또는 반도체 장치로 한다.

메모리 셀을 구성하는 트랜지스터, 구체적으로는 안티 퓨즈와 전기적으로 접속되는 트랜지스터로서, 오프 전류를 충분히 작게 할 수 있는 재료를 채널 형성 영역에 이용한 트랜지스터를 적용함으로써, 프리차지 기간의 단축을 도모하고, 충분한 판독 기간을 확보하는 것이 가능하게 된다. 또한, 판독 회로 내의 트랜지스터, 특히 프리차지 회로를 구성하고, 출력 신호선과의 사이에 배치되는 트랜지스터로서, 오프 전류를 충분히 작게 할 수 있는 재료를 채널 형성 영역에 이용한 트랜지스터를 적용함으로써, 리크 전류에 기인하는 데이터의 오판독 등을 막을 수 있다.

본 발명의 일 양태는, 비트선, 워드선, 비트선과 워드선과의 교차부에 배치된 메모리 셀, 비트선에 전기적으로 접속된 판독 회로를 구비하고, 메모리 셀은 제 1 트랜지스터와 안티 퓨즈를 가지고, 제 1 트랜지스터는 게이트가 워드선에 전기적으로 접속되고, 소스 또는 드레인의 한쪽이 비트선에 전기적으로 접속되고, 소스 또는 드레인의 다른 한쪽이 안티 퓨즈의 한쪽의 전극에 전기적으로 접속되고, 판독 회로는 프리차지 회로, 클록드 인버터, 및 스위치를 가지고, 프리차지 회로는 제 2 트랜지스터와 NAND 회로를 포함하고, 제 2 트랜지스터는 게이트가 NAND 회로의 출력 단자에 전기적으로 접속되고, 소스 또는 드레인의 한쪽이 전원선에 전기적으로 접속되고, 소스 또는 드레인의 다른 한쪽이 스위치의 한쪽의 단자에 전기적으로 접속되고, NAND 회로는 한쪽의 입력 단자가 어드레스 신호선에 전기적으로 접속되고, 다른 한쪽의 입력 단자가 프리차지 신호선에 전기적으로 접속되어 있고, 클록드 인버터는 입력 단자가 제 2 트랜지스터의 소스 또는 드레인의 다른 한쪽 및 스위치의 한쪽의 단자에 전기적으로 접속되고, 출력 단자가 출력 신호선에 전기적으로 접속되고, 스위치는 다른 한쪽의 단자가 비트선에 전기적으로 접속되어 있고, 제 1 트랜지스터의 채널 형성 영역 및 제 2 트랜지스터의 채널 형성 영역은, 산화물 반도체를 포함하는 반도체 메모리 장치이다.

상기 구성에 있어서, 메모리 셀의 판독 동작 전에, 프리차지 회로에 의해 비트선을 프리차지하는 구성으로 한다.

또한, 본 발명의 일 양태는, m(m은 1 이상의 정수)개의 비트선과, n(n은 1 이상의 정수)개의 워드선과, m개의 비트선과 n개의 워드선과의 교차부에 배치된 (m×n)개의 메모리 셀과, m개의 비트선에 각각 전기적으로 접속된 m개의 판독 회로를 구비하고, (m×n)개의 메모리 셀은 각각, 제 1 트랜지스터와 안티 퓨즈를 가지고, 제 1 트랜지스터는 게이트가 워드선에 전기적으로 접속되고, 소스 또는 드레인의 한쪽이 비트선에 전기적으로 접속되고, 소스 또는 드레인의 다른 한쪽이 안티 퓨즈의 한쪽의 전극에 전기적으로 접속되고, m개의 판독 회로는 각각, 프리차지 회로, 스위치, 및 m개의 판독 회로에 공통인 래치 회로를 가지고, 프리차지 회로는 제 2 트랜지스터와 NAND 회로를 포함하고, 제 2 트랜지스터는 게이트가 NAND 회로의 출력 단자에 전기적으로 접속되고, 소스 또는 드레인의 한쪽이 전원선에 전기적으로 접속되고, 소스 또는 드레인의 다른 한쪽이 스위치의 한쪽의 단자에 전기적으로 접속되고, NAND 회로는 한쪽의 입력 단자가 어드레스 신호선에 전기적으로 접속되고, 다른 한쪽의 입력 단자가 프리차지 신호선에 전기적으로 접속되어 있고, 래치 회로는 입력 단자가 제 2 트랜지스터의 소스 또는 드레인의 다른 한쪽 및 스위치의 한쪽의 단자에 전기적으로 접속되고, 출력 단자가 출력 신호선에 전기적으로 접속되고, 스위치는 다른 한쪽의 단자가 비트선에 전기적으로 접속되어 있고, 제 1 트랜지스터의 채널 형성 영역 및 제 2 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하는 반도체 메모리 장치이다.

상기 구성에 있어서, 상기 n개의 워드선 중, 같은 워드선에 전기적으로 접속되어 있는 n개의 메모리 셀로부터 동시에 판독 동작을 행할 수 있다. 즉, 패러렐 방식(parallel mode)에 의한 판독 동작을 행할 수 있다.

또한, 상기 구성에 있어서, 메모리 셀의 패러렐 방식에 의한 판독 동작 전에, m개의 판독 회로가 각각 가지는 프리차지 회로에 의해, m개의 비트선을 프리차지할 수 있다.

또한, 상기 구성에 있어서, 비트선은 프리차지 회로에 의해, 전원선으로부터 입력되는 전원 전위에 프리차지되는 구성으로 할 수 있다.

또한, 본 발명의 일 양태는, 상기 구성의 반도체 메모리 장치를 탑재한 반도체 장치로 할 수 있다.

또한, 본 명세서 등에 있어서 「전극」이나 「배선」이라는 용어는, 이러한 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들면, 「전극」은 「배선」의 일부로서 이용되는 경우가 있고, 그 반대 또한 마찬가지이다. 또한, 「전극」이나 「배선」이라는 용어는, 복수의 「전극」 또는 복수의 「배선」이 일체로 형성되어 있는 경우 등도 포함한다.

또한, 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는, 「소스」나 「드레인」의 기능은 바뀌는 일이 있다. 이 때문에, 본 명세서에서는, 「소스」나 「드레인」이라는 용어는 서로 바꾸어 이용할 수 있는 것으로 한다.

또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는 「어떠한 전기적 작용을 가지는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 가지는 것」은 접속 대상에 대하여 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다. 예를 들면, 「어떠한 전기적 작용을 가지려면」, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 외의 각종 기능을 가지는 소자 등이 포함된다.

*또한, 본 명세서에 있어서, 「제 1」, 「제 2」, 「제 3」 등의 서수는, 구성 요소의 혼동을 피하기 위해서 붙인 것으로, 수적으로 한정하는 것이 아니라는 것을 부기한다.

본 발명의 일 양태에 의하면, 판독 정밀도가 높은 반도체 메모리 장치 또는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 양태에 의하면, 반도체 메모리 장치 또는 반도체 장치를 소형화할 수 있다.

도 1은 메모리 셀 및 판독 회로의 회로 구성을 나타내는 도면.
도 2는 판독 동작을 설명하는 타이밍 차트.
도 3은 비트선 전위의 변화를 나타내는 모식도.
도 4는 트랜지스터의 단면의 모식도.
도 5는 메모리 셀 어레이 및 판독 회로의 회로 구성을 나타내는 도면.
도 6은 패러렐 방식의 판독 동작을 설명하는 타이밍 차트.
도 7은 메모리 셀의 일부의 구성을 나타내는 단면의 모식도.
도 8은 메모리 셀의 일부의 구성을 나타내는 단면의 모식도.
도 9는 반도체 메모리 장치의 구성을 나타내는 블럭도.
도 10은 반도체 장치(RFID 태그)의 구성을 나타내는 블럭도.
도 11은 반도체 장치(RFID 태그)의 상면의 모식도.
도 12는 반도체 장치(RFID 태그)의 사용예를 나타내기 위한 모식도.

이하, 본 발명의 실시형태에 대하여, 도면을 이용하여 설명한다. 단, 본 발명은 이하의 설명에 한정되는 것은 아니고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고, 그 양태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.

(실시형태 1)

본 실시형태에서는, 안티 퓨즈를 가지는 반도체 메모리 장치에 대하여 설명한다. 본 실시형태에 설명하는 반도체 메모리 장치는, RFID 태그의 일부로서도 기능한다.

본 실시형태에 관한 반도체 메모리 장치의 주요한 회로 구성에 대하여 설명한다. 도 1에, 메모리 셀(111) 및 판독 회로(151)의 구성을 나타낸다. 또한, 도 1에서는, 메모리 셀(111) 및 판독 회로(151)를 각각 하나씩 나타내지만, 개수는 하나로 한정되는 것은 아니다. 또한, 본 실시형태에 관한 반도체 메모리 장치에서 기입 회로를 도시하지 않았지만, 기입 회로 등이 적절히 설치되어 있어도 좋다.

메모리 셀(111)은 비트선(103)과 워드선(105)과의 교차부에 배치된다. 비트선(103)은 워드선(105)과 교차하여 배치된다. 메모리 셀(111)은 제 1 트랜지스터(113)와 안티 퓨즈(115)를 가진다. 또한, 메모리 셀(111)은 용량 소자(117)를 가지는 구성으로 했지만, 용량 소자(117)는 형성하지 않아도 좋다.

메모리 셀(111)에 있어서, 제 1 트랜지스터(113)는 산화물 반도체를 채널 형성 영역에 이용한 구성으로 한다. 제 1 트랜지스터(113)는 게이트가 워드선(105)에 전기적으로 접속되고, 소스 또는 드레인의 한쪽이 비트선(103)에 전기적으로 접속되고, 소스 또는 드레인의 다른 한쪽이 안티 퓨즈(115)의 한쪽의 전극에 전기적으로 접속된다.

안티 퓨즈(115)는 다른 한쪽의 전극에 접지 전위(119)(GND)가 부여된다. 또한, 메모리 셀(111)에 용량 소자(117)를 형성하는 경우, 용량 소자(117)는 한쪽의 전극이 제 1 트랜지스터(113)의 소스 또는 드레인의 다른 한쪽 및 안티 퓨즈(115)의 한쪽의 전극에 전기적으로 접속되고, 다른 한쪽의 전극이 안티 퓨즈(115)의 다른 한쪽의 전극에 전기적으로 접속되어 접지 전위(119)가 부여된다. 용량 소자(117)는 안티 퓨즈(115)에 기입 동작을 행할 때의 전력을 보충하기 위한 어시스트 용량으로서 기능한다.

판독 회로(151)는 비트선(103)과 전기적으로 접속되어 배치된다. 판독 회로(151)는 프리차지 회로(152), 클록드 인버터(173), 및 스위치(181)를 가진다. 스위치(181)는 메모리 셀(111)과 클록드 인버터(173) 및 프리차지 회로(152)와의 사이에 배치된다.

프리차지 회로(152)는 제 2 트랜지스터(163)와 NAND 회로(161)를 가진다. 제 2 트랜지스터(163)는 산화물 반도체를 채널 형성 영역에 이용한 구성으로 한다.

제 2 트랜지스터(163)는 게이트가 NAND 회로(161)의 출력 단자에 전기적으로 접속되고, 소스 또는 드레인의 한쪽이 제 1 배선(153)에 전기적으로 접속되고, 소스 또는 드레인의 다른 한쪽이 스위치(181)의 한쪽의 단자에 전기적으로 접속된다. NAND 회로(161)는 입력 단자의 한쪽이 제 2 배선(155)에 전기적으로 접속되고, 입력 단자의 다른 한쪽이 제 3 배선(157)에 전기적으로 접속되고, 출력 단자가 제 2 트랜지스터(163)의 게이트에 전기적으로 접속된다.

제 1 배선(153)에는 전원 전위(VDD)가 입력된다. 따라서, 제 1 배선(153)은 전원선으로서의 기능을 가진다. 제 2 배선(155)에는 어드레스 신호가 입력된다. 따라서, 제 2 배선(155)은 어드레스 신호선으로서의 기능을 가진다. 제 3 배선(157)에는 프리차지 신호가 입력된다. 따라서, 제 3 배선(157)은 프리차지 신호선으로서의 기능을 가진다.

클록드 인버터(173)는 입력 단자가 스위치(181)의 한쪽의 단자 및 프리차지 회로(152)에 있어서의 제 2 트랜지스터(163)의 소스 또는 드레인의 다른 한쪽과 전기적으로 접속되고, 출력 단자가 제 4 배선(175)과 전기적으로 접속된다. 제 4 배선(175)에는 메모리 셀(111)에 격납된 데이터, 즉 안티 퓨즈(115)의 저항 상태가 반영된 전위를 가지는 출력 신호가 입력된다. 따라서, 제 4 배선은 출력 신호선으로서의 기능을 가진다.

스위치(181)는 한쪽의 단자가 클록드 인버터(173)의 입력 단자 및 프리차지 회로(152)에 있어서의 제 2 트랜지스터(163)의 소스 또는 드레인의 다른 한쪽에 전기적으로 접속되고, 다른 한쪽의 단자가 비트선(103)에 전기적으로 접속된다. 또한, 스위치(181)에서의 다른 한쪽의 단자는 비트선(103)을 통하여, 메모리 셀(111)에서의 제 1 트랜지스터(113)의 소스 또는 드레인의 한쪽에 전기적으로 접속된다.

도 1에 나타내는 회로의 동작에 대하여, 도 2에 나타내는 타이밍 차트를 이용하여 설명한다. 도 2는, 도 1에 나타내는 회로의 판독 동작을 나타내는 타이밍 차트이다.

반도체 메모리 장치 내의 동작은, 클록 신호(CLK)의 상승 또는 하강에 동기하여 행해진다. 또한, 클록 신호(CLK)는 클록드 인버터(173)에 입력된다. 액세스 대상이 되는 메모리 셀은 어드레스 신호(ADDR)로 지정한다. 도 2에서는, 예를 들면, 어드레스 신호(ADDR) = X(X는 임의)로 지정되는 메모리 셀에 대하여, 액세스를 행하는 경우를 예시하고 있다. 어드레스 신호에 의해 지정된 메모리 셀에 대하여, 판독 동작을 행한다. 판독 동작은 리드 이네이블 신호(RE)가 하이 전위일 때 행한다. 기입 동작은 라이트 이네이블 신호(WE)가 하이 전위일 때 행한다. 리드 이네이블 신호(RE) 및 라이트 이네이블 신호(WE)에 의해, 기입 회로(도 1에서 도시하지 않음)와 판독 회로(151)를 전환하고, 기입 동작 또는 판독 동작을 선택적으로 행할 수 있다. 도 2의 타이밍 차트에서는 리드 이네이블 신호(RE)를 하이 전위로, 라이트 이네이블 신호(WE)를 로 전위로 하여, 판독 회로(151)를 이용하여 판독 동작을 행하는 경우만을 나타낸다. 프리차지 동작은 판독 동작에 앞서 행하고, 프리차지 신호(PRE)가 로 전위일 때 행한다.

도 2에 있어서, 기간(AD)은 판독 동작을 행하기 위해, 임의의 메모리 셀(여기에서는 메모리 셀(111)로서 설명함)에 액세스하는 기간이다. 판독 동작은 리드 이네이블 신호(RE)를 하이 전위로 함으로써 행해진다. 또한, 기간(AD) 동안은 스위치(181)가 온이 되고, 어드레스 신호(ADDR)는 액티브(하이 전위)가 된다.

기간(AB)은 비트선(103)을 충전하기 위해 프리차지 동작을 행하는 프리차지 기간이다. 기간(AB) 중의 프리차지 신호(PRE)는 로 전위가 되고, 도 1의 프리차지 회로(152)에서의 NAND 회로(161)의 출력 단자의 전위는 하이 전위가 되기 때문에, 제 2 트랜지스터(163)는 온한다. 기간(AB)에 있어서 스위치(181)는 온하고 있기 때문에, 제 1 배선(153)에 입력되는 전위(VDD)에 의해 비트선(103)(BL)이 충전된다. 또한, 기간(AB)에 있어서 제 1 트랜지스터(113)를 오프시키기 위해, 워드선(105)(WL)의 전위는 로 전위로 한다.

기간(BD)은 판독 동작을 행하여, 데이터를 반영시킨 전위를 가지는 출력 신호(OUTPUT)를 제 4 배선(175)에 출력하는 판독 기간이다. 기간(BD)에 있어서 제 1 트랜지스터(113)를 온시키기 위해, 워드선(105)의 전위는 하이 전위로 한다. 비트선(103)의 전위는 안티 퓨즈(115)의 저항 상태(저항값)에 따라 방전된다. 따라서, 안티 퓨즈(115)가 쇼트하고 있지 않으면(고저항 상태), 비트선(103)의 전위는 유지된다. 한편, 안티 퓨즈(115)가 쇼트하고 있으면(저저항 상태), 비트선(103)의 전위는 저하해 간다. 도 2에서는, 비트선(103)(BL)의 전위의 변화의 일례로서, 메모리 셀(111)이 「0」의 데이터를 보유하고 있었을 때에 비트선(103)의 전위는 유지되고(data0), 메모리 셀(111)이 「1」의 데이터를 보유하고 있었을 때에 비트선(103)의 전위는 저하해 가는(data1) 양태를 모식적으로 나타낸다.

또한, 시점 B에서, 프리차지 신호를 하이 전위로 함으로써 NAND 회로(161)의 출력 단자의 전위를 로 전위로 하고, 제 2 트랜지스터(163)를 오프시킴으로써, 프리차지 동작은 멈취져 있다.

기간(BD)에 있어서, 기간(BC)은 비트선(103)의 전위를 확정시키기 위해서 필요한 기간으로 하고, 기간(CD)은 비트선(103)의 전위로부터 제 4 배선(175)으로 출력하는 출력 신호를 확정하는 기간으로 한다. 비트선(103)의 전위는, 클록드 인버터(173)의 입력 단자에 입력된다. 그리고, 클록드 인버터(173)의 출력 단자로부터 제 4 배선(175)에, 안티 퓨즈(115)의 저항 상태(비트선(103)의 전위)가 반영된 전위를 가지는 출력 신호(OUTPUT)가 출력된다.

도 1의 메모리 셀(111)에서의 제 1 트랜지스터(113)는 산화물 반도체를 채널 형성 영역에 이용한 구성을 가진다. 산화물 반도체를 채널 형성 영역에 이용함으로써, 제 1 트랜지스터(113)는 오프 전류를 충분히 작게 할 수 있기 때문에, 프리차지 동작을 행하고 있을 때에 비트선(103)의 전위가 제 1 트랜지스터(113)를 통하여 리크하게 되는 것을 막을 수 있다.

여기서, RFID는 규격에 따라, 판독 동작에 사용할 수 있는 시간이 제약되어 있다. 프리차지 동작은 판독 동작에 사용할 수 있는 시간 내에 행할 필요가 있기 때문에, 프리차지 기간이 길어지면 실제로 데이터를 읽어낼 시간이 부족하게 될 우려가 있다.

따라서, 본 실시형태와 같이, 산화물 반도체를 채널 형성 영역에 이용한 제 1 트랜지스터(113)를 적용한다. 이것에 의해, 제 1 트랜지스터(113)는 오프 전류가 충분히 작은 트랜지스터가 되기 때문에, 프리차지 동작 중에 비트선(103)의 전위가 제 1 트랜지스터(113)를 통하여 리크하게 되는 것을 막을 수 있다. 그 결과, 프리차지 기간 후에, 충분한 데이터의 판독 기간을 확보할 수 있게 되어, 판독 정밀도 향상으로 연결할 수 있다.

도 2에서, Tclk는 클록 1 주기의 기간을 나타내고, Taddr은 액세스 대상의 메모리 셀에 액세스하고 있는 기간을 나타내고, Tpre는 프리차지 동작을 행하는 기간을 나타내고, Tdata는 데이터가 확정될 때까지의 기간(비트선의 전위를 확정시킬 때까지의 기간)을 나타낸다.

예를 들면, ISO15693에 준거하는 경우, 1 비트의 판독 동작에 사용할 수 있는 시간은, Tclk：18.88μs, Taddr：37.76μs, Tpre：9.44μs, Tdata：28.32μs가 된다. 또한, NFC－Forum－Type3에 준거하는 경우, 1 비트의 판독 동작에 사용할 수 있는 시간은 ISO15693에 준거하는 경우보다 매우 단시간이 되어, Tclk：2.36μs, Taddr：4.72μs, Tpre：1.18μs, Tdata：4.72μs가 된다.

위에서 설명한 바와 같이, 규격에 따라 시간의 제약이 있는 경우, 개개의 구성에는 사소한 리크라도, 반도체 메모리 장치 전체적으로는 다대한 영향을 줄 수 있다. 예를 들면, 상술한 NFC－Forum－Type3에 준거하는 경우는, 프리차지 동작에 소비할 수 있는 시간은 매우 짧다. 따라서, 프리차지 기간 중에 비트선의 전위가 리크해 가면, 제한 시간 내에 프리차지가 완료되지 않은 사태가 될 수 있다. 또한, 프리차지 기간이 길어짐으로써, 데이터의 판독 기간을 충분히 확보할 수 없을 우려도 있다.

본 실시형태와 같이, 제 1 트랜지스터(113)를 오프 전류가 충분히 작은 트랜지스터로 함으로써, 프리차지 기간 중에 비트선의 전위가 리크해 가는 것을 막을 수 있어, 프리차지 기간의 단축에 기여할 수 있다. 그 결과, 데이터의 판독 기간을 충분히 확보할 수 있어, 판독 정밀도를 높일 수 있다.

또한, 판독 기간에서는, 안티 퓨즈(115)의 저항 상태에 따라 비트선(103)의 전위가 방전된다. 비트선(103)의 전위는 안티 퓨즈(115)가 쇼트하고 있지 않은(고저항 상태) 경우는 유지되고, 안티 퓨즈(115)가 쇼트하고 있는(저저항 상태) 경우는 저하해 간다. 출력 신호는 비트선(103)의 전위를 반영시킨 전위를 가진다.

본 실시형태와 같이, 제 2 트랜지스터(163)를 오프 전류가 충분히 작은 트랜지스터로 함으로써, 판독 기간에 있어서 제 2 트랜지스터(163)로부터의 리크 전류에 의해, 판독 동작 중의 비트선의 전위가 변동하거나 또는 비트선의 전위의 검출이 곤란하게 되는 것을 막을 수 있다. 이것에 의해, 리크 전류에 기인하는 데이터의 오판독을 막을 수 있어, 데이터의 판독 정밀도를 높일 수 있다.

또한, 도 3에, 도 2에 나타내는 타이밍 차트에 따라 반도체 메모리 장치를 동작시킨 경우의, 비트선(103)의 전위의 변화의 양태를 모식적으로 나타낸다. 도 3에서, (p)는 안티 퓨즈(115)를 쇼트시켜 충분히 저항이 낮아진 경우(저저항 상태)를 나타낸다. (q)는 안티 퓨즈(115)를 쇼트시키지 않은 경우(고저항 상태)를 나타낸다. (r)은 안티 퓨즈(115)가 완전히 쇼트되지 않아, (p)와 비교해 충분히 저항이 낮아지지 않은 경우를 나타낸다.

(p)의 경우는, 시점 B 이후에 비트선 전위가 급속히 저하해 가고, 시점 C에서의 비트선 전위는 GND 또는 거의 GND에 가까운 값이 된다. 그리고, 기간(CD)의 비트선 전위에 따라, 데이터 1이 출력된다.

(q)의 경우는, 시점 B 이후에서도 비트선 전위가 거의 저하하지 않고, 시점 C에서의 비트선 전위는 거의 VDD에 가까운 값이 된다. 그리고, 기간(CD)의 비트선 전위에 따라, 데이터 0이 출력된다.

(r)의 경우는, 시점 B 이후의 비트선 전위가 저하해 가는 비율이 (p)의 경우보다 늦다. 따라서, 시점 C의 설정이 시점 B에 너무 가까우면, 비트선 전위가 충분히 낮아지지 않고, 데이터 1로서 출력할 수 없을 우려가 있다.

그러나, (r)의 경우에도 충분한 길이의 판독 기간을 확보할 수 있다면, 비트선 전위가 소망의 값으로 저하할 때까지, 시점 C의 설정을 늦출 수 있다. 그리고, 데이터 1을 출력할 수 있다. 따라서, 본 실시형태와 같이, 프리차지 기간의 단축을 도모하고, 그 후의 판독 기간의 충분한 확보를 가능하게 함으로써, (r)과 같이 완전히 쇼트되지 않은 안티 퓨즈를 가지는 메모리 셀의 데이터도 읽어낼 수 있어, 판독 정밀도를 높일 수 있다.

이상과 같이, 본 실시형태에 관한 반도체 메모리 장치에서는, 메모리 셀을 구성하는 트랜지스터 및 판독 회로 내의 트랜지스터로서 오프 전류가 충분히 작은 트랜지스터를 적용하고, 프리차지 동작을 포함하여 판독 동작에 영향을 주는 리크 전류를 극력 배제함으로써, 데이터의 판독 정밀도를 높일 수 있다.

또한, 본 실시형태에 나타낸 구성은, 본 명세서의 다른 실시형태에 나타내는 구성과 적절히 조합할 수 있다.

(실시형태 2)

본 실시형태에서는, 상기 실시형태 1에 나타낸 오프 전류가 충분히 작은 트랜지스터로서 적용할 수 있는 트랜지스터에 대하여 설명한다. 도 4(A) 내지 도 4(C)에, 본 실시형태에 관한 트랜지스터의 단면의 모식도를 나타낸다.

도 4(A)에 나타내는 트랜지스터(313)는 절연 표면(303) 위에 설치된 소스 전극 또는 드레인 전극으로서 기능하는 한쌍의 도전층(305a) 및 도전층(305b)과, 도전층(305a) 및 도전층(305b) 위에 형성된 반도체층(307)과, 반도체층(307) 위에 형성된 게이트 절연층(309)과, 게이트 절연층(309) 위에 설치된 게이트 전극(311)으로 구성되어 있다.

도 4(A)에 나타내는 트랜지스터(313)는 반도체층(307) 상방에 게이트 전극(311)이 설치된 탑 게이트형의 구조이다. 또한, 소스 전극 또는 드레인 전극으로서 기능하는 도전층(305a) 및 도전층(305b)이 반도체층(307) 아래에 형성된 보텀 콘택트형의 구조이다. 또한, 트랜지스터(313)는 도전층(305a) 및 도전층(305b)이 반도체층(307) 위에 형성된 탑 콘택트형의 구조로 할 수도 있다.

반도체층(307)은 4원계 금속 산화물인 In－Sn－Ga－Zn－O계나, 3원계 금속 산화물인 In－Ga－Zn－O계, In－Sn－Zn－O계, In－Al－Zn－O계, Sn－Ga－Zn－O계, Al－Ga－Zn－O계, Sn－Al－Zn－O계나, 2원계 금속 산화물인 In－Zn－O계, Sn－Zn－O계, Al－Zn－O계, Zn－Mg－O계, Sn－Mg－O계, In－Mg－O계, In－Ga－O계나, In－O계, Sn－O계, Zn－O계 등의 산화물 반도체를 이용하여 형성한다. 여기서, 예를 들면, In－Ga－Zn－O계 산화물 반도체는, 적어도 In과 Ga와 Zn을 포함하는 산화물이며, 그 조성비에 특별히 제한은 없다. 또한, In과 Ga와 Zn 이외의 원소를 포함해도 좋다. 또한, 상기 산화물 반도체는 SiO₂를 포함해도 좋다.

또한, 반도체층(307)은 화학식 InMO₃(ZnO)_m(m＞0)으로 표기되는 산화물 반도체를 이용하여 형성할 수 있다. 여기서, M은 Ga, Al, Mn 혹은 Co로부터 선택된 하나의 금속 원소, 또는 복수의 금속 원소를 나타낸다. 예를 들면 M으로서, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다.

또한, 산화물 반도체로서 In－Zn－O계의 재료를 이용하는 경우, 이용하는 타겟의 조성비는, 원자수비로, In：Zn = 50：1∼1：2(몰수비로 환산하면 In₂O₃：ZnO = 25：1∼1：4), 바람직하게는 In：Zn = 20：1∼1：1(몰수비로 환산하면 In₂O₃：ZnO = 10：1∼1：2), 더욱 바람직하게는 In：Zn = 15：1∼1.5：1(몰수비로 환산하면 In₂O₃：ZnO = 15：2∼3：4)로 한다. 예를 들면, In－Zn－O계 산화물 반도체의 형성에 이용하는 타겟은 원자수비가 In：Zn：O = X：Y：Z일 때, Z＞1.5X＋Y로 한다.

반도체층(307)은 스퍼터링법에 의해 형성하는 것이 바람직하다. 예를 들면, 상술한 계(系)의 산화물 타겟을 이용하여, 스퍼터링법에 의해 반도체층(307)을 형성할 수 있다.

*여기서, 타겟의 순도를, 99.99% 이상으로 함으로써, 산화물 반도체로 이루어지는 반도체층(307)에 혼입하는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등을 저감할 수 있다. 또한, 이 타겟을 이용함으로써, 산화물 반도체로 이루어지는 반도체층(307)에 있어서, 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 저감할 수 있다.

또한, 산화물 반도체로 이루어지는 반도체층(307)의 형성 시에, 스퍼터링 장치의 처리실의 압력을 0.4 Pa 이하로 함으로써, 피성막면 및 피성막물로 알칼리 금속, 수소 등의 불순물이 혼입하는 것을 저감할 수 있다. 또한, 피성막물에 포함되는 수소는, 수소 원자 외에, 수소 분자, 물, 수산기, 또는 수소화물로서 포함되는 경우도 있다.

또한, 스퍼터링 장치의 처리실의 배기계(evacuation system)로서 흡착형의 진공 펌프(예를 들면 크라이오 펌프 등)를 이용함으로써, 배기계로부터 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등의 불순물의 역류를 저감할 수 있다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 더한 것이어도 좋다.

산화물 반도체로 이루어지는 반도체층(307)의 형성 후, 필요하다면, 수소 및 수분을 거의 포함하지 않는 분위기 하(질소 분위기, 산소 분위기, 건조 공기 분위기(예를 들면, 수분에 대해서는 이슬점 -40℃ 이하, 바람직하게는 이슬점 -60℃ 이하) 등)에서 가열 처리(온도 범위 200℃ 이상 450℃ 이하)를 행하여도 좋다. 이 가열 처리는 산화물 반도체로 이루어지는 반도체층(307) 중으로부터 H, OH 등을 이탈시키는 탈수화 또는 탈수소화라고도 부를 수 있고, 불활성 분위기 하에서 승온하여, 도중에 전환 산소를 포함하는 분위기 하로 하는 가열 처리를 행하는 경우나, 산소 분위기 하에서 가열 처리를 행하는 경우는, 가산화 처리라고도 부를 수 있다.

또한, 반도체층(307)에 적용하는 산화물 반도체로서, n형 불순물인 수소를 산화물 반도체로부터 제거하여, 산화물 반도체의 주성분 이외의 불순물이 극력 포함되지 않도록 고순도화함으로써, I형(진성)의 산화물 반도체, 또는 I형(진성)에 한없이 가까운 산화물 반도체를 적용할 수 있다. 즉, 불순물을 첨가하여 I형화하는 것이 아니라, 수소나 물 등의 불순물을 극력 제거한 것에 의해, 고순도화된 I형(진성 반도체) 또는 그에 근접시킨다. 따라서, 트랜지스터(313)가 가지는 산화물 반도체층을, 고순도화 및 전기적으로 I형(진성)화된 산화물 반도체층으로 할 수 있다.

또한, 고순도화된 산화물 반도체 중은 캐리어가 매우 적고(제로에 가까움), 캐리어 농도는 1×10¹⁴/cm³ 미만, 바람직하게는 1×10¹²/cm³ 미만, 더욱 바람직하게는 1×10¹¹/cm³ 미만이다.

산화물 반도체 중에 캐리어가 매우 적기 때문에, 트랜지스터에서는, 오프 전류를 줄일 수 있다. 상기 실시형태 1의 반도체 메모리 장치에 조립되는 것을 고려하면, 트랜지스터(313)의 오프 전류는 적으면 적을수록 바람직하다.

또한, 산화물 반도체는 불순물에 대하여 둔하고, 막 중에는 상당한 금속 불순물이 포함되어 있어도 문제가 없고, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 저렴한 소다 석회 유리도 사용할 수 있다고 지적되고 있다(카미야, 노무라, 호소노, 「아몰퍼스 산화물 반도체의 물성과 디바이스 개발의 현상」, 고체 물리, 2009년 9월호, Vol. 44, pp. 621∼633). 그러나, 이러한 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에, 불순물이다. 알칼리토류 금속도 산화물 반도체를 구성하는 원소가 아닌 경우에 불순물이 된다. 특히, 알칼리 금속 중 Na는 산화물 반도체막에 접하는 절연막이 산화물인 경우, 이 절연막 중으로 확산하여 Na＋가 된다. 또한, Na는 산화물 반도체막 내에서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 혹은, 그 결합 중에 끼어든다. 그 결과, 예를 들면, 스레숄드 전압이 마이너스 방향으로 시프트함으로써 노멀리 온(normally-on)화, 이동도의 저하 등의 트랜지스터의 특성의 열화가 일어나고, 더하여, 특성의 편차도 생긴다. 이 불순물에 의해 초래되는 트랜지스터의 특성의 열화와, 특성의 편차는, 산화물 반도체막 중의 수소 농도가 충분히 낮은 경우에 현저하게 나타난다. 따라서, 산화물 반도체막 중의 수소 농도가 1×10¹⁸/cm³ 이하, 보다 바람직하게는 1×10¹⁷/cm³ 이하인 경우에는, 상기 불순물의 농도를 저감하는 것이 바람직하다. 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은 5×10¹⁶/cm³ 이하, 바람직하게는 1×10¹⁶/cm³ 이하, 더욱 바람직하게는 1×10¹⁵/cm³ 이하로 하면 좋다. 마찬가지로, Li 농도의 측정값은 5×10¹⁵/cm³ 이하, 바람직하게는 1×10¹⁵/cm³ 이하로 하면 좋다. 마찬가지로, K 농도의 측정값은 5×10¹⁵/cm³ 이하, 바람직하게는 1×10¹⁵/cm³ 이하로 하면 좋다.

구체적으로는, 상술한 고순도화된 산화물 반도체를 가지는 트랜지스터는 오프 상태에서의 전류값(오프 전류값)을 10 aA/μm(1×10^－17 A/μm) 이하, 또한 1 aA/μm(1×10^－18 A/μm) 이하, 또한 10 zA/μm(1×10^－20 A/μm) 이하 레벨까지 낮게 할 수 있다. 또한, 상술한 고순도화된 산화물 반도체를 가지는 트랜지스터는 오프 상태에서의 전류값(오프 전류값)을 100 yA/μm(1×10^－22 A/μm) 이하, 바람직하게는 10 yA/μm(1×10^－23 A/μm) 이하, 더욱 바람직하게는 1 yA/μm(1×10^－24 A/μm) 이하로 할 수 있다.

또한, Sn 등의 p형의 도전성을 부여하는 불순물을 산화물 반도체로 이루어지는 반도체층(307)에 도핑함으로써, 산화물 반도체로 이루어지는 반도체층(307)을 약한 p형으로 하여, 오프 전류의 저감을 도모해도 좋다.

고순도화된 산화물 반도체를 구비하는 트랜지스터를, 상기 실시형태 1의 제 1 트랜지스터(113) 및 제 2 트랜지스터(163)로서 적용함으로써, 오프 전류를 매우 작게 할 수 있다. 따라서, 반도체 메모리 장치의 판독 정밀도를 더욱 높이는 것이 가능하게 된다.

절연 표면(303)은, 예를 들면 기판 위에 절연층이 형성된 구조로 한다. 기판은 후의 제작 공정에 견딜 수 있는 것이면 한정되지 않는다. 예를 들면, 기판으로서, 유리 기판 등의 절연성 기판, 실리콘 기판 등의 반도체 기판, 금속 기판 등의 도전성 기판, 플라스틱 등의 가요성 기판 등을 들 수 있다. 절연층은 기판으로부터의 불순물의 확산을 방지하는 베이스가 된다. 예를 들면, 베이스가 되는 절연층은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈 등의 절연층을 이용하여, 단층 구조 또는 2층 이상의 적층 구조로 형성한다. 또한, 절연층은 수소나 물을 극력 포함하지 않는 것이 바람직하다.

도전층(305a) 및 도전층(305b)은 티탄, 알루미늄, 텅스텐, 크롬, 구리, 탄탈, 혹은 몰리브덴 등에서 선택되는 금속 재료, 또는 상술한 금속 재료를 성분으로 하는 합금 재료 등을 이용하여 형성한다. 또한, 망간, 마그네슘, 지르코늄, 또는 베릴륨으로부터 선택되는 재료를 이용하여 형성할 수 있다. 또한, 알루미늄에, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 혹은 스칸듐으로부터 선택되는 하나의 원소 또는 복수의 원소를 첨가한 재료를 이용하여 형성할 수도 있다. 예를 들면, Cu－Mg－Al 합금을 이용함 수 있다. 또한, 도전층(305a) 및 도전층(305b)은 단층 구조 또는 2층 이상의 적층 구조로 형성할 수 있다. 예를 들면, Cu－Mg－Al 합금으로 이루어지는 층과 Cu로 이루어지는 층과의 적층 구조로 형성할 수 있다.

게이트 절연층(309)은 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 또는 산화 하프늄 등의 절연층을 이용하여, 단층 구조 또는 2층 이상의 적층 구조로 형성한다. 또한, 게이트 절연층(309)은 수소나 물을 극력 포함하지 않게 형성하는 것이 바람직하다.

게이트 전극(311)은 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴 혹은 스칸듐 등에서 선택되는 금속 재료, 상술한 금속 재료를 주성분으로 하는 합금 재료, 또는 상기 금속 재료의 질화물(질화 금속)을 이용하여, 단층 구조 또는 2층 이상의 적층 구조로 형성할 수 있다. 예를 들면, Cu－Mg－Al 합금을 이용할 수 있다. 예를 들면, Cu－Mg－Al 합금으로 이루어지는 층과 Cu로 이루어지는 층과의 적층 구조로 형성할 수 있다. 게이트 전극(311)은 게이트 절연층(309)을 사이에 끼우고, 반도체층(307)과 중첩하도록 형성한다.

도 4(B)에 나타내는 트랜지스터(323)는 절연 표면(303) 위에 설치된 게이트 전극(311)과, 게이트 전극(311)을 덮어 형성된 게이트 절연층(309)과, 게이트 절연층(309) 위에 형성된 반도체층(307)과, 반도체층(307) 위에 형성된 한쌍의 도전층(305a) 및 도전층(305b)으로 구성되어 있다. 또한, 트랜지스터(323) 위를 덮어 패시베이션층(315)이 형성되어 있다.

패시베이션층(315)은 산화 실리콘, 산질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈 등의 재료를 이용하여 형성할 수 있다. 또한, 트랜지스터(323) 위에 패시베이션층 등의 절연층을 형성하는지의 여부나, 절연층의 적층수 및 절연층의 두께 등은 트랜지스터의 용도 등에 따라 적절히 변경할 수 있다.

트랜지스터(323)는, 게이트 전극(311) 위에 반도체층(307)이 형성된 보텀 게이트형의 구조이다. 또한, 소스 전극 또는 드레인 전극으로서 기능하는 도전층(305a) 및 도전층(305b)이 반도체층(307) 위에 형성된 탑 콘택트형의 구조이다. 또한, 도전층(305a)과 도전층(305b)과의 사이에, 반도체층(307)의 일부가 에칭된 채널 에치 구조이다. 또한, 트랜지스터(323)는 도전층(305a) 및 도전층(305b)이 반도체층(307) 아래에 형성된 보텀 콘택트형의 구조로 할 수도 있다.

도 4(C)에 나타내는 트랜지스터(333)는, 도 4(B)에 나타내는 트랜지스터(323)의 구성에 더하여, 반도체층(307) 위에 채널 보호층(317)이 형성된 구성을 가진다. 절연 표면(303) 위에 설치된 게이트 전극(311)과, 게이트 전극(311)을 덮어 형성된 게이트 절연층(309)과, 게이트 절연층(309) 위에 형성된 반도체층(307)과, 게이트 전극(311)과 중첩되는 위치에서 반도체층(307) 위에 형성된 채널 보호층(317)과, 반도체층(307) 위에 형성된 한쌍의 도전층(305a) 및 도전층(305b)으로 구성되어 있다. 또한, 트랜지스터(333) 위를 덮어 패시베이션층(315)이 형성되어 있다.

트랜지스터(333)는 채널 보호층(317)을 형성함으로써, 반도체층(307)의 채널 형성 영역이 되는 영역에 대한, 후속 공정 시에서의 데미지(에칭 공정에서의 플라즈마 손상이나 에칭제에 의한 막 감소 등)를 막을 수 있다.

도 4(A) 내지 도 4(C)에 나타낸 바와 같은, 산화물 반도체를 이용한 반도체층(307)을 채널 형성 영역으로 하는 트랜지스터(313), 트랜지스터(323), 트랜지스터(333)를, 상기 실시형태 1에 나타낸 구성에서의 트랜지스터로서 이용할 수 있다. 본 실시형태와 같이, 산화물 반도체를 이용하여 반도체층(307)을 형성함으로써, 충분히 오프 전류가 작은 트랜지스터를 제공하는 것이 가능하게 된다. 그 결과, 반도체 메모리 장치 또는 반도체 장치의 판독 정밀도 향상으로 연결할 수 있다.

(실시형태 3)

본 실시형태에서는, 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이와 판독 회로를 구비한 반도체 메모리 장치에 대하여, 도 5를 이용하여 설명한다. 또한, 상기 실시형태 1에서의 도 1과 같은 구성에 대해서는 같은 부호를 붙이고, 상세한 설명은 생략한다.

도 5에, 메모리 셀 어레이(101) 및 판독 회로(151)의 구성을 나타낸다. 또한, 본 실시형태에 관한 반도체 메모리 장치에서, 기입 회로 등이 적절히 설치되어 있어도 좋다.

메모리 셀 어레이(101)는 (m×n)개의 메모리 셀(MC)(x, y)을 가진다. 각 메모리 셀(MC)(x, y)은 비트선(BLx)과 워드선(WLy)과의 교차부에 배치된다. 또한, m은 1 이상의 정수, n은 1 이상의 정수, x는 1 이상 m 이하의 정수, y는 1 이상 n 이하의 정수로 한다.

메모리 셀(MC)(x, y)은 도 1에서의 메모리 셀(111)에 상당한다. 비트선(BLx)은 도 1에서의 비트선(103)에 상당한다. 워드선(WLy)은 도 1에서의 워드선(105)에 상당한다. 여기에서, 메모리 셀 어레이는 m개의 비트선(BLx)과 n개의 워드선(WLy)을 가진다.

또한, 도 5에서는, 안티 퓨즈(115)가 쇼트하고 있는 상태(저저항 상태)를 안티 퓨즈(115p)로 하고, 안티 퓨즈(115)가 쇼트하고 있지 않은 상태(고저항 상태)를 안티 퓨즈(115q)로서 나타낸다.

판독 회로(151)는, 비트선(BLx)과 전기적으로 접속되어 배치된다. 도 5에서는, m개의 비트선(BLx)이 배치되어 있고, m개의 비트선(BLx) 각각에 판독 회로(151)가 배치된다.

또한, 본 실시형태에 있어서의 판독 회로(151)는, 도 1에서의 클록드 인버터(173) 대신에 래치 회로(191)를 가진다. 또한, 래치 회로(191)는 모든 판독 회로(151)에 공통이다.

래치 회로(191)는 입력 단자가 각 판독 회로(151)의 스위치(181)의 한쪽의 단자 및 제 2 트랜지스터(163)의 소스 또는 드레인의 다른 한쪽과 전기적으로 접속되고, 출력 단자가 제 4 배선(175)과 전기적으로 접속된다. 또한, 래치 회로(191)의 다른 입력 단자가 제 5 배선(193)에 전기적으로 접속된다. 제 5 배선(193)에는 래치 신호가 입력된다. 그 때문에, 제 5 배선(193)은 래치 신호선으로서의 기능을 가진다. 래치 신호가 하이 전위일 때에, 래치 회로(191)로부터 제 4 배선(175)으로 출력 신호가 출력된다.

본 실시형태에 관한 반도체 메모리 장치는, 패러렐 방식으로 데이터를 읽어내는 것이 가능하다. 패러렐 방식의 데이터 판독에 대하여, 도 5 및 도 6을 이용하여 설명한다.

도 6에 있어서, 반도체 메모리 장치 내의 동작은, 도 2의 설명과 같이, 클록 신호(CLK)의 상승 또는 하강에 동기하여 행해진다. 액세스 대상이 되는 메모리 셀은 어드레스 신호(ADDR(row), ADDR(column))로 지정한다.

어드레스 신호는 로 디코더를 지정하는 어드레스 신호(ADDR(row))와 칼럼 디코더를 지정하는 어드레스 신호(ADDR(column))로 나누어진다. 로 디코더는 어드레스 신호(ADDR(row))의 조합에 의해, 항상 하나만 지정된다. 칼럼 디코더는 어드레스 신호(ADDR(column))의 조합에 의해, 하나 또는 모두가 지정된다. 따라서, 시리얼 방식으로 데이터를 읽어내는 경우는 하나의 칼럼 디코더를 지정하여 판독 동작을 행하고, 패러렐 방식으로 데이터를 읽어내는 경우는 모든 칼럼 디코더를 지정하여 판독 동작을 행한다.

도 6에 있어서, 로 디코더를 지정하는 어드레스 신호(ADDR(row))는 복수의 신호로 구성되고, 신호의 조합으로 구동하는 로 디코더를 하나만 선택한다. 예를 들면, 워드선(WL)이 32개 있는 경우(n = 32)는 5 비트의 어드레스가 되고, ADDR(row) = 00000에서 WL[0]을 선택하고, ADDR(row) = 11111에서 WL[31]을 선택한다. 또한, WL[y－1]은 도 5의 워드선(WLy)을 나타낸다. 즉, WL[0]은 도 5의 워드선(WL1)에 상당한다.

또한, 도 6에 있어서, 칼럼 디코더를 지정하는 어드레스 신호(ADDR(column))는 복수의 신호로 구성되고, 신호의 조합으로 구동하는 칼럼 디코더를 하나 또는 모두 선택한다. 예를 들면, 비트선(BL)이 32개 있는 경우(m = 32)는 6 비트의 어드레스가 되고, ADDR(column) = 000000에서 BL[0]을 선택하고, ADDR(column) = 011111에서 BL[31]을 선택하고, ADDR(column) = 1 XXXXX(X는 각각 임의)에서 전(全) 비트를 선택한다. 또한, BL[x－1]은 도 5의 비트선(BLx)을 나타낸다. 즉, BL[0]은 도 5의 비트선(BL1)에 상당한다.

도 6에서는, 도 5의 1번째행의 메모리 셀(MC)(x, 1)을 선택하여 패러렐 방식으로 판독 동작을 행하는 예를 나타낸다. 따라서, 기간(AD)에 있어서, ADDR(row) = 00000, ADDR(column) = 1 XXXXX가 액티브(하이 전위)로 되어 있다. 판독 동작은, 리드 이네이블 신호(RE)를 하이 전위로 함으로써 행해진다. 또한, 기간(AD) 중은 스위치(181)가 온이다.

프리차지 기간인 기간(AB)에 있어서, 프리차지 신호(PRE)는 로 전위가 되고, 도 5의 프리차지 회로(152)에서의 NAND 회로(161)의 출력 단자의 전위는 하이 전위가 되기 때문에, 제 2 트랜지스터(163)는 온한다. 기간(AB)에 있어서 스위치(181)는 온하고 있기 때문에, 제 1 배선(153)에 입력되는 전위(VDD)에 의해 비트선(BLx)이 충전된다. 여기에서는, 패러렐 방식으로 판독 동작을 행하기 때문에, m개의 비트선(BLx) 각각에 대응하는 판독 회로(151)에 의해, m개의 비트선(BLx) 각각이 VDD에 충전된다. 또한, 기간(AB)에 있어서, 1번째행의 메모리 셀(MC)(x, 1)을 포함하는 모든 메모리 셀(MC)(x, y)의 제 1 트랜지스터(113)는 오프시킨다. 따라서, 1번째행의 워드선(WL1)을 포함하는 모든 워드선(WLn)의 전위는 로 전위로 한다.

판독 기간인 기간(BD)에 있어서, 판독 동작을 행하고, 메모리 셀(MC)(x, 1)에 격납된 데이터(안티 퓨즈(115)의 저항 상태)를 반영시킨 전위(비트선(BLx)의 전위를 반영시킨 전위)를 가지는 출력 신호(OUTPUT)를 제 4 배선(175)에 출력한다. 기간(BD)에 있어서, 1번째행의 메모리 셀(MC)(x, 1) 각각의 제 1 트랜지스터(113)를 온시키기 위해, 워드선(WL1)(WL[0])의 전위는 하이 전위로 한다. 이때, 비트선(BLx)(BL[0] 내지 BL[m－1] 각각)의 전위는 안티 퓨즈(115)의 저항 상태에 따라 방전된다.

도 5에서는, 메모리 셀(MC)(2, 1)의 안티 퓨즈(115p)가 쇼트하고 있어, 메모리 셀(MC)(1, 1)의 안티 퓨즈(115) 및 메모리 셀(MC)(m, 1)의 안티 퓨즈(115q)가 쇼트하고 있지 않은 예를 나타낸다. 따라서, 도 6의 BL[1]의 전위는 저하해 가고, BL[0] 및 BL[m－1]의 전위는 유지된다.

또한, 시점 B에서 프리차지 신호를 하이 전위로 함으로써 NAND 회로(161)의 출력 단자의 전위를 로 전위로 하고, 제 2 트랜지스터(163)를 오프 시킴으로써, 프리차지 동작은 멈춰져 있다.

데이터를 확정할 때까지 충분한 시간(비트선(BLx)의 전위를 확정하기 위해 필요한 시간)이 경과한 후에, 래치 신호(LAT)를 하이 전위로 한다. 여기에서는, 시점 C에서 래치 신호를 하이 전위로 하고, 기간(BC)은 데이터를 확정시키기 위해 필요한 기간으로 한다. 시점 C(래치 신호가 상승하는 타이밍)에서, 비트선(BLx)의 전위를 확정하고, 제 4 배선(175)에 출력하는 출력 신호를 확정한다. 모든 비트선(BLx)의 전위는 각각, 래치 회로(191)의 입력 단자에 입력된다. 그리고, 래치 회로(191)의 출력 단자로부터 제 4 배선(175)에, 1번째행의 안티 퓨즈(115)의 저항 상태가 반영된 전위(비트선(BLx)의 전위가 반영된 전위)를 가지는 출력 신호(OUTPUT)가 출력된다.

도 5의 메모리 셀(MC)(x, y)에서의 제 1 트랜지스터(113)는 산화물 반도체를 채널 형성 영역에 이용한 구성을 가진다. 산화물 반도체를 채널 형성 영역에 이용하여 제 1 트랜지스터(113)의 오프 전류를 충분히 작게 함으로써, 판독 기간 시에 선택하고 있지 않은 행(워드선(WLy))의 쇼트한 안티 퓨즈(115p)에 의한 리크를 막을 수 있다. 그 결과, 선택하고 있지 않는 행에 기인한 비트선 전위의 저하가 일어나기 어렵고, 어느 정도 긴 기간 비트선 전위를 유지할 수 있다. 이것에 의해, 패러렐 방식에서의 판독이 가능하게 된다.

또한, 상기 실시형태 1과 마찬가지로, 프리차지 동작을 행하고 있을 때에 비트선(BLx)의 전위가 리크하는 것을 막을 수 있다. 따라서, 프리차지 기간의 단축 및 충분한 판독 기간의 확보를 도모할 수 있고, 판독 정밀도의 향상으로 연결할 수 있다.

또한, 제 2 트랜지스터(163)도 오프 전류가 충분히 작은 트랜지스터가 적용되어 있기 때문에, 판독 기간 중의 제 2 트랜지스터(163)로부터의 리크 전류에 의해, 판독 동작 중의 비트선의 전위가 변동하거나 또는 비트선의 전위의 검출이 곤란하게 되는 것을 막을 수 있다. 이것에 의해, 리크 전류에 기인하는 데이터의 오판독을 막을 수 있어, 데이터의 판독 정밀도를 높일 수 있다.

이상과 같이, 본 실시형태에 관한 반도체 메모리 장치에서는, 메모리 셀을 구성하는 트랜지스터 및 판독 회로 내의 트랜지스터로서 오프 전류가 충분히 작은 트랜지스터를 적용하고, 프리차지 동작을 포함해 판독 동작에 영향을 주는 리크 전류를 극력 배제함으로써, 패러렐 방식으로, 고정밀의 데이터의 판독을 행할 수 있다.

(실시형태 4)

본 실시형태에서는, 상기 실시형태 1 내지 3의 구성을 적용함으로써, 반도체 메모리 장치의 고집적화 및 소형화가 가능해지는 것에 대하여 설명한다.

안티 퓨즈가 완전히 쇼트하지 않은 상태에서는, 저항이 소망의 값까지 낮아지지 않고, 데이터를 정확하게 읽어낼 수 없다는 문제가 있다. 따라서, 「어시스트 용량」이라고 불리는 용량 소자를 안티 퓨즈에 병렬로 접속하여 기입 시의 전력을 보충함으로써, 쇼트 후에 안티 퓨즈의 저항이 소망의 값까지 낮아지지 않는 불량을 막아, 기입 불량을 막는 구성이 알려져 있다.

그러나, 어시스트 용량을 형성하면, 그만큼 메모리 셀의 면적은 커진다. 따라서, 반도체 메모리 장치를 점유하는 메모리 셀의 면적이 증대되거나, 또는 반도체 메모리 장치 자체가 대형화되는 등, 반도체 메모리 장치의 고집적화 또는 소형화를 방해하게 된다.

상기 실시형태 1 내지 3에 설명한 바와 같이, 본 실시형태에 관한 반도체 메모리 장치는, 메모리 셀을 구성하는 트랜지스터(제 1 트랜지스터(113)) 및 판독 회로 내의 트랜지스터(제 2 트랜지스터(163))로서 오프 전류가 충분히 작은 트랜지스터를 적용한다. 그 결과, 프리차지 동작을 포함하여, 판독 동작에 영향을 주는 리크 전류를 극력 배제할 수 있기 때문에, 충분한 판독 기간을 확보할 수 있다.

여기서, 상기 도 3의 (r)을 이용하여 설명한 바와 같이, 상기 실시형태에 관한 반도체 메모리 장치는, 충분한 길이의 판독 기간을 확보함으로써, 안티 퓨즈가 완전히 쇼트하지 않은 상태에서도 데이터를 읽어내는 것이 가능하게 된다. 이것에 의해, 어시스트 용량의 축소 또는 어시스트 용량을 없애는 것이 가능하게 되고, 메모리 셀 면적의 축소화 및 반도체 메모리 장치의 소형화를 도모할 수 있다.

상기 실시형태 1 내지 3에서는, 용량 소자(117)가 「어시스트 용량」에 상당한다. 따라서, 용량 소자(117)를 축소 또는 용량 소자(117)를 없애는 것이 가능하게 된다.

또한, 상기 실시형태 3과 같이, 패러렐 방식으로 데이터를 읽어냄으로써 m개분의 비트선(BLx)의 전위를 한 번에 읽어낼 수 있다. 따라서, 시리얼 방식으로 데이터를 읽어내는 경우보다, 하나의 메모리 셀에서의 판독 기간을 길게 취할 수 있다. 그 결과, 어시스트 용량의 대폭적인 축소 또는 어시스트 용량을 완전히 없애는 것이 가능하게 된다. 또한, 안티 퓨즈가 완전히 쇼트하지 않은 경우에서의 판독 가능한 저항값의 범위를 넓게 할 수 있어, 데이터의 판독 정밀도를 높일 수 있다.

(실시형태 5)

본 실시형태에서는, 상기 실시형태 1 내지 4에 나타낸 메모리 셀의 구성에 대하여 설명한다.

도 7(A) 내지 도 7(C)에, 본 실시형태에 관한 메모리 셀의 일부를 나타내는 단면의 모식도의 예를 나타낸다.

도 7(A)에 나타내는 메모리 셀은, 안티 퓨즈(830)와 트랜지스터(850)가 설치되어 있다. 여기에서는, 안티 퓨즈(830)의 상방에 트랜지스터(850)가 설치된 예를 나타낸다.

안티 퓨즈(830)는 기판(801) 위에 제 1 절연층(803) 및 제 2 절연층(805)을 사이에 끼우고 형성된 제 1 도전층(833a)과, 제 1 도전층(833a) 위에 형성된 저항 재료층(835)과, 저항 재료층(835) 위에 형성된 제 2 도전층(837a)으로 구성된다. 제 1 도전층(833a) 및 제 2 절연층(805) 위에는, 제 3 절연층(807)이 형성되어 있다. 저항 재료층(835)은 제 3 절연층(807)에 형성된 개구부에 형성되고, 제 1 도전층(833a)과 접하고 있다. 제 1 도전층(833a)과 제 2 도전층(837a)과의 사이에 저항 재료층(835)이 협지되어 안티 퓨즈(830)를 구성하고 있다.

제 1 도전층(833a)은 안티 퓨즈(830)의 한쪽의 전극으로서 기능한다. 저항 재료층(835)은 안티 퓨즈(830)에 전압을 인가함으로써 저항 상태가 변화(고저항 상태로부터 저저항 상태로 변화)하는 재료를 이용한다. 구체적으로는, 저항 재료층(835)은 반도체층(예를 들면, 아몰퍼스 실리콘층 등), 또는 반도체층 및 절연층(예를 들면, 산화 실리콘층 등)의 적층 구조로 형성한다. 제 2 도전층(837a)은 안티 퓨즈(830)의 다른 한쪽의 전극으로서 기능한다.

트랜지스터(850)는 제 3 절연층(807) 위에 형성된 제 2 도전층(837a) 및 제 2 도전층(837b)과, 제 2 도전층(837a) 및 제 2 도전층(837b) 위에 형성된 산화물 반도체층(853a)과, 산화물 반도체층(853a) 위에 제 4 절연층(809)을 사이에 끼우고 형성된 제 3 도전층(855a)으로 구성된다.

제 3 도전층(855a)은 게이트 전극으로서 기능한다. 제 2 도전층(837a) 및 제 2 도전층(837b)은 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 제 2 도전층(837a)은 트랜지스터(850)의 소스 전극 또는 드레인 전극의 한쪽 및 안티 퓨즈(830)의 다른 한쪽의 전극으로서 기능한다. 트랜지스터(850)와 안티 퓨즈(830)는 제 2 도전층(837a)을 통하여 전기적으로 접속된다. 또한, 트랜지스터(850)의 소스 전극 또는 드레인 전극으로서 기능하는 도전층과, 안티 퓨즈(830)를 구성하는 전극은 전기적으로 접속되어 있다면, 동일층이 아니어도 좋다.

트랜지스터(850)로서는, 상기 실시형태 2에 설명한 트랜지스터의 구성을 적용하면 좋다. 여기에서는, 트랜지스터(850)의 구성은 도 4(A)의 트랜지스터(313)에 상당한다. 제 2 도전층(837a) 및 제 2 도전층(837b)은 도 4(A)의 도전층(305a) 및 도전층(305b)에 상당한다. 산화물 반도체층(853a)은 도 4(A)의 반도체층(307)에 상당한다. 제 4 절연층(809)은 도 4(A)의 게이트 절연층(309)에 상당한다. 제 3 도전층(855a)은 도 4(A)의 게이트 전극(311)에 상당한다.

또한, 안티 퓨즈(830) 및 트랜지스터(850) 위에 제 5 절연층(811)이 형성되고, 제 5 절연층(811) 위에 제 4 도전층(857a)이 형성되어 있다. 제 4 도전층(857a)은 제 5 절연층(811)에 형성된 개구부에 형성되고, 제 3 도전층(855a)과 접하고 있다. 제 4 도전층(857a)은 게이트 전극으로서 기능하는 제 3 도전층(855a)의 리드 배선(게이트 리드 배선)으로서 기능한다.

기판(801)은 후의 제작 공정에 견딜 수 있는 기판이라면 특별히 한정되지 않고, 유리 기판 등을 이용하면 좋다.

제 1 절연층(803) 및 제 2 절연층(805)은 기판(801)으로부터의 불순물의 확산을 방지하는 베이스가 된다. 제 3 절연층(807) 및 제 5 절연층(811)은 층간 절연층으로서 기능한다. 제 4 절연층(809)은 게이트 절연층으로서 기능한다.

제 1 절연층(803) 내지 제 5 절연층(811)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈 등의 절연층을 이용하여, 단층 구조 또는 2층 이상의 적층 구조로 형성한다. 또한, 층간 절연층으로서 기능하는 절연층은 폴리이미드 또는 아크릴 등의 수지 재료를 이용하여 형성하는 것도 가능하다. 또한, 제 1 절연층(803) 내지 제 5 절연층(811)으로서는, 수소나 물을 극력 포함하지 않는 절연층을 이용하는 것이 바람직하다.

도 7(B)에 나타내는 메모리 셀은, 도 7(A)에 나타내는 구성에 더하여 용량 소자(870)가 형성되어 있다. 용량 소자(870)는 「어시스트 용량」에 상당한다. 여기에서는, 안티 퓨즈(830)의 상방에 트랜지스터(850) 및 용량 소자(870)가 형성된 예를 나타낸다.

용량 소자(870)는 제 2 도전층(837a)과 제 2 도전층(837a) 위에 형성된 산화물 반도체층(853b)과, 산화물 반도체층(853b) 위에 제 4 절연층(809)을 사이에 끼우고 형성된 제 3 도전층(855b)으로 구성된다. 제 2 도전층(837a)은 용량 소자(870)의 한쪽의 전극으로서 기능하고, 제 3 도전층(855b)은 용량 소자(870) 의 다른 한쪽의 전극으로서 기능한다. 제 2 도전층(837a)과 제 3 도전층(855b)과의 사이에 협지되는 제 4 절연층(809)은 유전체층으로서 기능한다.

용량 소자(870)에 있어서, 산화물 반도체층(853b)은 트랜지스터(850)의 산화물 반도체층(853a)과 동일층을 가공하여 형성하는 예를 나타낸다. 제 3 도전층(855b)은 트랜지스터(850)의 제 3 도전층(855a)과 동일층을 가공하여 형성하는 예를 나타낸다. 동일층을 가공하여 형성함으로써 프로세스의 간략화를 도모할 수 있지만, 본 실시형태는 특별히 한정되지 않고, 다른 재료층에서 형성해도 좋다.

또한, 용량 소자(870)를 구성하는 제 2 도전층(837a)은 트랜지스터(850)의 소스 전극 또는 드레인 전극의 한쪽 및 안티 퓨즈(830)의 한쪽의 전극으로서도 기능한다. 트랜지스터(850), 안티 퓨즈(830), 및 용량 소자(870)는 제 2 도전층(837a)을 통하여 전기적으로 접속된다. 또한, 트랜지스터(850), 안티 퓨즈(830), 및 용량 소자(870)는, 전기적으로 접속된다면, 제 2 도전층(837a)을 공통의 동일층에서 형성하지 않아도 좋다.

또한, 제 4 도전층(857b)이 제 5 절연층(811)에 형성된 개구부에 형성되어 있다. 제 4 도전층(857b)은 제 3 도전층(855b)과 접하고 있다. 제 4 도전층(857b)은 용량 소자(870)의 다른 한쪽의 전극으로서 기능하는 제 3 도전층(855b)의 리드 배선(용량 리드 배선)으로서 기능한다.

도 7(C)은, 도 7(A)에 나타내는 구성에 더하여 용량 소자(870)가 형성되어 있다. 또한, 도 7(C)은 용량 소자(870)의 상방에 안티 퓨즈(830)가 형성되고, 안티 퓨즈(830)의 상방에 트랜지스터(850)가 설치된 예를 나타낸다.

용량 소자(870)는, 제 5 도전층(872a)과 제 5 도전층(872a) 위에 제 2 절연층(805)을 사이에 끼우고 형성된 제 1 도전층(833)으로 구성된다. 제 5 도전층(872a)은 용량 소자(870)의 한쪽의 전극으로서 기능하고, 제 1 도전층(833)은 용량 소자(870)의 다른 한쪽의 전극으로서 기능한다. 제 5 도전층(872a)과 제 1 도전층(833)과의 사이에 협지되는 제 2 절연층(805)은 유전체층으로서 기능한다.

용량 소자(870)를 구성하는 제 1 도전층(833)은 안티 퓨즈(830)의 한쪽의 전극으로서도 기능한다. 또한, 용량 소자(870)를 구성하는 제 5 도전층(872a)에는, 제 3 절연층(807)에 형성된 개구부를 통하여, 제 2 도전층(837a)이 전기적으로 접속되어 있다. 트랜지스터(850), 안티 퓨즈(830), 및 용량 소자(870)는, 제 2 도전층(837a)을 통하여 전기적으로 접속된다.

도 7(A) 내지 도 7(C)에 나타내는 메모리 셀에 있어서, 안티 퓨즈와 전기적으로 접속되는 트랜지스터로서 산화물 반도체층을 채널 형성 영역에 이용한 트랜지스터를 적용함으로써, 리크 전류를 막을 수 있어, 메모리 셀에 격납된 데이터의 판독 정밀도를 높일 수 있다.

또한, 상술한 트랜지스터의 구성으로 함으로써 데이터의 판독 기간을 길게 확보할 수 있기 때문에, 안티 퓨즈가 완전하게 쇼트하지 않아 저항이 충분히 낮아지지 않아도, 안티 퓨즈가 쇼트한 상태로 하여 데이터를 읽어내는 것이 가능하다. 따라서, 기입 시의 전력을 보충하기 위한 어시스트 용량으로서 기능하는 용량 소자를 축소화하거나, 또는 없애 버리는 것이 가능하게 된다. 따라서, 메모리 셀의 면적을 축소화할 수 있어, 반도체 메모리 장치의 소형화를 실현할 수 있다.

또한, 도 8에, 본 실시형태에 관한 메모리 셀의 일부와 그 외의 회로의 일부를 나타내는 단면의 모식도의 예를 나타낸다. 도 8에는, 메모리 셀을 구성하는 안티 퓨즈(830), 트랜지스터(850), 및 용량 소자(870)와, 그 외의 회로를 구성하는 트랜지스터(890)가 도시되어 있다. 여기에서는, 용량 소자(870) 및 트랜지스터(890)의 상방에 안티 퓨즈(830) 및 트랜지스터(850)가 설치된 예를 나타낸다.

트랜지스터(890)는, 트랜지스터(850)와 달리, 실리콘 등의 반도체를 채널 형성 영역에 이용하여 구성한다. 트랜지스터(890)는 반도체층(891)과, 반도체층(891) 위에 제 2 절연층(805)을 사이에 끼우고 형성된 제 1 도전층(833b)과, 반도체층(891)과 전기적으로 접속하는 제 2 도전층(837c) 및 제 2 도전층(837d)으로 구성된다.

반도체층(891)은 한쌍의 불순물 영역(872b) 및 불순물 영역(872c)과, 불순물 영역(872b)과 불순물 영역(872c)과의 사이에 위치하는 채널 형성 영역(893)을 가진다. 한쌍의 불순물 영역(872b) 및 불순물 영역(872c)은 소스 영역 또는 드레인 영역으로서 기능한다. 또한, 반도체층(891)에는, 적절히, LDD(Light Doped Drain) 영역이나 오프셋(offset) 영역 등을 형성해도 좋다.

제 2 도전층(837c) 및 제 2 도전층(837d)은, 소스 전극 또는 드레인 전극으로서 기능한다. 제 2 도전층(837c) 또는 제 2 도전층(837d)의 한쪽은, 불순물 영역(872b) 또는 불순물 영역(872c)의 한쪽과 전기적으로 접속된다. 제 2 도전층(837c) 또는 제 2 도전층(837d)의 다른 한쪽은, 불순물 영역(872b) 또는 불순물 영역(872c)의 다른 한쪽과 전기적으로 접속된다.

제 1 도전층(833b)은 게이트 전극으로서 기능한다. 제 2 절연층(805)은 게이트 절연층으로서 기능한다. 또한, 제 2 절연층(805)은 용량 소자(870)에서는 유전체층으로서 기능한다.

트랜지스터(890)에 있어서, 반도체층(891)은 용량 소자(870)의 제 5 도전층(872a)과 동일층을 가공하여 형성하는 예를 나타낸다. 또한, 제 5 도전층(872a)과 불순물 영역(872b) 및 불순물 영역(872c)에는, 1 도전형을 부여하는 불순물 원소가 첨가되어 있다. 제 1 도전층(833b)은 안티 퓨즈(830)의 제 1 도전층(833a)과 동일층을 가공하여 형성하는 예를 나타낸다. 제 2 도전층(837c) 및 제 2 도전층(837d)은 안티 퓨즈(830) 및 트랜지스터(850)의 제 2 도전층(837a), 및 트랜지스터(850)의 제 2 도전층(837b)과 동일층을 가공하여 형성하는 예를 나타낸다. 동일층을 가공하여 형성함으로써 프로세스의 간략화를 도모할 수 있지만, 본 실시형태는 특별히 한정되지 않고, 다른 재료층으로 형성해도 좋다.

본 실시형태에 있어서, 메모리 셀의 안티 퓨즈(830)와 전기적으로 접속되는 트랜지스터(850)로서는, 산화물 반도체층을 채널 형성 영역에 이용한 트랜지스터를 적용한다. 그 외의 회로에서는, 적절히 실리콘 등의 반도체층을 채널 형성 영역에 이용한 트랜지스터를 적용할 수도 있다.

(실시형태 6)

본 실시형태에서는, 상기 실시형태에 관한 반도체 메모리 장치의 구체적인 구성에 대하여 설명한다.

도 9는, 반도체 메모리 장치에 있어서의 메모리부의 구성을 블럭도로 나타낸 일례이다. 또한, 도 9에 나타내는 블럭도에서는, 반도체 메모리 장치 내의 회로를 기능마다 분류하여, 서로 독립한 블록으로서 나타내고 있지만, 실제의 회로는 기능마다 완전히 나누기가 어렵고, 하나의 회로가 복수의 기능과 관련되는 경우도 있을 수 있다.

도 9에 나타내는 메모리부(3000)는, 메모리 셀 어레이(3001), 칼럼 디코더(3002), 로 디코더(3003), 어드레스 셀렉터(3004), 셀렉터(3005), 판독 회로/기입 회로(3006), 및 승압 회로(3007)를 가진다. 여기서, 메모리 셀 어레이(3001)는 매트릭스 형상으로 배치된 복수의 메모리 셀로 구성된다.

메모리 셀은, 도 1에서의 메모리 셀(111) 또는 도 5에서의 메모리 셀(MC)(x, y)에 상당한다. 또한, 메모리 셀은 비트선(도 1의 비트선(103) 또는 도 5의 비트선(BLx))과 워드선(도 1의 워드선(105) 또는 도 5의 워드선(WLy))과의 교차부에 배치된다.

다음에, 메모리부(3000)의 동작에 대하여 설명한다. 메모리부(3000)에는 동작 신호로서 리드 이네이블 신호(RE), 라이트 이네이블 신호(WE), 어드레스 신호(ADDR), 프리차지 신호(PRE), 및 승압 클록 신호(CP_CLK)가 입력된다. 또한, 전원으로서 승압 입력 전압(Vin)이 입력된다. 또한, 특별히 도시하지 않았지만, 동작 전원으로서 VDD, GND 등, 회로를 구동시키기 위해 필요한 전원도 입력된다.

리드 이네이블 신호(RE), 라이트 이네이블 신호(WE)는 셀렉터(3005)에 입력되어, 메모리부(3000)의 동작을 결정한다. 일례로서 RE가 액티브이고, WE가 비액티브인 경우, 판독 동작이 행해진다. 또한, WE가 액티브이고, RE가 비액티브인 경우, 기입 동작이 행해진다. WE, RE 모두 비액티브인 경우는, 대기 상태가 된다.

기입 동작을 행하는 경우는, 승압 이네이블 신호(CPE)가 입력되었을 때에만, 승압 회로(3007)가 동작하도록 해도 좋다. 이것에 의해, 불필요한 승압에 의한 소비 전류의 증대를 억제할 수 있다. 또한, 기입 동작 또는 판독 동작을 행하는 경우에, 컨트롤 신호(cont)를 어드레스 셀렉터(3004)에 입력하는 구성으로 하면, 대기 상태일 때에 디코더(칼럼 디코더(3002), 로 디코더(3003))가 구동하는 것에 의한 오동작을 막을 수 있다.

어드레스 신호(ADDR)는 어드레스 셀렉터(3004)를 통하여 분기되고, 칼럼 디코더(3002) 및 로 디코더(3003)에 입력된다. 칼럼 디코더(3002)는 복수의 디코더로 구성되고, 어드레스 신호(ADDR)의 값의 조합에 따라, 하나 또는 모두 구동한다. 로 디코더(3003)는 복수의 디코더로 구성되고, 어드레스 신호(ADDR)의 값의 조합에 따라, 하나만 구동한다. 그리고, 구동한 칼럼 디코더(3002) 및 로 디코더(3003) 의 조합에 따라, 메모리 셀 어레이(3001) 중에서 기입 동작 또는 판독 동작을 행하는 메모리 셀이 결정된다.

또한, 상술한 바와 같이, 기입 동작 및 판독 동작을 양쪽 모두 행하지 않는 상태(대기 상태)일 때는, 셀렉터(3005)로부터 어드레스 셀렉터(3004)에 입력되는 컨트롤 신호(cont)에 의해, 디코더(칼럼 디코더(3002), 로 디코더(3003))에 들어가는 신호를 비액티브하게 하여 디코더가 선택되지 않게 한다.

또한, 프리차지 동작시에는, 워드선에 입력되는 전위가 하이가 되지 않도록, 로 디코더(3003)에 들어가는 어드레스 신호는 프리차지 신호(PRE)와 AND를 취하도록 한다. 그러면, 프리차지 동작 중, 즉 프리차지 신호(PRE)가 로 전위일 때에는 로 디코더(3003)에 들어가는 어드레스 신호는 모두 로 전위가 되기 때문에, 어느 열의 워드선에 입력되는 전위도 하이가 되지 않는다.

칼럼 디코더(3002)에 전기적으로 접속된 판독 회로/기입 회로(3006)는, 셀렉터(3005)로부터 입력되는 선택 신호(select)에 의해, 판독 회로 또는 기입 회로의 어느 쪽인가를 구동한다. 선택 신호가 기입 동작 시에는 기입 회로를 구동시키고, 판독 동작 시에는 판독 회로를 구동시킨다.

기입 회로는 레벨 시프터 및 버퍼로 구성된다. 칼럼 디코더(3002)에 의해 선택된 신호는 레벨 시프터에 의해 기입 전압에 증폭되어, 버퍼를 통해 비트선에 입력된다. 메모리 셀의 안티 퓨즈는 비트선에 입력되는 전압에 의해 쇼트되는지 여부가 선택되어 기입이 행해진다.

판독 회로는 상기 실시형태 1 내지 3에 설명한 구성을 가진다. 판독 동작에 앞서, 프리차지 신호(PRE)에 의해 비트선을 프리차지 한다. 그리고 액세스한 메모리 셀에 속하는 비트선 전위로부터 데이터 「0」 혹은 데이터 「1」을 읽어내고, 읽어낸 데이터를 출력 신호(OUTPUT)로서 출력한다.

승압 회로(3007)는 셀렉터(3005)로부터 입력되는 CPE가 액티브할 때 외부로부터의 입력 신호인 cp_clk에 의해 동작하고, 외부로부터 입력되는 전원 전압(Vin)을 증폭하여 Vout로서 셀렉터(3005)에 입력한다. 메모리부(3000)가 기입 동작을 행하고 있을 때, 셀렉터(3005)에 입력된 Vout는, 판독 회로/기입 회로(3006)의 전원 전압(Vcoldec), 및 로 디코더(3003)의 전원 전압(Vrowdec)이 된다. 기입 회로는, 레벨 시프터를 이용하여 선택한 비트선에, 선택한 메모리 셀의 안티 퓨즈를 쇼트시키기 위해 충분한 전압을 인가한다. 승압 회로(3007)의 구성으로서는, 주지의 것을 이용할 수 있다.

메모리부(3000)의 구성에, 상기 실시형태 1 내지 3에 설명한 메모리 셀 및 판독 회로 등을 조립함으로써, 메모리부(3000)에서의 판독 정밀도를 높일 수 있다. 또한, 상기 실시형태 4에 설명한 바와 같이, 어시스트 용량의 면적을 축소 또는 어시스트 용량을 없애는 것이 가능하기 때문에, 메모리부(3000)에서의 메모리 셀 어레이(3001)의 점유 면적을 축소화할 수 있다. 또한, 반도체 메모리 장치의 고집적화 및 소형화가 가능하게 된다. 또한, 이 효과는, 메모리 셀 어레이(3001)를 구성하는 메모리 셀이 많을 수록, 즉 메모리 비트수가 많을 수록 현저한 것이 된다.

(실시형태 7)

본 실시형태에서는, 반도체 메모리 장치를 탑재한 반도체 장치에 관하여 설명한다.

본 실시형태에 관한 반도체 장치는, 내부에 메모리부를 가지고, 메모리부에 필요한 정보를 기억하여, 비접촉 수단(예를 들면 무선 통신)을 이용하여 외부와 정보의 교환을 행하는 것이다. 이러한 반도체 장치는 RFID 태그라고도 불리고, 물품 등의 개체 정보를 기억시켜 두고, 그 정보를 읽어냄으로써 물품을 인식시키는 개체 인증 시스템 등의 용도에 이용할 수 있다.

도 10은, 본 실시형태에 관한 반도체 장치의 구성을 블럭도로 나타낸 일례이다. 도 10에 나타내는 반도체 장치(900)는 RF 회로(901), 클록 생성 회로(902), 논리 회로(903), 및 안테나부(918)에 의해 구성되어 있다. 안테나부(918)는 안테나(917)를 가진다.

또한, 도 10에는 나타내지 않았지만, 반도체 장치(900)는 통신 장치(예를 들면, 리더 등의 무선 통신 장치) 등의 외부의 회로와 안테나(917)를 통하여 무선 신호의 송수신을 행하고 있다. 데이터의 전송 형식은, 한쌍의 코일을 대향 배치하여 상호 유도에 의해 교신을 행하는 전자 결합 방식, 유도 전자계에 의해 교신하는 전자 유도 방식, 전파를 이용하여 교신하는 전파 방식의 3가지로 크게 구별된다. 본 실시형태에서는 어느 방식에서도 적용할 수 있다.

RF 회로(901)는 전원 회로(904), 복조 회로(905), 변조 회로(906)를 가진다. 클록 생성 회로(902)는 분주 회로(907), 카운터 회로(909), 기준 클록 생성 회로(919)를 가진다. 논리 회로(903)는 연산 처리를 행하는 기능을 가지고, 콘트롤러(913), CPU(910)(중앙 연산 장치라고도 함), Read Only Memory인 ROM(911), Random Access Memory인 RAM(912)을 가진다.

또한, 콘트롤러(913)는 CPU 인터페이스(914), RF 인터페이스(915), 메모리 콘트롤러(916)를 가진다.

RF 회로(901)에 있어서, 전원 회로(904)는 정류 회로와 보유 용량을 가지고, 수신한 신호로부터 전원 전압을 생성하고, 그 외의 회로에 공급하는 기능을 가진다. 복조 회로(905)는 정류 회로와 LPF(lowpass filter)를 가지고, 통신 신호로부터 커맨드나 데이터를 추출하는 기능을 가진다. 변조 회로(906)는 송신 데이터를 변조하는 기능을 가지고, 변조한 데이터는 안테나(917)로부터 송신 신호로서 송신된다.

다음에, 본 실시형태에 관한 반도체 장치의 동작에 대하여 설명한다.

우선, 외부의 통신 장치로부터 송신된 신호가, 반도체 장치(900)에 의해 수신된다. 반도체 장치(900)에 입력된 수신 신호는 복조 회로(905)에 의해 복조된 후, 콘트롤러(913)에서의 RF 인터페이스(915)에 출력된다. RF 인터페이스(915)에 입력된 수신 신호는 CPU 인터페이스(914)를 통하여 CPU(910)에서 연산 처리된다. 또한, RF 인터페이스(915)에 입력된 수신 신호에 의해, 메모리 콘트롤러(916)를 통하여 ROM(911), RAM(912)에 대한 액세스가 행해진다.

CPU(910)에 의한 연산 처리, ROM(911) 및/또는 RAM(912)에서의 데이터의 입출력 후에 송신 데이터가 생성된다. 송신 데이터는 신호로서 변조 회로(906)에 의해 변조되고, 안테나(917)로부터 외부의 통신 장치에 송신된다.

상기 실시형태에 설명한 반도체 메모리 장치를, 본 실시형태에 관한 반도체 장치의 ROM(911), RAM(912), 또는 그 외의 메모리부로서 탑재할 수 있다. 본 실시형태에 관한 반도체 장치에, 상기 실시형태에 관한 반도체 메모리 장치를 탑재함으로써, 반도체 장치를 소형화할 수 있다. 따라서, RFID 태그 등으로서 이용함에 있어서, 용도가 넓어지고, 디자인성도 향상된다.

또한, 본 실시형태에 관한 반도체 장치에 관하여, 상면의 모식도를 이용하여 설명한다.

도 11(A)에 나타내는 반도체 장치는, 기판(400)과, 기판(400)에 형성된 소자부(401)와, 소자부(401)에 전기적으로 접속된 안테나(402)를 가진다. 또한, 도 11(B)에는, 도 11(A)과 다른 구성의 안테나(402)를 가지는 예를 나타낸다. 여기에서는, 안테나(402)가 도 10의 안테나(917)에 상당하고, 소자부(401)가 도 10의 안테나부(918) 이외의 구성(RF 회로(901), 클록 생성 회로(902), 논리 회로(903))에 상당한다.

도 11(A), 도 11(B)에 나타내는 바와 같은 반도체 장치에 있어서, 상기 실시형태에 설명한 반도체 메모리 장치를 적용함으로써, 소자부(401)의 면적을 축소할 수 있다. 따라서, 반도체 장치 자체의 소형화를 도모할 수 있다.

다음에, 본 실시형태에 관한 반도체 메모리 장치를 탑재한 반도체 장치(RFID 태그)의 사용예에 대하여, 도 12를 이용하여 설명한다. 도 12에 나타내는 반도체 장치(600)는, 도 10 및 도 11에 나타낸 반도체 장치에 상당한다.

본 실시형태에 관한 반도체 장치의 용도는 다방면에 이른다. 예를 들면, 지폐, 동전, 유가 증권류, 무기명 채권류, 증서류(운전 면허증이나 주민표 등, 도 12(A) 참조), 기록 매체(DVD 소프트웨어나 비디오 테이프 등, 도 12(B) 참조), 포장용 용기류(포장지나 보틀 등, 도 12(C) 참조), 탈 것류(자전거 등, 도 12(D) 참조), 신변용품(가방이나 안경 등, 도 12(E) 참조), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 또는 전자기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대전화) 등의 물품, 혹은 각 물품에 부착하는 꼬리표(도 12(F) 참조) 등에, 본 실시형태에 관한 반도체 장치(600)를 형성하여 사용할 수 있다.

반도체 장치(600)는, 물품에 실장하거나, 물품의 표면에 붙이거나, 또는 물품에 묻는 것 등에 의해, 물품에 고정할 수 있다. 예를 들면, 물품이 책이라면, 반도체 장치(600)를 종이에 묻어 고정할 수 있다. 또한, 물품에 유기 수지로 이루어지는 패키지로서 고정된다면, 반도체 장치(600)를 유기 수지에 묻음으로써, 물품에 고정할 수 있다.

본 실시형태에 관한 반도체 장치(600)는 소형화할 수 있기 때문에, 물품에 고정한 후에도 물품 자체의 디자인성을 해치지 않는다. 또한, 지폐, 동전, 유가 증권류, 무기명 채권류, 또는 증서류 등에 반도체 장치(600)를 형성함으로써, 인증 기능을 제공할 수 있어, 지폐 등의 위조 방지에 유용하게 쓸 수 있다. 또한, 포장용 용기류, 기록 매체, 신변용품, 식품류, 의류, 생활용품류, 또는 전자기기 등에 반도체 장치(600)를 부착함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈 것류에 반도체 장치(600)를 부착함으로써, 도난 등에 대한 보안성을 높일 수 있다.

이상과 같이, 본 실시형태에 관한 반도체 메모리 장치를 탑재한 반도체 장치는 다방면에 걸친 용도에 이용할 수 있다. 본 실시형태에 관한 반도체 장치는 고정밀의 데이터의 판독을 행할 수 있기 때문에, 물품의 인증성, 보안성 등의 신뢰성을 높이는 것으로 연결할 수 있다.

본 출원은 전문이 참조로서 본 명세서에 통합되고, 2010년 4월 9일 일본 특허청에 출원된, 일련 번호가 2010-089968인 일본 특허 출원에 기초한다.

101：메모리 셀 어레이 103：비트선
105：워드선 111：메모리 셀
113：제 1 트랜지스터 115：안티 퓨즈
117：용량 소자 119：접지 전위
151：판독 회로 152：프리차지 회로
153：제 1 배선 155：제 2 배선
157：제 3 배선 161：NAND 회로
163：제 2 트랜지스터 173：클록드 인버터
175：제 4 배선 181：스위치
191：래치 회로 193：배선
303：절연 표면 307：반도체층
309：게이트 절연층 311：게이트 전극
313：트랜지스터 315：패시베이션층
317：채널 보호층 323：트랜지스터
333：트랜지스터 400：기판
401：소자부 402：안테나
600：반도체 장치 801：기판
803：절연층 805：절연층
807：절연층 809：절연층
811：절연층 830：안티 퓨즈
833：도전층 835：저항 재료층
850：트랜지스터 870：용량 소자
890：트랜지스터 891：반도체층
893：채널 형성 영역 900：반도체 장치
901：RF 회로 902：클록 생성 회로
903：논리 회로 904：전원 회로
905：복조 회로 906：변조 회로
907：분주 회로 909：카운터 회로
910：CPU 911：ROM
912：RAM 913：콘트롤러
914：CPU 인터페이스 915：RF 인터페이스
916：메모리 콘트롤러 917：안테나
918：안테나부 919：기준 클록 생성 회로
115p：안티 퓨즈 115q：안티 퓨즈
3000：메모리부 3001：메모리 셀 어레이
3002：칼럼 디코더 3003：로 디코더
3004：어드레스 셀렉터 3005：셀렉터
3006：회로 3007：승압 회로
305a：도전층 305b：도전층
833a：도전층 833b：도전층
837a：도전층 837b：도전층
837c：도전층 837d：도전층
853a：산화물 반도체층 853b：산화물 반도체층
855a：도전층 855b：도전층
857a：도전층 857b：도전층
872a：도전층 872b：불순물 영역
872c：불순물 영역

Claims

절연 표면 위에 제 1 도전층을 갖고,
상기 제 1 도전층 위에 제 1 절연층을 갖고,
상기 제 1 절연층 위에 제 2 도전층을 갖고,
상기 제 2 도전층 위에 제 2 절연층을 갖고,
상기 제 2 절연층에, 상기 제 2 도전층에 달하는 개구부를 갖고,
상기 제 2 절연층 위 및 상기 개구부 내에 제 1 반도체층을 갖고,
상기 제 2 절연층 위 및 상기 제 1 반도체층 위에 제 3 도전층을 갖고,
상기 제 2 절연층 위에 제 4 도전층을 갖고,
상기 제 2 절연층 위, 상기 제 3 도전층 위, 및 상기 제 4 도전층 위에 제 2 반도체층을 갖고,
상기 제 2 반도체층 위에 제 3 절연층을 갖고,
상기 제 3 절연층 위에 제 5 도전층을 갖고,
상기 제 2 도전층은 상기 제 1 도전층과 중첩되는 영역을 갖고,
상기 제 3 도전층은 상기 제 1 도전층과 전기적으로 접속되고,
상기 제 5 도전층은 상기 제 2 반도체층과 중첩되는 영역을 갖고,
상기 제 1 반도체층은 실리콘을 갖고,
상기 제 2 반도체층은 산화물 반도체를 갖는 것을 특징으로 하는 반도체 장치.
절연 표면 위에 제 1 도전층을 갖고,
상기 절연 표면 위에 제 3 반도체층을 갖고,
상기 제 1 도전층 위 및 상기 제 3 반도체층 위에 제 1 절연층을 갖고,
상기 제 1 절연층 위에 제 2 도전층을 갖고,
상기 제 1 절연층 위에 제 6 도전층을 갖고,
상기 제 2 도전층 위 및 상기 제 6 도전층 위에 제 2 절연층을 갖고,
상기 제 2 절연층에, 상기 제 2 도전층에 달하는 개구부를 갖고,
상기 제 2 절연층 위 및 상기 개구부 내에 제 1 반도체층을 갖고,
상기 제 2 절연층 위 및 상기 제 1 반도체층 위에 제 3 도전층을 갖고,
상기 제 2 절연층 위에 제 4 도전층을 갖고,
상기 제 2 절연층 위에 제 7 도전층을 갖고,
상기 제 2 절연층 위에 제 8 도전층을 갖고,
상기 제 2 절연층 위, 상기 제 3 도전층 위, 및 상기 제 4 도전층 위에 제 2 반도체층을 갖고,
상기 제 2 반도체층 위에 제 3 절연층을 갖고,
상기 제 3 절연층 위에 제 5 도전층을 갖고,
상기 제 2 도전층은 상기 제 1 도전층과 중첩되는 영역을 갖고,
상기 제 3 도전층은 상기 제 1 도전층과 전기적으로 접속되고,
상기 제 5 도전층은 상기 제 2 반도체층과 중첩되는 영역을 갖고,
상기 제 6 도전층은 상기 제 3 반도체층이 갖는 채널 형성 영역과 중첩되는 영역을 갖고,
상기 제 7 도전층은 상기 제 3 반도체층이 갖는 소스 영역과 전기적으로 접속되고,
상기 제 8 도전층은 상기 제 3 반도체층이 갖는 드레인 영역과 전기적으로 접속되고,
상기 제 1 반도체층은 실리콘을 갖고,
상기 제 2 반도체층은 산화물 반도체를 갖고,
상기 제 3 반도체층은 실리콘을 갖는 것을 특징으로 하는 반도체 장치.