KR20200140312A - 다양한 절연 게이트 산화물들을 갖는 분리형 게이트 플래시 메모리 셀, 및 이를 형성하는 방법 - Google Patents

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Abstract

메모리 디바이스는 이격된 소스 및 드레인 영역들을 갖는 반도체 기판 - 기판의 채널 영역이 그들 사이에 연장됨 -, 채널 영역의 제1 부분 위에 배치되고, 제1 두께를 갖는 절연 재료에 의해 채널 영역의 제1 부분으로부터 절연된 폴리실리콘의 플로팅 게이트 - 플로팅 게이트는 예리한 에지로 종결되는 경사진 상부 표면을 가짐 -, 채널 영역의 제2 부분 위에 배치되고, 제2 두께를 갖는 절연 재료에 의해 채널 영역의 제2 부분으로부터 절연된 폴리실리콘의 워드 라인 게이트, 및 소스 영역 위에 배치되고, 제3 두께를 갖는 절연 재료에 의해 소스 영역으로부터 절연된 폴리실리콘의 소거 게이트 - 소거 게이트는 플로팅 게이트의 예리한 에지 주위를 둘러싸고 플로팅 게이트의 예리한 에지로부터 절연된 노치를 포함함 - 를 포함한다. 제3 두께는 제1 두께보다 크고, 제1 두께는 제2 두께보다 크다.

Description

다양한 절연 게이트 산화물들을 갖는 분리형 게이트 플래시 메모리 셀, 및 이를 형성하는 방법
관련 출원
본 출원은 2018년 5월 9일자로 출원된 미국 가출원 제62/669,263호 및 2018년 8월 7일자로 출원된 미국 특허 출원 제16/057,750호의 이익을 주장한다.
기술분야
본 발명은 분리형 게이트 비휘발성 메모리 셀들에 관한 것이다.
3개의 게이트를 갖는 분리형 게이트 비휘발성 메모리 셀들이 알려져 있다. 예를 들어 미국 특허 제7,315,056호를 참조하며, 이것은 채널 영역이 그들 사이에 연장되는 반도체 기판 내의 소스 및 드레인 영역들, 채널 영역의 제1 부분 위의 플로팅 게이트, 채널 영역의 제2 부분 위의 제어 게이트(워드 라인 게이트로도 지칭됨), 및 소스 영역 위의 P/E 게이트를 각각 갖는 분리형 게이트 메모리 셀들을 개시한다.
메모리 셀들의 다양한 요소들의 형성을 더 잘 제어하기 위해 제조 방법 개선이 요구된다.
전술된 문제 및 요구는 메모리 디바이스로서, 이격된 소스 및 드레인 영역들을 갖는 반도체 기판 - 기판의 채널 영역이 소스 및 드레인 영역들 사이에 연장됨 -, 채널 영역의 제1 부분 위에 배치되고, 제1 두께를 갖는 절연 재료에 의해 채널 영역의 제1 부분으로부터 절연된 폴리실리콘의 플로팅 게이트 - 플로팅 게이트는 예리한 에지로 종결되는 경사진 상부 표면을 가짐 -, 채널 영역의 제2 부분 위에 배치되고, 제2 두께를 갖는 절연 재료에 의해 채널 영역의 제2 부분으로부터 절연된 폴리실리콘의 워드 라인 게이트, 및 소스 영역 위에 배치되고, 제3 두께를 갖는 절연 재료에 의해 소스 영역으로부터 절연된 폴리실리콘의 소거 게이트 - 소거 게이트는 플로팅 게이트의 예리한 에지 주위를 둘러싸고 플로팅 게이트의 예리한 에지로부터 절연된 노치를 포함함 - 를 포함하는, 메모리 디바이스에 의해 해결된다. 제3 두께는 제1 두께보다 크고, 제1 두께는 제2 두께보다 크다.
메모리 디바이스는 소스 영역, 제1 드레인 영역 및 제2 드레인 영역을 갖는 반도체 기판을 포함하며, 이때 기판의 제1 채널 영역이 소스 영역과 제1 드레인 영역 사이에 연장되고, 기판의 제2 채널 영역이 소스 영역과 제2 드레인 영역 사이에 연장된다. 폴리실리콘의 제1 플로팅 게이트가 제1 채널 영역의 제1 부분 위에 배치되고, 제1 두께를 갖는 절연 재료에 의해 제1 채널 영역의 제1 부분으로부터 절연되며, 제1 플로팅 게이트는 제1의 예리한 에지로 종결되는 경사진 상부 표면을 갖는다. 폴리실리콘의 제2 플로팅 게이트가 제2 채널 영역의 제1 부분 위에 배치되고, 제1 두께를 갖는 절연 재료에 의해 제2 채널 영역의 제1 부분으로부터 절연되며, 제2 플로팅 게이트는 제2의 예리한 에지로 종결되는 경사진 상부 표면을 갖는다. 폴리실리콘의 제1 워드 라인 게이트가 제1 채널 영역의 제2 부분 위에 배치되고, 제2 두께를 갖는 절연 재료에 의해 제1 채널 영역의 제2 부분으로부터 절연된다. 폴리실리콘의 제2 워드 라인 게이트가 제2 채널 영역의 제2 부분 위에 배치되고, 제2 두께를 갖는 절연 재료에 의해 제2 채널 영역의 제2 부분으로부터 절연된다. 폴리실리콘의 소거 게이트가 소스 영역 위에 배치되고, 제3 두께를 갖는 절연 재료에 의해 소스 영역으로부터 절연되며, 소거 게이트는 제1 플로팅 게이트의 제1의 예리한 에지 주위를 둘러싸고 제1 플로팅 게이트의 제1의 예리한 에지로부터 절연된 제1 노치, 및 제2 플로팅 게이트의 제2의 예리한 에지 주위를 둘러싸고 제2 플로팅 게이트의 제2의 예리한 에지로부터 절연된 제2 노치를 포함한다. 제3 두께는 제1 두께보다 크고, 제1 두께는 제2 두께보다 크다.
메모리 디바이스를 형성하는 방법은,
반도체 기판 상에 제1 두께를 갖는 제1 절연 층을 형성하는 단계;
제1 절연 층 상에 제1 폴리실리콘 층을 형성하는 단계;
제1 폴리실리콘 층 상에 이격된 제1 및 제2 절연 스페이서들을 형성하는 단계;
제1 폴리실리콘 층의 제1 블록이 제1 절연 스페이서 아래에 남고 제1 폴리실리콘 층의 제2 블록이 제2 절연 스페이서 아래에 남도록 제1 폴리실리콘 층의 부분들을 제거하는 단계 - 제1 폴리실리콘 층의 제1 및 제2 블록들 각각은 예리한 에지로 종결되는 경사진 상부 표면을 가짐 -;
제1 폴리실리콘 층의 제1 및 제2 블록들 사이의 갭 아래에 배치되는 소스 영역을 기판에 형성하는 단계;
소스 영역 위의 반도체 기판 상에 제2 두께를 갖는 제2 절연 층을 형성하는 단계;
서로로부터 멀어지는 쪽을 향하는 제1 폴리실리콘 층의 제1 및 제2 블록들의 측부 표면들에 인접하게 반도체 기판 상에 제3 두께를 갖는 제3 절연 층을 형성하는 단계;
기판과 제1 및 제2 절연 스페이서들 위에 제2 폴리실리콘 층을 형성하는 단계;
제2 절연 층 상에 그리고 제1 및 제2 절연 스페이서들 사이에 배치되는 제2 폴리실리콘 층의 제1 블록이 남고 제3 절연 층 상에 배치되는 제2 폴리실리콘 층의 제2 및 제3 블록들이 남도록 제2 폴리실리콘 층의 부분들을 제거하는 단계 - 제1 절연 스페이서는 제2 폴리실리콘 층의 제1 및 제2 블록들 사이에 배치되고, 제2 절연 스페이서는 제2 폴리실리콘 층의 제1 및 제3 블록들 사이에 배치됨 -;
제2 폴리실리콘 층의 제2 블록에 인접하게 기판에 제1 드레인 영역을 형성하는 단계; 및
제2 폴리실리콘 층의 제3 블록에 인접하게 기판에 제2 드레인 영역을 형성하는 단계를 포함하며,
제2 폴리실리콘 층의 제1 블록은 제1 폴리실리콘 층의 제1 블록의 예리한 에지 주위를 둘러싸고 제1 폴리실리콘 층의 제1 블록의 예리한 에지로부터 절연된 제1 노치, 및 제1 폴리실리콘 층의 제2 블록의 예리한 에지 주위를 둘러싸고 제1 폴리실리콘 층의 제2 블록의 예리한 에지로부터 절연된 제2 노치를 포함하고,
제2 두께는 제1 두께보다 크고, 제1 두께는 제3 두께보다 크다.
본 발명의 다른 목적들 및 특징들이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1 내지 도 17은 메모리 셀들을 형성함에 있어서의 단계들을 도시하는 측단면도들이다.
본 발명은 메모리 셀당 3개의 게이트를 갖는 비휘발성 분리형 게이트 메모리 셀들을 형성하는 개선된 방법이다. 도면들은 한 쌍의 메모리 셀들만이 형성되는 것을 도시하지만, 프로세스 동안 메모리 셀들의 어레이가 형성된다는 것이 인식되어야 한다. 프로세스는, 도 1에 도시된 바와 같이, 반도체 기판(10)의 상부 표면 상에 실리콘 이산화물 층(산화물)(12)을, 그리고 산화물 층(12) 상에 폴리실리콘 층(폴리)(14)을 형성함으로써 시작된다. 폴리를 도핑하기 위해, 이때 폴리 주입이 수행될 수 있다. 도 2에 도시된 바와 같이, 실리콘 질화물 층(질화물)(16)이 폴리 층(12) 상에 하드 마스크로서 형성된다. 포토레지스트(18)가 구조물 위에 형성되고 포토리소그래피 프로세스(즉, 포토레지스트 형성, 포토레지스트의 선택적 노출, 하부 재료의 부분들을 노출된 상태로 두는 포토레지스트의 선택적 부분들의 제거)를 사용하여 패터닝된다. 여기서, 질화물 층(16)의 부분들이 노출된 상태로 두어진다. 이어서 질화물 에칭을 사용하여 패터닝된 포토레지스트(18)에 의해 보호되지 않은 질화물 층(16)의 노출된 부분들을 제거하여, 폴리 층(14) 상에 질화물(16)의 블록을 남긴다. 이어서 폴리실리콘 경사 에칭을 사용하여 폴리 층(14)의 상부 표면을 에칭하여, 폴리 층을 위한 경사진 상부 표면을 생성하며, 여기서 상부 표면은 그것이 질화물(16)의 블록에 접근함에 따라 상향으로 경사진다. 플로팅 게이트 임계 전압을 제어하기 위해, 이어서, 도 3에 도시된 바와 같이, 폴리 층(14)의 노출된 부분들에 대해 주입이 수행된다.
포토레지스트 제거 후에, 산화물 스페이서들(20)이 폴리 층(14) 상에 형성된다. 스페이서들의 형성은 잘 알려져 있으며, 재료의 퇴적에 이어 재료의 이방성 에칭을 수반하며, 그에 의해 재료는 수직으로 배향된 구조물들에 맞닿는 그의 부분들을 제외하고 제거된다. 스페이서의 상부 표면은 전형적으로 둥글다. 이 경우에, 도 4에 도시된 바와 같이, 산화물이 퇴적되고, 뒤이어 이방성 산화물 에칭이 수행되어, 질화물 블록(16)의 측벽들에 맞닿는 산화물 스페이서들(20)을 남긴다. 도 5에 도시된 바와 같이, 폴리 에칭이 수행되어 산화물 스페이서들(20)에 의해 보호되지 않은 폴리 층(14)의 부분들을 제거한다. 워드 라인 임계 전압을 제어하기 위해, 이때 질화물 블록(16) 및 산화물 스페이서들(20)에 의해 또한 보호되지 않은 기판의 부분들 내로의 주입이 수행될 수 있다(기판 표면 상의 산화물 층(12)을 버퍼 층으로서 사용하여). 도 6에 도시된 바와 같이, 산화물 퇴적(예를 들어, 고온 산화물 HTO 퇴적), 및 폴리 층(14)의 (측부 표면들을 따른) 단부들 상에 산화물 스페이서(22)를 남기는, 이방성 산화물 에칭을 수행함으로써 나중에 형성될 워드 라인 게이트와 폴리(14) 사이에 주된 절연물을 형성하기 위해 폴리 층(14)의 노출된 단부들 상에 산화물 스페이서(22)가 형성된다. 이어서, 도 7에 도시된 바와 같이, 예를 들어 고온 산화물 퇴적에 의해, 다른 산화물 층(24)이 구조물 상에 퇴적된다(나중에 형성될 고전압 주변 디바이스들을 위한 게이트 산화물의 주된 부분으로서).
구조물은 포토레지스트(26)로 덮이며, 이는 질화물 블록(16) 위의 포토레지스트의 부분을 제거하기 위해 패터닝된다. 산화물, 질화물 및 폴리 에칭들이 수행되어 질화물 블록(16) 상의 산화물 층(24), 질화물 블록(16), 및 질화물 블록(16)의 제거에 의해 노출된 폴리 층(14)의 부분을 제거하여, 예리한 에지(14b)로 종결되는 상향 경사 상부 표면을 갖는 폴리 블록들(14a)을 남긴다. 산화물 스페이서들(20)과 폴리 블록들(14a) 사이의 기판(10)에 소스 영역(28)을 형성하기 위해 주입 프로세스가 뒤따른다(즉, 소스 영역은 산화물 스페이서들(20) 사이에 존재하는 갭 및 폴리 블록들(14a) 사이에 존재하는 갭 아래에 형성됨). 결과적인 구조물이 도 8에 도시되어 있다.
이어서, 도 9에 도시된 바와 같이, 예리한 에지들(14b)을 포함하는 폴리 블록들(14a)의 노출된 단부들 상에 터널 산화물 층(30)이 형성된다. 구체적으로, 터널 산화물 층(30)은 먼저 산화물 에칭(예를 들어, 습식 에칭)을 수행하여 폴리 블록들(14a)의 각자의 단부들로부터 멀어지게 각각의 스페이서(20)의 측벽을 측방향으로 리세스하여, 예리한 에지들(14b)을 노출시킴으로써 형성된다. 이어서 고온 산화물 HTO 퇴적에 의해 터널 산화물 층(30)이 형성된다. 터널 산화물 층(30)은 폴리 층 블록들(14a)의 노출된 측벽들을 따라 연장되고, 예리한 에지들(14b) 주위를 둘러싼다. 그러나, HTO 퇴적은 폴리실리콘 예리한 에지들(14b)을 소비하지 않으며, 이에 따라 그들의 형상을 유지한다.
이어서, 도 10에 도시된 바와 같이, 습식 산화를 사용하여 소스 영역(28) 위의 산화물(32) 및 예리한 에지들(14b) 주위를 둘러싼 터널 산화물 층(30)을 두껍게 한다. 이어서, 도 11에 도시된 바와 같이, 포토레지스트(34)가 산화물 스페이서들(20) 사이에 형성되고, 산화물 에칭을 사용하여 스페이서들의 쌍 외측의 기판 상의 산화물 층을 제거하여, 기판 표면을 노출된 상태로 둔다. 이어서, 도 12에 도시된 바와 같이(포토레지스트 제거 후에), 얇은 산화물 층(WL 산화물)(36)이 스페이서들의 쌍 외측의 기판 상에 형성된다.
이어서 폴리실리콘의 층(38)이 구조물 위에 형성된다. 이러한 폴리 층은 동일 기판의 논리 영역들에서 사용될 수 있다. 폴리 층 두께가 논리 영역보다 메모리 어레이에서 더 두꺼운 것이 요망되는 경우, 캡 산화물 층이 폴리 층(38) 상에 형성되고 디바이스의 메모리 영역으로부터 캡 산화물 층을 제거하도록 패터닝될 수 있으며, 이어서 메모리 영역에서 폴리 층(38)을 두껍게 하기 위해 추가 폴리실리콘의 퇴적이 뒤따른다. 논리 영역 내의 캡 산화물 층 상의 추가 폴리실리콘은 후술하는 폴리 CMP에 의해 나중에 제거될 것이다. 결과적인 구조물이 도 13에 도시되어 있다.
이어서 구조물은 산화물 스페이서들(20)의 상단부들 아래까지 폴리 CMP(화학적 기계적 폴리시)에 의해 평탄화된다. 폴리 층(38)은 이때 재료 주입에 의해 도핑되고 어닐링될 수 있다. 결과적인 구조물이 도 14에 도시되어 있다. 포토레지스트(40)가 구조물 상에 형성되고 패터닝되어, 산화물 스페이서들(20) 사이의 그리고 포토레지스트(40)에 의해 덮인 산화물 스페이서들(20) 바로 외측의 폴리 층(38)의 그러한 부분들만을 남긴다. 이어서 폴리 에칭을 사용하여 포토레지스트(40)에 의해 보호되지 않은 폴리 층(38)의 노출된 부분들을 제거하여, 산화물 스페이서들(20) 외측들에 인접한 폴리 층(38)의 블록들(38a) 및 산화물 스페이서들(20) 사이의 폴리 층(38)의 블록(38b)을 남긴다. 결과적인 구조물이 도 15에 도시되어 있다.
이어서 주입이 수행되어 폴리 블록들(38a)에 인접하게 기판에 드레인 영역들(42)을 형성한다. 이어서 절연 재료의 스페이서들(44)이 폴리 블록들(38a) 외측들 상에 형성된다. 바람직하게는, 이들 스페이서는, 도 16에 도시된 바와 같이, 하나 이상의 절연 층들(예를 들어, 산화물, 질화물, 산화물)을 형성한 후에 하나 이상의 이방성 에칭들을 수행함으로써 형성된다. 이어서 드레인 영역들(42)을 더욱 향상시키기 위해 추가 주입 및 어닐링이 사용될 수 있다. 이어서, 개선된 전도율을 위해, 살리사이드(46)가 폴리 블록들(38a 및 38b)의 노출된 상부 표면들 상에 형성된다. 이어서 ILD 절연물이 구조물 위에 형성되며, 이는 바람직하게는 절연 층(48b) 위에 형성된 절연 재료(48a)를 포함한다. 이어서 콘택 홀들이 ILD 절연물을 통해 형성되어, 드레인 영역들(42)을 노출시킨다. 이어서 전도성 재료가 구조물 상에 형성되고 패터닝되어, 콘택 홀들을 채워, ILD 절연물(48) 위로 연장되는 비트 라인(50), 및 비트 라인(50)과 드레인 영역들(42) 사이에 연장되고 그들 사이의 전기 전도를 제공하는 콘택들(52)을 형성한다. 최종 구조물이 도 17에 도시되어 있다.
도 17에 도시된 바와 같이, 프로세스는 메모리 셀들의 쌍들을 형성한다. 각각의 메모리 셀 쌍은 소스 영역(28) 및 2개의 드레인 영역(42)을 포함하며, 이때 2개의 채널 영역(54)이 소스 영역(28)과 드레인 영역들(42) 중 하나 사이에 각각 연장된다. 소거 게이트(38b)가 소스 영역(28) 위에 배치되고 두꺼운 산화물 층(32)에 의해 그로부터 절연된다. 각각의 메모리 셀은 채널 영역(54)의 제1 부분 위에 배치되고 그로부터 절연된 플로팅 게이트(14a), 및 채널 영역(54)의 제2 부분 위에 배치되고 그로부터 절연된 워드 라인 게이트(38a)를 포함한다. 플로팅 게이트(14a)는 소거 게이트(38b)에 형성된 노치(56)와 대면하는 예리한 팁(14b)(경사 표면에 의해 유발됨)을 가지며, 그에 의해 소거 게이트(38b)는 플로팅 게이트(14a)의 예리한 팁(14b) 주위를 둘러싼다. 예리한 팁(14b)은 터널 산화물 층(30)에 의해 소거 게이트(38b)로부터 절연된다. 워드 라인 게이트들(38a)은 소거 게이트(38b)와 소스 영역(28) 사이의 산화물(32)보다 얇은, 플로팅 게이트(14a)와 기판(10) 사이의 산화물(12)보다 얇은 산화물 층(36)에 의해 기판으로부터 절연된다. 워드 라인 게이트(38a) 아래의 산화물 층(36) 및 터널 산화물(30)은 개별적으로 형성되며, 이에 따라 최적의 성능을 위해 두께의 면에서 개별적으로 조정될 수 있다.
셀 크기는 워드 라인 게이트(38a) 아래의 채널 영역(54)의 부분을 단축시키고(즉, 채널 영역의 방향의 워드 라인 게이트(38a)의 길이를 더 짧게 하고), 워드 라인 게이트(38a) 아래의 산화물 층(36)을 얇게 함으로써(이는 더 두껍게 유지될 수 있는 터널 산화물과 같은 다른 절연 층들에 대해 독립적으로 수행될 수 있음) 축소될 수 있으며, 이는 메모리 셀에 대한 더 높은 전류 구동을 가능하게 한다. 소거 게이트(38b)와 워드 라인 게이트들(38a)은 동일한 폴리 퇴적에 의해 형성되며, 따라서 모든 메모리 셀들을 위한 플로팅 게이트들(14a), 워드 라인 게이트들(38a) 및 소거 게이트들(38b)을 형성하기 위해 2번의 폴리 퇴적만이 필요하다. (채널 영역의 방향의) 각각의 워드 라인 게이트(38a)의 길이는 더 나은 치수 제어를 위해 포토리소그래피에 의해 결정된다. 워드 라인 게이트들(38a) 및 소거 게이트(38b)의 높이는 화학적 기계적 폴리시에 의해 결정되며, 이는 워드 라인 게이트들이 폴리 스페이서 기술에 의해 대신 형성되는 경우에 존재할 수 있는 결함 문제를 회피한다. 플로팅 게이트(14a)와 워드 라인 게이트(38a) 사이의 절연물(산화물)은 독립적으로 최적화될 수 있는데, 그 이유는 그러한 산화물이 원래 후속 처리에 의해 그후에 두꺼워지는 산화물(22)로서 형성되기 때문이다. 마지막으로, 터널 산화물(30)은 플로팅 게이트의 예리한 팁 주위를 둘러싸는 단일 층으로서 형성되고, 후속 습식 산화 프로세스에 의해 두꺼워진다. 위의 방법을 사용하면, 소거 효율과 워드 라인 게이트 성능이 독립적으로 최적화될 수 있다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 임의의 청구항들의 범위에 속하는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해되어야 한다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하는 것이 아니라, 대신에 단지 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것으로 의도된다. 전술된 재료들, 프로세스들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 청구항들을 제한하는 것으로 간주되어서는 안된다. 또한, 모든 방법 단계들이 예시되거나 청구된 정확한 순서로 수행될 필요는 없으며, 오히려 본 발명의 비휘발성 메모리 셀의 적절한 형성을 허용하는 임의의 순서로 수행되면 된다. 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 반대도 마찬가지이다. 마지막으로, 본 명세서에서 사용된 바와 같은 용어 "형성하는" 및 "형성되는"은 재료 퇴적, 재료 성장, 또는 개시되거나 청구된 바와 같은 재료를 제공함에 있어서의 임의의 다른 기술을 포함할 것이다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 결합되는"은 "직접적으로 ~에 전기적으로 결합되는"(요소들을 함께 전기적으로 접속시키는 어떠한 중간 재료들 또는 요소들도 사이에 없음)과 "간접적으로 ~에 전기적으로 결합되는"(요소들을 함께 전기적으로 접속시키는 중간 재료들 또는 요소들이 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (18)

  1. 메모리 디바이스로서,
    이격된 소스 및 드레인 영역들을 갖는 반도체 기판 - 상기 기판의 채널 영역이 상기 소스 및 드레인 영역들 사이에 연장됨 -;
    상기 채널 영역의 제1 부분 위에 배치되고, 제1 두께를 갖는 절연 재료에 의해 상기 채널 영역의 상기 제1 부분으로부터 절연된 폴리실리콘의 플로팅 게이트 - 상기 플로팅 게이트는 예리한 에지로 종결되는 경사진 상부 표면을 가짐 -;
    상기 채널 영역의 제2 부분 위에 배치되고, 제2 두께를 갖는 절연 재료에 의해 상기 채널 영역의 상기 제2 부분으로부터 절연된 폴리실리콘의 워드 라인 게이트; 및
    상기 소스 영역 위에 배치되고, 제3 두께를 갖는 절연 재료에 의해 상기 소스 영역으로부터 절연된 폴리실리콘의 소거 게이트 - 상기 소거 게이트는 상기 플로팅 게이트의 상기 예리한 에지 주위를 둘러싸고 상기 플로팅 게이트의 상기 예리한 에지로부터 절연된 노치를 포함함 - 를 포함하며,
    상기 제3 두께는 상기 제1 두께보다 크고, 상기 제1 두께는 상기 제2 두께보다 큰, 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제1 두께를 갖는 상기 절연 재료는 산화물이고,
    상기 제2 두께를 갖는 상기 절연 재료는 산화물이고,
    상기 제3 두께를 갖는 상기 절연 재료는 산화물인, 메모리 디바이스.
  3. 제1항에 있어서,
    상기 플로팅 게이트 상에 직접 배치되고, 상기 워드 라인 게이트와 상기 소거 게이트 사이에 직접 연장되는 절연 재료의 스페이서를 추가로 포함하는, 메모리 디바이스.
  4. 제1항에 있어서,
    상기 워드 라인 게이트 및 상기 소거 게이트의 상부 표면들 상에 형성된 살리사이드를 추가로 포함하는, 메모리 디바이스.
  5. 제1항에 있어서,
    상기 소거 게이트의 상기 노치는 제4 두께를 갖는 절연 재료에 의해 상기 플로팅 게이트의 상기 예리한 에지로부터 절연되고,
    상기 제2 두께는 상기 제4 두께보다 작은, 메모리 디바이스.
  6. 메모리 디바이스로서,
    소스 영역, 제1 드레인 영역 및 제2 드레인 영역을 갖는 반도체 기판 - 상기 기판의 제1 채널 영역이 상기 소스 영역과 상기 제1 드레인 영역 사이에 연장되고, 상기 기판의 제2 채널 영역이 상기 소스 영역과 상기 제2 드레인 영역 사이에 연장됨 -;
    상기 제1 채널 영역의 제1 부분 위에 배치되고, 제1 두께를 갖는 절연 재료에 의해 상기 제1 채널 영역의 상기 제1 부분으로부터 절연된 폴리실리콘의 제1 플로팅 게이트 - 상기 제1 플로팅 게이트는 제1의 예리한 에지로 종결되는 경사진 상부 표면을 가짐 -;
    상기 제2 채널 영역의 제1 부분 위에 배치되고, 상기 제1 두께를 갖는 절연 재료에 의해 상기 제2 채널 영역의 상기 제1 부분으로부터 절연된 폴리실리콘의 제2 플로팅 게이트 - 상기 제2 플로팅 게이트는 제2의 예리한 에지로 종결되는 경사진 상부 표면을 가짐 -;
    상기 제1 채널 영역의 제2 부분 위에 배치되고, 제2 두께를 갖는 절연 재료에 의해 상기 제1 채널 영역의 상기 제2 부분으로부터 절연된 폴리실리콘의 제1 워드 라인 게이트;
    상기 제2 채널 영역의 제2 부분 위에 배치되고, 상기 제2 두께를 갖는 절연 재료에 의해 상기 제2 채널 영역의 상기 제2 부분으로부터 절연된 폴리실리콘의 제2 워드 라인 게이트; 및
    상기 소스 영역 위에 배치되고, 제3 두께를 갖는 절연 재료에 의해 상기 소스 영역으로부터 절연된 폴리실리콘의 소거 게이트 - 상기 소거 게이트는 상기 제1 플로팅 게이트의 상기 제1의 예리한 에지 주위를 둘러싸고 상기 제1 플로팅 게이트의 상기 제1의 예리한 에지로부터 절연된 제1 노치, 및 상기 제2 플로팅 게이트의 상기 제2의 예리한 에지 주위를 둘러싸고 상기 제2 플로팅 게이트의 상기 제2의 예리한 에지로부터 절연된 제2 노치를 포함함 - 를 포함하며,
    상기 제3 두께는 상기 제1 두께보다 크고, 상기 제1 두께는 상기 제2 두께보다 큰, 메모리 디바이스.
  7. 제6항에 있어서,
    상기 제1 두께를 갖는 상기 절연 재료는 산화물이고,
    상기 제2 두께를 갖는 상기 절연 재료는 산화물이고,
    상기 제3 두께를 갖는 상기 절연 재료는 산화물인, 메모리 디바이스.
  8. 제6항에 있어서,
    상기 제1 플로팅 게이트 상에 직접 배치되고, 상기 제1 워드 라인 게이트와 상기 소거 게이트 사이에 직접 연장되는 절연 재료의 제1 스페이서;
    상기 제2 플로팅 게이트 상에 직접 배치되고, 상기 제2 워드 라인 게이트와 상기 소거 게이트 사이에 직접 연장되는 절연 재료의 제2 스페이서를 추가로 포함하는, 메모리 디바이스.
  9. 제6항에 있어서,
    상기 제1 및 제2 워드 라인 게이트들 및 상기 소거 게이트의 상부 표면들 상에 형성된 살리사이드를 추가로 포함하는, 메모리 디바이스.
  10. 제6항에 있어서,
    상기 소거 게이트의 상기 제1 및 제2 노치들은 제4 두께를 갖는 절연 재료에 의해, 각각, 상기 제1 및 제2 플로팅 게이트들의 상기 제1 및 제2의 예리한 에지들로부터 절연되고,
    상기 제2 두께는 상기 제4 두께보다 작은, 메모리 디바이스.
  11. 메모리 디바이스를 형성하는 방법으로서,
    반도체 기판 상에 제1 두께를 갖는 제1 절연 층을 형성하는 단계;
    상기 제1 절연 층 상에 제1 폴리실리콘 층을 형성하는 단계;
    상기 제1 폴리실리콘 층 상에 이격된 제1 및 제2 절연 스페이서들을 형성하는 단계;
    상기 제1 폴리실리콘 층의 제1 블록이 상기 제1 절연 스페이서 아래에 남고 상기 제1 폴리실리콘 층의 제2 블록이 상기 제2 절연 스페이서 아래에 남도록 상기 제1 폴리실리콘 층의 부분들을 제거하는 단계 - 상기 제1 폴리실리콘 층의 상기 제1 및 제2 블록들 각각은 예리한 에지로 종결되는 경사진 상부 표면을 가짐 -;
    상기 제1 폴리실리콘 층의 상기 제1 및 제2 블록들 사이의 갭 아래에 배치되는 소스 영역을 상기 기판에 형성하는 단계;
    상기 소스 영역 위의 상기 반도체 기판 상에 제2 두께를 갖는 제2 절연 층을 형성하는 단계;
    서로로부터 멀어지는 쪽을 향하는 상기 제1 폴리실리콘 층의 상기 제1 및 제2 블록들의 측부 표면들에 인접하게 상기 반도체 기판 상에 제3 두께를 갖는 제3 절연 층을 형성하는 단계;
    상기 기판과 상기 제1 및 제2 절연 스페이서들 위에 제2 폴리실리콘 층을 형성하는 단계;
    상기 제2 절연 층 상에 그리고 상기 제1 및 제2 절연 스페이서들 사이에 배치되는 상기 제2 폴리실리콘 층의 제1 블록이 남고 상기 제3 절연 층 상에 배치되는 상기 제2 폴리실리콘 층의 제2 및 제3 블록들이 남도록 상기 제2 폴리실리콘 층의 부분들을 제거하는 단계 - 상기 제1 절연 스페이서는 상기 제2 폴리실리콘 층의 상기 제1 및 제2 블록들 사이에 배치되고, 상기 제2 절연 스페이서는 상기 제2 폴리실리콘 층의 상기 제1 및 제3 블록들 사이에 배치됨 -;
    상기 제2 폴리실리콘 층의 상기 제2 블록에 인접하게 상기 기판에 제1 드레인 영역을 형성하는 단계; 및
    상기 제2 폴리실리콘 층의 상기 제3 블록에 인접하게 상기 기판에 제2 드레인 영역을 형성하는 단계를 포함하며,
    상기 제2 폴리실리콘 층의 상기 제1 블록은 상기 제1 폴리실리콘 층의 상기 제1 블록의 상기 예리한 에지 주위를 둘러싸고 상기 제1 폴리실리콘 층의 상기 제1 블록의 상기 예리한 에지로부터 절연된 제1 노치, 및 상기 제1 폴리실리콘 층의 상기 제2 블록의 상기 예리한 에지 주위를 둘러싸고 상기 제1 폴리실리콘 층의 상기 제2 블록의 상기 예리한 에지로부터 절연된 제2 노치를 포함하고,
    상기 제2 두께는 상기 제1 두께보다 크고, 상기 제1 두께는 상기 제3 두께보다 큰, 방법.
  12. 제11항에 있어서,
    상기 제2 폴리실리콘 층의 상기 제1, 제2 및 제3 블록들의 상부 표면들 상에 살리사이드를 형성하는 단계를 추가로 포함하는, 방법.
  13. 제11항에 있어서, 상기 제1 및 제2 절연 스페이서들을 형성하는 단계는,
    상기 제1 폴리실리콘 층 상에 질화물의 블록을 형성하는 단계,
    상기 질화물의 블록 상에 그리고 상기 제1 폴리실리콘 층 상에 산화물을 형성하는 단계,
    상기 질화물의 블록의 측부 표면들에 맞닿는 상기 산화물의 상기 제1 및 제2 절연 스페이서들을 제외한 상기 산화물의 부분들을 제거하도록 산화물 에칭을 수행하는 단계, 및
    상기 질화물의 블록을 제거하는 단계를 포함하는, 방법.
  14. 제13항에 있어서, 상기 제1 폴리실리콘 층의 상기 제1 및 제2 블록들의 상기 경사진 상부 표면들은,
    상기 제1 폴리실리콘 층 상에 질화물의 블록을 형성하고,
    상기 제1 폴리실리콘 층의 상기 상부 표면이 상기 질화물 블록의 측벽들에 접근함에 따라 상향으로 경사지도록 상기 제1 폴리실리콘 층의 상기 상부 표면에 대해 폴리 에칭을 수행함으로써 형성되는, 방법.
  15. 제11항에 있어서, 상기 제2 폴리실리콘 층의 상기 부분들을 제거하는 단계는 상기 절연 스페이서들의 상단부 부분들을 또한 제거하는 화학적 기계적 폴리시를 포함하는, 방법.
  16. 제15항에 있어서, 상기 제2 폴리실리콘 층의 상기 부분들을 제거하는 단계는 상기 제2 폴리실리콘 층의 포토리소그래피 에칭을 포함하는, 방법.
  17. 제11항에 있어서,
    상기 제1 절연 층은 산화물이고,
    상기 제2 절연 층은 산화물이고,
    상기 제3 절연 층은 산화물인, 방법.
  18. 제11항에 있어서,
    상기 제2 폴리실리콘 층의 상기 제1 블록의 상기 제1 및 제2 노치들은 제4 두께를 갖는 절연 재료에 의해, 각각, 상기 제1 폴리실리콘 층의 상기 제1 및 제2 블록들로부터 절연되고,
    상기 제3 두께는 상기 제4 두께보다 작은, 방법.
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