KR100535633B1 - 게이트와 드레인의 연결을 위한 실리사이드층을 구비하는반도체 소자 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 32
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 23
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000010410 layer Substances 0.000 claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 16
- 239000002184 metal Substances 0.000 claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 125000006850 spacer group Chemical group 0.000 claims abstract description 12
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- 239000011229 interlayer Substances 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 13
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000007669 thermal treatment Methods 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 230000008021 deposition Effects 0.000 abstract description 4
- 239000011800 void material Substances 0.000 abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 게이트와 드레인을 연결하는 버팅 콘택을 형성하는 과정에 있어서 중첩 여유도를 확보하고 콘택홀 내부에 보이드가 발생하는 것을 효과적으로 억제할 수 있는 반도체 소자 및 그 제조 방법에 관한 것으로, 실리콘으로 이루어지는 게이트 측벽에 절연막 스페이서를 형성하기 전에 게이트와 드레인을 연결하는 제1 금속막 패턴을 형성하고, 절연막 스페이서 형성, 제2 금속막 증착 및 열처리 공정 등을 실시하여 게이트, 소오스 및 드레인 상에 실리사이드층을 형성하면서 상기 제1 금속막 패턴을 실리사이드로 변화시킨 다음, 층간절연막 증착 및 식각 공정을 실시하여 게이트와 드레인을 연결하기 위한 버팅 콘택홀을 형성하는데 특징이 있다. 이와 같이 버팅 콘택을 형성하기 전에 게이트와 드레인을 연결하는 실리사이드층을 형성함으로써 오정렬 또는 보이드 발생에 따른 콘택 단선 불량을 효과적으로 방지할 수 있다.
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로, 게이트와 접합의 국부연결 배선을 구비하는 반도체 소자 제조 방법에 관한 것이다.
도1a와 같이 게이트와 드레인에 동시에 입력 신호를 인가하는 회로를 구현하기 위해서 도1b에 도시한 바와 같이 게이트와 드레인을 연결하는 버팅 콘택(butting contact, BC)을 사용한다. 이 경우 버팅 콘택(BC)과 게이트(11) 사이의 중첩 여유도(overlap margin)(DR1) 또는 버팅 콘택(BC)과 드레인(도시하지 않음) 사이의 중첩 여유도(DR2)가 충분히 확보되어야 한다.
도면에서 미설명 도면부호 '10'은 실리콘 기판, '12'는 C-54 상의 TiSi2층, '13'은 절연막 스페이서, '14'는 층간절연막, '15'는 전도막, 'C1' 및 'C2'는 버팅 콘택이 아닌 일반 콘택을 각각 나타낸다.
도2a 내지 도2c는 종래 기술에 따른 반도체 소자 제조 공정에서 발생하는 문제점을 보이는 단면도이다.
도2a와 같이 버팅 콘택(BC)과 활성영역 즉 드레인(도시하지 않음) 사이에 중첩 여유도가 충분히 확보되지 못할 경우에는 드레인에는 입력 신호가 전달되지 못하며, 도2b와 같이 버팅 콘택(BC)과 게이트(11) 사이에 중첩 여유도가 충분히 확보되지 못할 경우에는 게이트에 입력 신호가 전달되지 못한다.
또한, 드레인과 게이트의 사이에 형성되는 콘택홀의 프로파일(profile)에 따라 도2c와 같이 콘택홀 내부가 텅스텐 등의 전도물로 완전히 채워지지 않아 보이드(void, V)가 발생할 경우에는 단선불량(open fail)이 유발되는 문제점 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 게이트와 드레인을 연결하는 버팅 콘택을 형성하는 과정에 있어서 중첩 여유도를 확보하고 콘택홀 내부에 보이드가 발생하는 것을 효과적으로 억제할 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 게이트와 드레인을 연결하는 콘택을 구비하는 반도체 소자에 있어서, 실리콘 기판; 상기 실리콘 기판과 게이트 산화막을 사이에 두고 형성되며 실리콘으로 이루어지는 게이트; 상기 게이트 양단의 상기 실리콘 기판 내에 형성된 소오스 및 드레인; 그 중심부가 상기 게이트 측벽과 접하며 상기 게이트와 상기 드레인을 연결하는 제1 실리사이드층; 및 상기 게이트, 상기 소오스 및 상기 드레인 표면에 각각 형성된 제2 실리사이드층을 포함하는 반도체 소자를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 게이트와 드레인을 연결하는 콘택을 구비하는 반도체 소자 제조 방법에 있어서 게이트 산화막이 형성된 실리콘 기판 상에 실리콘으로 이루어지는 게이트를 형성하는 제1 단계; 상기 게이트 양단의 상기 실리콘 기판 내에 소오스 및 드레인을 형성하기 위한 1차 이온주입 공정을 실시하는 제3 단계; 상기 게이트와 드레인을 연결하는 제1 금속막 패턴을 형성하는 제4 단계; 상기 게이트 측벽 상에 절연막 스페이서를 형성하는 제5 단계; 상기 게이트 양단의 상기 실리콘 기판 내에 소오스 및 드레인을 형성하기 위한 2차 이온주입 공정을 실시하는 제6 단계; 상기 제6 단계가 완료된 전체 구조 상에 제2 금속막을 형성하는 제7 단계; 열처리 공정을 실시하여 상기 제1 금속막 패턴을 제1 실리사이드층으로 변화시키면서 상기 게이트, 상기 소오스 및 상기 드레인 표면에 제2 실리사이드층를 형성하는 제8 단계; 상기 제2 실리사이드층으로 변하지 않고 잔류하는 상기 제2 금속막을 제거하는 제9 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 실리콘으로 이루어지는 게이트 측벽에 절연막 스페이서를 형성하기 전에 게이트와 드레인을 연결하는 제1 금속막 패턴을 형성하고, 절연막 스페이서 형성, 제2 금속막 증착 및 열처리 공정 등을 실시하여 게이트, 소오스 및 드레인 상에 실리사이드층을 형성하면서 상기 제1 금속막 패턴을 실리사이드로 변화시킨 다음, 층간절연막 증착 및 식각 공정을 실시하여 게이트와 드레인을 연결하기 위한 버팅 콘택홀을 형성하고 버팅 콘택홀 내부에 전도막을 채우는데 특징이 있다. 이와 같이 버팅 콘택을 형성하기 전에 게이트와 드레인을 연결하는 선택적 실리사이드 연결(selective silicide bridge) 방법을 이용함으로써 오정렬 또는 보이드 발생에 따른 콘택 단선 불량을 효과적으로 방지할 수 있다.
첨부된 도면 도3a 내지 도3g를 참조하여 본 발명의 실시예에 따른 반도체 소자 제조 방법을 설명한다. 도3a 내지 도3g는 일반 콘택(C1) 형성 영역(A)과 버팅 콘택(BC) 형성 영역(B)을 비교하여 보이고 있다.
먼저 도3a에 도시한 바와 같이 실리콘 기판(30) 상에 게이트 산화막(31)을 형성하고 폴리실리콘막을 증착하고 선택적으로 식각하여 게이트(32)를 형성한 다음, 산화공정을 실시하고 저도핑 드레인(lightly doped drain) 형성을 위한 이온주입 공정을 실시하여 소오스, 드레인(33A, 33B)을 형성한다.
다음으로 도3b에 도시한 바와 같이 약 300 Å 두께의 제1 Ti막(34)을 형성한다.
이어서 도3c에 도시한 바와 같이 버팅 콘택 영역(B)의 게이트와 드레인(33B)을 덮는 포토레지스트 패턴(PR)을 형성한다. 상기 포토레지스트 패턴(PR)은 버팅 콘택홀 영역을 덮으며 버팅 콘택홀 패턴에 대한 역패턴(reverse pattern)을 이루게 된다. 따라서, 포토레지스트 패턴(PR)은 네거티브 포토레지스트(negative photoresist)를 도포하고 버팅 콘택 형성을 위한 마스크를 이용하여 형성할 수 있다.
다음으로 도3d에 도시한 바와 같이 포토레지스트 패턴(PR)으로 덮이지 않은 제1 Ti막(34)을 습식식각하여 버팅 콘택 영역(B)의 게이트(32)와 드레인(33B)을 연결하는 Ti막(34) 패턴을 형성하고, 포토레지스트 패턴(PR)을 제거한다.
이어서 도3e에 도시한 바와 같이 전체 구조 상에 산화막을 증착하고 전면식각하여 게이트(32) 측면에 산화막 스페이서(35)를 형성한다. 이때 버팅 콘택 영역에서는 게이트(32) 일측면의 제1 Ti막(34) 패턴 상에 산화막 스페이서(35)가 형성된다. 상기 산화막 스페이서(35)는 이후 실시되는 습식식각 과정에서 제1 Ti막(34) 패턴이 손상되는 것을 방지하고 후속으로 진행되는 제2 Ti막 형성 과정에서 버팅영역의 게이트(32)와 드레인(33B) 사이에 Ti막이 이중으로 형성되는 것을 방지하는 역할을 한다. 실리사이드 형성 공정에서 Ti막의 두께가 증가하게 되면 저항(Rs) 측면에서는 유리하지만 접합 누설 소스(junction leakage source)로서 작용하기 때문에 소자 특성에 악 영향을 미치게 되므로 상기 산화막 스페이서(35)의 역할은 매우 중요하다.
이어서 고농도 소오스 드레인 형성을 위한 이온주입 공정을 실시하여 LDD 구조의 소오스 드레인 형성을 완료한 다음 도3f에 도시한 바와 같이, 전체 구조 상에 제2 Ti막을 증착하고 열처리 공정을 실시하여 게이트(32)와 소오스(33A) 및 드레인(33B) 상에 C-54 상의 Ti 실리사이드층(36)을 형성하고, 실리사이드로 변하지 않은 제2 Ti막을 제거한다.
이때, 상기 열처리 과정에서 버팅 영역의 게이트(32)와 드레인(33B)을 연결하는 제1 Ti막도 실리콘과 반응하여 Ti 실리사이드층(34A)으로 변한다. 한편, 상기 열처리 공정은 730 ℃ 내지 750 ℃ 온도에서 약 20초간 1차 급속열처리 공정을 실시하고, 870 ℃ 내지 900 ℃ 온도에서 2차 급속열처리를 실시하는 과정으로 이루어진다.
다음으로 도3g에 도시한 바와 같이 전체 구조 상에 층간절연막(37)을 형성하고, 열처리 공정 및 CMP 공정 등을 진행한 다음, 층간절연막(37)을 선택적으로 식각하여 버팅 콘택 영역(B)에 게이트와 드레인을 노출시키는 버팅 콘택홀(BC)을 형성한다. 이때, 버팅 콘택영역(BC)의 산화막 스페이서(35)도 함께 제거한다. 이어서, 버팅 콘택홀(BC) 내부를 W, Co 등의 전도막(38)으로 채운다. 도3g에서 일반콘택 영역(A)에는 게이트(32)를 노출시키는 콘택홀을 형성한 일례를 보이고 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 버팅 콘택을 형성하기 전에 게이트와 드레인을 연결하는 선택적 실리사이드 연결 방법을 이용함으로써 버팅 콘택과 게이트 또는 버팅콘택과 드레인의 중첩 여유도를 충분하게 확보할 수 있고, 콘택 내부에 발생하는 보이드에 의한 단선 문제를 보상할 수 있다. 이에 따라 게이트와 드레인에 동시에 입력 신호를 필요로 하는 반도체 소자의 제조 공정을 안정화시킬 수 있다.
도1a는 게이트와 드레인에 동시에 입력 신호를 인가하는 회로도,
도1b는 종래 기술에 따라 도1a와 같은 회로도를 구현하기 위한 공정도,
도2a 내지 도2c는 종래 기술에 따른 반도체 소자 제조 공정에서 발생하는 문제점을 보이는 단면도,
도3a 내지 도3g는 본 발명의 실시예에 따른 반도체 소자 제조 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
30: 실리콘 기판 31: 게이트 산화막
32: 게이트 33A, 33B: 소오스, 드레인
34: Ti막 35: 산화막 스페이서
36: Ti 실리사이드층 37: 층간절연막
38: 전도막 PR: 포토레지스트 패턴
Claims (5)
- 게이트와 드레인을 연결하는 콘택을 구비하는 반도체 소자에 있어서,실리콘 기판;상기 실리콘 기판과 게이트 산화막을 사이에 두고 형성되며 실리콘으로 이루어지는 게이트;상기 게이트 양단의 상기 실리콘 기판 내에 형성된 소오스 및 드레인;그 중심부가 상기 게이트 측벽과 접하며 상기 게이트와 상기 드레인을 연결하는 제1 실리사이드층; 및상기 게이트, 상기 소오스 및 상기 드레인 표면에 각각 형성된 제2 실리사이드층을 포함하는 반도체 소자.
- 게이트와 드레인을 연결하는 콘택을 구비하는 반도체 소자 제조 방법에 있어서,게이트 산화막이 형성된 실리콘 기판 상에 실리콘으로 이루어지는 게이트를 형성하는 제1 단계;상기 게이트 양단의 상기 실리콘 기판 내에 소오스 및 드레인을 형성하기 위한 1차 이온주입 공정을 실시하는 제3 단계;상기 게이트와 드레인을 연결하는 제1 금속막 패턴을 형성하는 제4 단계;상기 게이트 측벽 상에 절연막 스페이서를 형성하는 제5 단계;상기 게이트 양단의 상기 실리콘 기판 내에 소오스 및 드레인을 형성하기 위한 2차 이온주입 공정을 실시하는 제6 단계;상기 제6 단계가 완료된 전체 구조 상에 제2 금속막을 형성하는 제7 단계;열처리 공정을 실시하여 상기 제1 금속막 패턴을 제1 실리사이드층으로 변화시키면서 상기 게이트, 상기 소오스 및 상기 드레인 표면에 제2 실리사이드층를 형성하는 제8 단계;상기 제2 실리사이드층으로 변하지 않고 잔류하는 상기 제2 금속막을 제거하는 제9 단계를 포함하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 제9 단계 후,상기 제9 단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제10 단계;상기 층간절연막을 선택적으로 식각하여 게이트와 드레인을 노출시키는 콘택홀을 형성하는 제11 단계; 및상기 콘택홀 내에 전도막을 매립하는 제12 단계를 더 포함하는 반도체 소자 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 제1 금속막 및 상기 제2 금속막을 각각 Ti막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 4 항에 있어서,상기 제8 단계는,730 ℃ 내지 750 ℃ 온도에서 1차 급속열처리하는 단계; 및870 ℃ 내지 900 ℃ 온도에서 2차 급속열처리하는 단계를 포함하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0064028A KR100535633B1 (ko) | 1999-12-28 | 1999-12-28 | 게이트와 드레인의 연결을 위한 실리사이드층을 구비하는반도체 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0064028A KR100535633B1 (ko) | 1999-12-28 | 1999-12-28 | 게이트와 드레인의 연결을 위한 실리사이드층을 구비하는반도체 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010061532A KR20010061532A (ko) | 2001-07-07 |
| KR100535633B1 true KR100535633B1 (ko) | 2005-12-08 |
Family
ID=19631347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0064028A KR100535633B1 (ko) | 1999-12-28 | 1999-12-28 | 게이트와 드레인의 연결을 위한 실리사이드층을 구비하는반도체 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100535633B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101347670B1 (ko) | 2007-09-05 | 2014-01-07 | 삼성전자주식회사 | 스태틱 메모리 소자 및 그 제조 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101110178B1 (ko) * | 2004-07-19 | 2012-01-31 | 매그나칩 반도체 유한회사 | 고전압 트랜지스터의 제조방법 |
| KR101048827B1 (ko) * | 2004-10-30 | 2011-07-12 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR101536562B1 (ko) | 2009-02-09 | 2015-07-14 | 삼성전자 주식회사 | 반도체 집적 회로 장치 |
-
1999
- 1999-12-28 KR KR10-1999-0064028A patent/KR100535633B1/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101347670B1 (ko) | 2007-09-05 | 2014-01-07 | 삼성전자주식회사 | 스태틱 메모리 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010061532A (ko) | 2001-07-07 |
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| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
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