JP2003045819A

JP2003045819A - 半導体装置の製造方法

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Publication number: JP2003045819A
Application number: JP2001231717A
Authority: JP
Inventors: Hideaki Aochi; 英明青地
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-07-31
Filing date: 2001-07-31
Publication date: 2003-02-14
Anticipated expiration: 2021-07-31
Also published as: JP4180809B2

Abstract

(57)【要約】【課題】斜めイオン注入工程においてブロック層の影と
なってイオン注入できない領域を低減でき、半導体素子
の集積度を向上できる半導体装置の製造方法を提供す
る。【解決手段】半導体基板１１上にゲート電極パターン１
２を形成する工程と、半導体基板１１上及び電極パター
ン１２上にフォトレジスト１３を形成する工程と、フォ
トレジスト１３の表面が電極パターン１２の表面と同じ
高さになるようにフォトレジスト１３を薄膜化する工程
と、フォトレジスト１３をパターニングする工程と、電
極パターン１２及びフォトレジスト１３が形成された半
導体基板１１に対して、半導体基板１１表面の垂直方向
より所定角度傾けた方向から不純物イオンを注入する工
程とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の製
造工程に用いられるイオン注入時において不純物イオン
の注入を遮断するブロック層に関するものであり、特に
斜めイオン注入工程で使用されるものである。

【０００２】

【従来の技術】従来より、半導体装置の製造方法におい
ては、ＭＯＳトランジスタのソース及びドレインを形成
するためにイオン注入工程が用いられている。このイオ
ン注入工程には、不純物イオンの注入を意図しない領域
を覆い、不純物イオンの進入を遮断するブロック層が必
要である。このブロック層としては、通常、フォトレジ
ストが用いられている。

【０００３】近年、ＭＯＳトランジスタの微細化がます
ます進行しつつある。ＭＯＳトランジスタの微細化によ
り、チャネル長が短くなるとパンチスルーなどのショー
トチャネル効果が発生しやすくなってしまう。そこで、
ゲート電極下の浅い領域に不純物イオンを導入して、パ
ンチスルーなどショートチャネル効果の発生を抑制して
いる。図６は、ゲート電極下の浅い領域に不純物イオン
を導入するために用いられる斜めイオン注入工程を示す
断面図である。半導体基板１０１には、ゲート電極パタ
ーン１０２とフォトレジスト１０３が形成されている。
矢印１０４は、不純物イオンが注入される方向を示して
いる。フォトレジスト１０３は、不純物イオンの注入を
遮断するブロック層として用いられている。

【０００４】以下に、図７（ａ）、図７（ｂ）、図８
（ａ）〜図８（ｃ）を参照して、従来の半導体装置の製
造方法における、ゲート電極パターンの形成から斜めイ
オン注入までの工程を説明する。

【０００５】図７（ａ）に示すように、半導体基板１０
１上に、トランジスタのゲート電極パターン１０２を形
成する。図７（ａ）に示した構造上に、図７（ｂ）に示
すように、膜厚が８００ｎｍ〜１．５μｍ程度のフォト
レジスト１０３を塗布し、ベークを行う。続いて、フォ
トレジスト１０３に対して、図８（ａ）に示すように、
マスク１０４を用いて露光を行う。その後、現像を行
い、図８（ｂ）に示すように、フォトレジスト１０３を
パターニングする。そして、図８（ｃ）に示すように、
図８（ｂ）に示した構造に対して、斜めイオン注入を行
う。

【０００６】すなわち、前述した工程では、通常、イオ
ン注入を遮断する前記フォトレジスト１０３は、ゲート
電極パターン１０２が形成された半導体基板（ウェハ）
１０１上に塗布される。しかし、半導体基板１０１上に
はゲート電極１０２による段差が存在するため、半導体
基板１０１上にむらなく均一に塗布するためには、フォ
トレジスト１０３の膜厚はゲート電極１０２の膜厚の２
倍程度以上の膜厚が必要である。さらに、ゲート長が短
くなるために生じるショートチャネル効果を抑制してト
ランジスタの性能を向上させるために、チャネル領域と
同導電型のイオン種がトランジスタのゲート電極１０２
のエッジ部に浅く打ち込まれる。このイオン注入では、
イオン種をできるだけゲート電極１０２下の内側に打ち
込むことが望ましいので、イオン注入角度が大きい斜め
イオン注入工程が用いられる。

【０００７】なお、例えば、現在用いられているゲート
電極１０２の膜厚は、２００ｎｍ〜４００ｎｍ程度であ
り、フォトレジスト１０３の膜厚は８００ｎｍ〜１．５
μｍ程度である。

【０００８】

【発明が解決しようとする課題】しかしながら、前述し
た斜めイオン注入工程では、図６に示すように、フォト
レジスト１０３によって不純物イオンが遮られ、不純物
イオンが注入されない影領域ができてしまう。すなわ
ち、フォトレジスト１０３で覆われていないにもかかわ
らず、不純物イオンがフォトレジスト１０３で遮断され
て不純物イオンが注入されない半導体基板の表面領域
（影領域）が存在する。

【０００９】このとき、フォトレジスト１０３によって
生じる影領域の長さＸ１は次式（１）で表される。

【００１０】Ｘ１＝ｈ・ｔａｎθ …（１）ここで、ｈはフォトレジスト１０３の膜厚、θは不純物
イオンの注入角度である。式（１）より、イオン注入角
度θを大きくすると、フォトレジスト１０３による影領
域の長さＸ１も長くなり、隣接するゲート電極パターン
１０２間の距離も長くしなければならなくなる。この結
果、ゲート電極を有する半導体素子から構成される集積
回路の集積度を高めることができないという問題が発生
している。このように、不純物イオンの注入角度と集積
回路の集積度とは、注入角度を大きくすると集積度が低
下するというトレードオフの関係にある。

【００１１】したがって、集積回路の集積度を下げずに
イオン注入角度θを大きくするためには薄いブロック層
を形成し、このブロック層によって生じる影領域の長さ
Ｘ１を短くすることが必要である。

【００１２】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、膜厚の薄いブロック層を形成すること
により、斜めイオン注入工程においてブロック層の影と
なってイオン注入できない領域を低減でき、半導体素子
の集積度を向上できる半導体装置の製造方法を提供する
ことを目的とする。

【００１３】

【課題を解決するための手段】前記目的を達成するため
に、この発明に係る第１の半導体装置の製造方法は、半
導体基板上に電極パターンを形成する工程と、前記半導
体基板上及び電極パターン上に感光性材料膜を形成する
工程と、前記感光性材料膜の表面が前記電極パターンの
表面と同じ高さになるように前記感光性材料膜を薄膜化
する工程と、前記感光性材料膜をパターニングする工程
と、前記電極パターン及び感光性材料膜が形成された前
記半導体基板に対して、この半導体基板表面の垂直方向
より所定角度傾けた方向から不純物イオンを注入する工
程とを具備することを特徴とする。

【００１４】前記構成を有する半導体装置の製造方法で
は、イオン注入時に不純物イオンの進入を遮断するブロ
ック層として働く前記感光性材料膜の高さが電極パター
ンの高さと同じになるように、感光性材料膜を薄膜化す
ることにより、斜めイオン注入工程においてブロック層
の影となってイオン注入できない領域を低減でき、半導
体素子の集積度を向上することができる。

【００１５】また、前記目的を達成するために、この発
明に係る第２の半導体装置の製造方法は、半導体基板上
に電極パターンを形成する工程と、前記半導体基板上及
び電極パターン上に絶縁体あるいは導電体からなる薄膜
を形成する工程と、前記薄膜の表面が前記電極パターン
の表面と同じ高さになるように前記薄膜を薄膜化する工
程と、前記薄膜をパターニングする工程と、前記電極パ
ターン及び薄膜が形成された前記半導体基板に対して、
この半導体基板表面の垂直方向より所定角度傾けた方向
から不純物イオンを注入する工程と、前記薄膜を除去す
る工程とを具備することを特徴とする。

【００１６】前記構成を有する半導体装置の製造方法で
は、イオン注入時に不純物イオンの進入を遮断するブロ
ック層として働く前記薄膜の高さが電極パターンの高さ
と同じになるように、前記薄膜を薄膜化することによ
り、斜めイオン注入工程においてブロック層の影となっ
てイオン注入できない領域を低減でき、半導体素子の集
積度を向上することができる。

【００１７】また、前記目的を達成するために、この発
明に係る第３の半導体装置の製造方法は、半導体基板上
にゲート電極を形成する工程と、前記半導体基板上及び
ゲート電極上にフォトレジストを塗布する工程と、前記
フォトレジストをベークする工程と、前記フォトレジス
トの表面高さがゲート電極の表面高さと同一になるよう
に前記フォトレジストを薄膜化する工程と、前記フォト
レジストをパターニングする工程と、前記ゲート電極及
びフォトレジストが形成された前記半導体基板に対し
て、この半導体基板表面の垂直方向より所定角度傾けた
方向から不純物イオンを注入する工程とを具備すること
を特徴とする。

【００１８】前記構成を有する半導体装置の製造方法で
は、イオン注入時に不純物イオンの進入を遮断するブロ
ック層として働く前記フォトレジストの高さが電極パタ
ーンの高さと同じになるように、フォトレジストを薄膜
化することにより、斜めイオン注入工程においてブロッ
ク層の影となってイオン注入できない領域を低減でき、
半導体素子の集積度を向上することができる。

【００１９】また、前記目的を達成するために、この発
明に係る第４の半導体装置の製造方法は、半導体基板上
にゲート電極を形成する工程と、前記半導体基板上及び
ゲート電極上に絶縁体あるいは導電体からなる薄膜を形
成する工程と、前記薄膜の表面高さが前記ゲート電極の
表面高さと同一になるように前記薄膜を薄膜化する工程
と、前記ゲート電極及び薄膜が形成された前記半導体基
板上にフォトレジストを塗布する工程と、前記フォトレ
ジストをパターニングする工程と、前記フォトレジスト
を保護膜に用いて、前記薄膜をパターニングする工程
と、前記フォトレジストを除去する工程と、前記ゲート
電極及び薄膜が形成された前記半導体基板に対して、こ
の半導体基板表面の垂直方向より所定角度傾けた方向か
ら不純物イオンを注入する工程と、前記薄膜を除去する
工程とを具備することを特徴とする。

【００２０】前記構成を有する半導体装置の製造方法で
は、イオン注入時に不純物イオンの進入を遮断するブロ
ック層として働く前記薄膜の高さが電極パターンの高さ
と同じになるように、前記薄膜を薄膜化することによ
り、斜めイオン注入工程においてブロック層の影となっ
てイオン注入できない領域を低減でき、半導体素子の集
積度を向上することができる。

【００２１】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。

【００２２】［第１の実施の形態］まず、この発明の第
１の実施の形態の半導体装置の製造方法について説明す
る。

【００２３】図１（ａ）〜図１（ｃ）、図２（ａ）、図
２（ｂ）は、第１の実施の形態の半導体装置の製造方法
を示す各工程の断面図である。

【００２４】図１（ａ）に示すように、半導体基板１１
上に、トランジスタのゲート電極パターン１２を形成す
る。なお、半導体基板１１上には、ゲート電極パターン
１２のパターン同士の間隔が一定値、例えば５μｍを超
えないように、ダミーパターンが配置されているものと
する。

【００２５】次に、図１（ａ）に示した構造上に、図１
（ｂ）に示すように、膜厚が８００ｎｍ〜１．５μｍ程
度のフォトレジスト１３を塗布し、ベークを行う。続い
て、ＣＭＰ法などを用いてフォトレジスト１３を研磨
し、図１（ｃ）に示すように、フォトレジスト１３の表
面高さがゲート電極パターン１２の表面と同一の高さに
なるようにする。

【００２６】その後、図１（ｃ）に示した構造上のフォ
トレジスト１３に対して、図２（ａ）に示すように、マ
スク１４を用いて露光を行う。さらに、フォトレジスト
１３に対して現像を行い、図２（ｂ）に示すように、フ
ォトレジスト１３をパターニングする。以上により、ゲ
ート電極パターン１２の高さと同じ高さを持つフォトレ
ジスト１３を形成する。

【００２７】図１（ａ）〜図１（ｃ）、図２（ａ）、図
２（ｂ）に示した工程により形成したフォトレジスト１
３を、斜めイオン注入工程においてブロック層として用
いる。図３に、斜めイオン注入工程における不純物イオ
ン注入の様子を示す。ゲート電極パターン１２の高さ
は、通常、２００ｎｍ〜４００ｎｍ程度であり、フォト
レジスト１３の高さも電極パターン１２と同様に２００
ｎｍ〜４００ｎｍ程度である。矢印１５は、不純物イオ
ンの注入方向を示している。このとき、斜めイオン注入
時の影領域の長さＸ２は、式（１）で表され、イオン注
入角度θが一定のとき、高さｈに比例する。よって、高
さｈが４分の１になれば、長さＸ２も４分の１になる。

【００２８】したがって、この第１の実施の形態におけ
る斜めイオン注入時の影領域の長さＸ２は、図６に示し
た従来例における影の長さＸ１のほぼ４分の１程度に短
くでき、イオン注入されない影領域の面積も従来例と比
べて４分の１程度に低減できる。これにより、ゲート電
極パターン間の距離を短くすることができ、ゲート電極
パターンを有する半導体素子の集積度を向上させること
ができる。

【００２９】イオン注入に用いる加速エネルギーは、ブ
ロック層であるフォトレジストを突き抜ける不純物イオ
ンによって制限されるが、斜めイオン注入は半導体基板
（デバイス）の表面近傍に打ち込むことを目的としたも
のであって、一般的に加速エネルギーは低い。例えば、
比較的飛程の長いボロン（Ｂ）イオンの場合でも、フォ
トレジスト中の飛程はシリコン基板中での飛程の３倍程
度である。よって、シリコン基板表面から垂直方向に５
０ｎｍの深さに不純物イオンを注入する場合、膜厚２０
０ｎｍ程度のフォトレジストがあればイオンをブロック
できる。

【００３０】なお、この第１の実施の形態では、ブロッ
ク層にフォトレジストを用いたが、このフォトレジスト
に換えて他の感光性材料、例えば感光性のポリイミドを
用いてもよい。

【００３１】以上説明したようにこの第１の実施の形態
では、不純物イオンを遮断するブロック層を電極パター
ンと同一の高さに形成することにより、斜めイオン注入
工程における電極パターン同士の間隔を小さくすること
ができ、半導体装置の集積度を向上させることができ
る。

【００３２】［第２の実施の形態］次に、この発明の第
２の実施の形態の半導体装置の製造方法について説明す
る。

【００３３】図４（ａ）〜図４（ｃ）、図５（ａ）〜図
５（ｄ）は、第２の実施の形態の半導体装置の製造方法
を示す各工程の断面図である。

【００３４】図４（ａ）に示すように、半導体基板１１
上に、トランジスタのゲート電極パターン１２を形成す
る。なお、半導体基板１１上には、ゲート電極パターン
１２のパターン同士の間隔が一定値、例えば５μｍを超
えないように、ダミーパターンが配置されているものと
する。

【００３５】図４（ａ）に示した構造上に、すなわち半
導体基板１１上及びゲート電極パターン１２上に、図４
（ｂ）に示すように、エッチング剤で容易にエッチング
できる薄膜１６を膜厚７００ｎｍ〜１．０μｍ程度形成
する。続いて、ＣＭＰ法などを用いて前記薄膜１６を研
磨し、図４（ｃ）に示すように、薄膜１６の膜表面の高
さをゲート電極パターン１２の表面の高さと同一にす
る。前記薄膜１６は、絶縁体あるいは導電体のいずれで
あってもよい。ここでは、前記薄膜１６には、フッ酸
（ＨＦ）などで容易にエッチングできる膜、例えばリン
（Ｐ）やボロン（Ｂ）を添加した酸化膜、または低温Ｃ
ＶＤ法によって形成した酸化膜を用いる。

【００３６】その後、図４（ｃ）に示した構造上に、図
５（ａ）に示すように、膜厚が７００ｎｍ〜１．０μｍ
程度のフォトレジスト１７を塗布し、ベークを行う。そ
の後、フォトレジスト１７に対して、マスク１８を用い
て露光を行う。さらに、フォトレジスト１７に対して現
像を行い、図５（ｂ）に示すように、フォトレジスト１
７をパターニングする。

【００３７】続いて、フォトレジスト１７をエッチング
時の保護膜として用いて、図５（ｃ）に示すように、薄
膜１６をエッチングする。エッチング後、図５（ｄ）に
示すように、フォトレジスト１７を剥離する。以上の工
程により、図５（ｄ）に示すように、ゲート電極パター
ン１２の高さと同じ高さを持つ薄膜１６を形成する。

【００３８】図４（ａ）〜図４（ｃ）、図５（ａ）〜図
５（ｄ）に示した工程により形成した薄膜１６を、斜め
イオン注入工程においてブロック層として用いる。ゲー
ト電極パターン１２の高さは、通常、２００ｎｍ〜４０
０ｎｍ程度であり、薄膜１６の高さも同様に２００ｎｍ
〜４００ｎｍ程度である。この工程では、前記第１の実
施の形態と同様に、図３に示したように、斜めイオン注
入時の影の長さＸ２は、図６に示した従来例における影
の長さＸ１のほぼ４分の１程度に短くできる。したがっ
て、斜めイオン注入時に、イオン注入されない影になる
面積は従来例と比べて４分の１程度に低減できる。これ
により、ゲート電極パターン間の距離を短くすることが
でき、ゲート電極パターンを有する半導体素子の集積度
を向上させることができる。

【００３９】前述したようにこの第２の実施の形態で
は、フォトレジスト１７を塗布する前に、半導体基板１
１上にエッチング剤にて容易にエッチング可能な薄膜１
６を塗布する。そして、この薄膜１６の膜表面の高さが
ゲート電極パターン１２の表面の高さと同一になるよう
に、薄膜１６を研磨する。その後、フォトレジスト１７
を塗布し、露光及び現像を行ってフォトレジスト１７を
パターニングする。そして、フォトレジスト１７をエッ
チング時の保護膜として用いて薄膜１６をエッチングす
る。以上により、斜めイオン注入時に、不純物イオンの
進入を遮断するブロック層として働く薄膜１６を形成す
る。

【００４０】以上説明したようにこの第２の実施の形態
では、不純物イオンを遮断するブロック層を電極パター
ンと同一の高さに形成することにより、斜めイオン注入
工程における電極パターン同士の間隔を小さくすること
ができ、半導体装置の集積度を向上させることができ
る。

【００４１】なお、前述した各実施の形態には種々の段
階の発明が含まれており、各実施の形態において開示し
た複数の構成要件の適宜な組み合わせにより、種々の段
階の発明を抽出することも可能である。

【００４２】

【発明の効果】以上述べたようにこの発明によれば、膜
厚の薄いブロック層を形成することにより、斜めイオン
注入工程においてブロック層の影となってイオン注入で
きない領域を低減でき、半導体素子の集積度を向上でき
る半導体装置の製造方法を提供することが可能である。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態の半導体装置の製
造方法を示す各工程の断面図である。

【図２】この発明の第１の実施の形態の半導体装置の製
造方法を示す各工程の断面図である。

【図３】前記半導体装置の製造方法の斜めイオン注入工
程における不純物イオン注入の様子を示す断面図であ
る。

【図４】この発明の第２の実施の形態の半導体装置の製
造方法を示す各工程の断面図である。

【図５】この発明の第２の実施の形態の半導体装置の製
造方法を示す各工程の断面図である。

【図６】従来の半導体装置の製造方法の斜めイオン注入
工程における不純物イオン注入の様子を示す断面図であ
る。

【図７】従来の半導体装置の製造方法を示す各工程の断
面図である。

【図８】従来の半導体装置の製造方法を示す各工程の断
面図である。

【符号の説明】

１１…半導体基板１２…ゲート電極パターン１３…フォトレジスト１４…マスク１５…矢印（不純物イオンの注入方向を示す）１６…薄膜１７…フォトレジスト１８…マスク１０１…半導体基板１０２…ゲート電極パターン１０３…フォトレジスト１０４…矢印（不純物イオンの注入方向を示す）

Claims

【特許請求の範囲】

【請求項１】半導体基板上に電極パターンを形成する工
程と、前記半導体基板上及び電極パターン上に感光性材料膜を
形成する工程と、前記感光性材料膜の表面が前記電極パターンの表面と同
じ高さになるように前記感光性材料膜を薄膜化する工程
と、前記感光性材料膜をパターニングする工程と、前記電極パターン及び感光性材料膜が形成された前記半
導体基板に対して、この半導体基板表面の垂直方向より
所定角度傾けた方向から不純物イオンを注入する工程
と、を具備することを特徴とする半導体装置の製造方法。
【請求項２】半導体基板上に電極パターンを形成する工
程と、前記半導体基板上及び電極パターン上に絶縁体あるいは
導電体からなる薄膜を形成する工程と、前記薄膜の表面が前記電極パターンの表面と同じ高さに
なるように前記薄膜を薄膜化する工程と、前記薄膜をパターニングする工程と、前記電極パターン及び薄膜が形成された前記半導体基板
に対して、この半導体基板表面の垂直方向より所定角度
傾けた方向から不純物イオンを注入する工程と、前記薄膜を除去する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項３】前記感光性材料膜を形成する工程で形成さ
れる前記感光性材料膜の膜厚は、前記電極パターンの膜
厚の２倍以上であることを特徴とする請求項１に記載の
半導体装置の製造方法。
【請求項４】前記感光性材料膜は、フォトレジストであ
ることを特徴とする請求項１または３に記載の半導体装
置の製造方法。
【請求項５】前記電極パターンは、トランジスタのゲー
ト電極であることを特徴とする請求項１乃至４のいずれ
か１つに記載の半導体装置の製造方法。
【請求項６】半導体基板上にゲート電極を形成する工程
と、前記半導体基板上及びゲート電極上にフォトレジストを
塗布する工程と、前記フォトレジストをベークする工程と、前記フォトレジストの表面高さが前記ゲート電極の表面
高さと同一になるように前記フォトレジストを薄膜化す
る工程と、前記フォトレジストをパターニングする工程と、前記ゲート電極及びフォトレジストが形成された前記半
導体基板に対して、この半導体基板表面の垂直方向より
所定角度傾けた方向から不純物イオンを注入する工程
と、を具備することを特徴とする半導体装置の製造方法。
【請求項７】半導体基板上にゲート電極を形成する工程
と、前記半導体基板上及びゲート電極上に絶縁体あるいは導
電体からなる薄膜を形成する工程と、前記薄膜の表面高さが前記ゲート電極の表面高さと同一
になるように前記薄膜を薄膜化する工程と、前記ゲート電極及び薄膜が形成された前記半導体基板上
にフォトレジストを塗布する工程と、前記フォトレジストをパターニングする工程と、前記フォトレジストを保護膜に用いて、前記薄膜をパタ
ーニングする工程と、前記フォトレジストを除去する工程と、前記ゲート電極及び薄膜が形成された前記半導体基板に
対して、この半導体基板表面の垂直方向より所定角度傾
けた方向から不純物イオンを注入する工程と、前記薄膜
を除去する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項８】前記フォトレジストを塗布する工程で塗布
される前記フォトレジストの膜厚は、前記ゲート電極の
膜厚の２倍以上であることを特徴とする請求項６に記載
の半導体装置の製造方法。
【請求項９】前記薄膜を形成する工程で形成される前記
薄膜の膜厚は、前記ゲート電極の膜厚の２倍以上である
ことを特徴とする請求項７に記載の半導体装置の製造方
法。
【請求項１０】前記フォトレジストを薄膜化する工程
は、前記フォトレジストの表面をＣＭＰ法を用いて研磨
する工程であることを特徴とする請求項４、６、８のい
ずれか１つに記載の半導体装置の製造方法。
【請求項１１】前記薄膜を薄膜化する工程は、前記薄膜
の表面をＣＭＰ法を用いて研磨する工程であることを特
徴とする請求項２、７、９のいずれか１つに記載の半導
体装置の製造方法。
【請求項１２】前記不純物イオンを注入する工程は、前
記ゲート電極下の半導体基板内の浅い領域に、ソース領
域あるいはドレイン領域を形成する工程であることを特
徴とする請求項５乃至１１のいずれか１つに記載の半導
体装置の製造方法。