KR960000521B1 - 반도체장치의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치의 제조방법
제1도(a)와 제1도(b)는 종래 기술에 의해 제조된 종래의 반도체장치.
제2 또는 매개변수로서 노출표면의 면방위에 의해 노출표면상에 성장된“에피택셜 성장층의 깊이”와“캐리어밀도”의 관계를 도시한 도면.
제3 또는 매개변수로서 노출표면의 표면적에 의해 노출표면상에 성장된“에피택셜 성장층의 V/III”와“캐리어밀도”의 관계를 도시한 도면.
제4도(a) 내지 제4도(f)는 본 발명의 실시예에 의한 반도체장치의 제조방법을 도시한 도면.
제5도는 제4도의 반도체장치의 제조방법에 있어 일공정을 설명하는 도면.
* 도면의 주요부분에 대한 부호의 설명
231 : 반도체기판 231a,231b,232c : 노출표면
232,244 : 절연막 233 : 포토레지스트
234a,234b,234c : 도핑되지 않은 GaAs층
235a,235b,235c : Si도핑된 AlGaAs층
236a,236b,236c : Si 도핑된 GaAs층 238a,238b,238c : 오믹(ohmic)전극
242a242b242c : 게이트전극 246 : 금속배선
240 : 메사에칭부분
본 발명은 두개 이상의 상이한 한계전압으로 동작하는 전계효과트랜지스터등의 복수의 기본능동소자(elemental active device)를 구비한 반도체장치의 제조방법에 관한 것이다.
제1도(a)는 2종류의 상이한 능동소자를 가진 반도체장치의 종래 타입에 대한 단면도이고, 보다 상세하게는 2종류의 헤테로접합형 전계효과트랜지스터(FET)로 구성된 인버터회로의 단면도이다. 제1도(a)에 도시한 바와같이, 반절연성 GaAs기판(1)상에 도핑되지 않은 GaAs층(2)과, 도핑되지 않은 GaAs층(2) 보다 전자 친화력이 적고 도너불순물이 포함된 n형 AlGaAs층(3)과, n형 GaAs층(4)이 형성된다. 다음에 n형 GaAs층(4)과 n형 AlGaAs층(3)이 부분적으로 에칭되어, 게이트전극(5)이 형성된다. 다음에, n형 GaAs층(4)상에 소스전극 및 드레인전극(6)이 형성되고, 그위에 절연막(7 )을 개재하여 배선(8)이 형성된다.
일반적으로 헤테로접합형 FET의 게이트한계전압은, 게이트전극 아래에 있는 n형 AlGaAs층의 불순물농도와 두께에 의해 결정된다.
따라서, 도시된 인버터회로에서는, 인핸스먼트모드(enhancement mode)(E모드)의 FET소자와 디플리션모드(depletion mode)(D모드)의 FET소자를 단일의 기판상에 형성하기 위하여, E모드의 FET소자나 D모드의 FET소자를 형성하기 위한 영역에 따라서 AlGaAs층(3)의 두께를 변경하여 형성한다. 즉, AlGaAs층을 이루는 활성층의 두께를 변경시킴으로써, 한계전압이 상이한 FET소자를 단일의 기판상에 형성할 수 있다. 그러나, 이 경우, 게이트전극의 형성공정에서 리세스에칭을 2회 반복 실시해야 하기 때문에, 상기 게이트전극의 형성공정이 복잡해진다. 또한, 에칭방법에는 습식에칭과 건식에칭이 있으나, 이중 어느 방법을 이용해도, 에칭깊이를 상이하게 하기 위해 상기와 같은 리세스에칭을 정확하게 제어해서 재현성을 양호하게 하는 것은 곤란하다.
또한, 일본국 특개소 60-116178호에도, 상이한 한계전압으로 동작하는 E모드의 FET소자와 D모드의 FET소자로 이루어진 종래의 반도체장치에 대해 개시되어 있다. 이 반도체장치의 제조기술에 대해서 이하에 간단히 설명한다. E모드의 n형 AlGaAs층과 D모드의 n형 AlGaAs층 사이의 차이에 대응하는 두께를 가지도록 AlGaAs층을 형성한다. 그리고, 리세스에칭의 공정전에, E모드 FET소자의 게이트전극이 형성되는 예정영역을 선택적으로 제거하고, 게이트전극의 형성공정을 E모드의 FET소자와 D모드의 FET소자에 대해 동시에 실시한다. 그러나, 이 기술에서는, 양호한 재현성을 가진 E모드의 FET소자의 게이트전극을 형성하는 예정영역인 좁은 영역을 선택적으로 제거하는 공정이 증가하므로, 공정이 복잡해진다.
또한, 다른종래의 반도체장치에 대하여, 고체소자회의(1984년) 논문집 359∼ 362페이지에 개시되어 있다. 이 반도체장치의 제조에 대한 기술에 있어서는, 에칭스토퍼층을 형성함으로써 E모드의 고전자이동트랜지스터(high electron mobility transis tor)(HEMT)와 D모드의 HEMT를 단일의 기판상에 형성한다. 이 기술은 제1도(b)를 참조하면서 이하에 간단히 설명한다. 반절연성 GaAs층(11)상에 도핑되지 않은 GaAs층(12), Si 도핑된 AlGaAs층(13), 상부층(14), (15), (16)을 분자선 에피택시(mole cular beam epitaxy)(MBE)에 의해 에피택셜성장을 행한다. 이 상부층은, GaAs층(1 4), (16) 및 이 GaAs층 사이에 형성된 에칭스토퍼층(15)으로 이루어진다. 다음에, 상부층(14), (15), (16)과 AlGaAs층(13)의 일부가 선택적으로 제거되어 게이트전극(2 0)이 형성된다. 이후에, GaAs층(16)상에 소스전극 및 드레인전극(21)이 형성되고, 그위에 SiO2의 절연막(17), (18)을 개재해서 배선(19)이 형성된다.
그러나, 이 기술에 의하면, 결정성장 시간이 길어지고, 게이트전극 형성전에 어느 한쪽의 영역을 노출하여야 하고, 따라서 재현성이 양호한 고정밀공정이 증가하여 제조공정이 복잡하게 된다.
또한, 상이한 한계전압으로 동작하는 3종 이상의 능동소자를 가지는 반도체소자를 단일의 반도체기판상에 용이하게 형성되는 방법이 있다. 3종 이상의 한계전압을 가지는 능동소자를 단일의 반도체기판상에 강제로 형성하는 경우에는, 능동소자의 종류에 따라서 활성층의 두께를 변경하여야 한다. 따라서, 상기의 복잡한 방법을 조합시켜서 고정밀도의 활성의 리세스에칭을 3회 이상 행해야 재현성이 양호하게 된다.
본 발명의 목적은, 동작하기 위한 한계전압이 상이한 복수의 기본능동소자를 포함한 반도체장치를 높은 산출률로 간단하게 제조할 수 있는 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은, 상이한 한계전압으로 동작가능한 복수의 기본능동소자를 가지는 반도체장치의 제조방법에 있어서, 소정의 결정면의 법선으로부터 근소하게 경사진 면방위(suface orientation)을 가진 반도체기판상의 소정의 영역에서, 상기 소정의 결정면의 법선과 일치하는 면방위를 가진 표면을 이방성에칭에 의해 노출하는 공정과, 상기 소정의 영역의 안쪽부분과 바깥쪽부분 사이에 연장되어 있지 않고 또한 복수의 영역을 가진 복수의 개구부를 포함한 마스크패턴을 반도체기판상에 형성하는 공정과, 상기 마스크패턴으로 피복되지 않은 상기 기판에 불순물을 함유한 원료를 공급하고, 이에 의해 상기 면방위와 상기 개구부의 영역에 대응하여 상이한 캐리어밀도를 가진 복수의 반도체층을 에피택셜성장하는 공정과, 상기 반도체층에 상기 기본능동소자를 형성하는 공정과, 상기 반도체층의 상기 캐리어밀도에 대응하여 상이한 한계전압으로 동작가능한 상기 기본능동소자 사이를 전기적으로 절연하는 공정을 포함한 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
상기 설명한 제조방법에 의하면, 반도체층의 결정성장공정에서 면방위가 상이하고 또한 반도체기판의 노출표면상에 형성된 활성층은 면방위에 의존하여 캐리어밀도가 상이하다. 또한, 활성층의 결정성장공정에서, 마스크패턴에 의해 피복되지 않은 노출표면상에 선택적으로 형성된 활성층은 노출표면의 면적의 차이에 의존하여 캐리어밀도가 상이하게 된다. 노출표면의 면적차이와 면방위를 조합해서, 캐리어밀도가 상이한 다수의 타입의 활성층을 형성할 수 있다. 이들 활성층상에 소정의 전극이 형성되면, 상이한 한계전압을 가진 다수의 타입의 능동소자가 단일의 반도체기판상에 형성될 수 있다. 즉, 본 발명의 제조방법에 의하면, 기본능동소자를 동작시키는 한계전압 사이의 차이를 형성하는데 용이한 예비공정과 단일의 결정성장공정만을 필요로 한다.
본 발명은, 설명만을 위하여 부여되고 또한 본 발명을 제한하는 것으로 간주되지 않는 첨부도면과 이하의 상세한 설명으로부터 한층더 충분히 이해될 것이다.
또한, 본 발명의 적용범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나, 본 발명의 기술사상과 기술적 범위내에서 다양한 변형과 수정은 이하의 상세한 설명으로부터 당업자에게는 명백하기 때문에, 본 발명의 바람직한 실시예를 나타내는 상세한 설명 및 특정한 예는 설명만을 위하여 부여된 것으로 이해되어야 한다.
이하에 본 발명의 원리에 대해서 간단히 설명한다. 상이한 한계전압으로 동작하는 복수의 기본능동소자(예를들면, FET)를 제조하기 위하여, 활성층으로 되는 반도체층의 두께를 제어하는 대신에, 반도체층의 불순물농도를 제어한다. 이와같은 불순물의 농도제어시에는 반도체의 결정성장의 특징을 이용한다. 즉, 불순물을 함유하는 반도체층의 캐리어밀도(불순물농도)가, 반도체기판의 노출표면의 면방위와 노출표면의 면적에 따라서 달라지는 것을 이용한다.
제2도는 두종류의 반도체기판의 노출표면에 대해서, 결정면방위로부터의 경사각도의 유무가 그위에 결정성장된 반도체층의 캐리어밀도에 미치는 영향을 도시한다. 한종류의 반도체기판으로서는, 소정의 결정면 예를들면, (100)결정면에 일치하는 노출표면(just면)을 가지는 GaAs기판(just기판)이 있고, 다른 종류의 반도체기판으로서는, (100)결정면의 법선벡터로부터 인접한 (110)방향을 향해서 2°경사지도록 한 노출표면(2°off면)을 가지는 GaAs기판(2°off기판)이 있다. 상기 just기판과 상기 2°off기판상에, 유기금속기상성장법(organo metallic vapor phase expitaxial method)(OM VPE법)에 의해 Si를 의도적으로 도핑한 GaAs층(Si-GaAs층)을 동일조건에서 에피택셜성장을 행한후, 이 Si-GaAs층의 캐리어밀도을 측정한다. 제2도에 도시한 바와같이, 용량-전압측정에 의해 구한 캐리어밀도(cm-3)를 세로축에 도시하고, 결정성장된 Si-GaAs층의 깊이를 가로축에 도시한다. 실선은 just기판상에 형성된 Si-GaAs층의 캐리어밀도이고, 점선은 2°off기판상에 형성된 Si-GaAs층의 캐리어밀도가 just기판상에 형성된 Si-GaAs층의 캐리어밀도보다 1.7배 정도 높다. 이와같이 캐리어밀도의 차이는, 반도체기판의 노출표면의 면방위에 따라서 GaAs의 에피택셜 성장시에 공급되거나 기상상태로 주입된 Si원자량의 차이에 의해 발생하는 것으로 추정된다.
제3도는 이들 반도체기판상에 형성된 반도체층의 캐리어밀도에 대한 반도체기판의 노출표면의 면적의 영향을 도시하고 있다. 세로축은 홀 측정(Hall measurement)에 의해 구한 캐리어밀도(cm-3)이고, 가로축은 V족 원소인 As의 원료로서 아르신(ars ine)(AsH3)과 III족 원소인 Ga의 원료로서 트리메틸갈륨(TMG)과의 공급몰비 즉, V/III의 비이다. 반도체층의 결정성장에서는, Si 도펀트인 디실란(Si2H6)과 III족 원소인 Ga의 원료로서 트리메틸갈륨(TMG)과의 공급몰비를 일정하게 유지하고 있다. 도면에서, 사각형으로 도시된 캐리어밀도는 OMVPE법에 의해 GaAs 기판상에 Si 도핑된 GaAs(Si-GaAs)를 선택적으로 성장하여 얻어진 것이다.
이 경우, GaAs 기판의 표면은 100μm의 폭을 가지도록 선택적으로 노출하였다 원으로 도시된 캐리어밀도는 GaAs 기판상에 상기와 마찬가지 성장법에 의 벌크성장시켜 얻은 것이다. 예를들면, V/III=200의 조건에서, 선택성장된 Si-GaAs층은 2.8×1018cm-3의 캐리어밀도를 나타내는 반면에, 벌크성장된 Si-GaAs층은 1.6×101 8cm-3의 캐리어밀도를 나타내고 있다. 이 경우, 선택성장된 Si-GaAs층은 벌크성장된 Si-GaAs층보다 1.75배 정도 높은 캐리어밀도를 가진다. 이것은, 선택성장된 경우가 벌크성장된 경우에 비해서 반도체층의 성장된 노출표면이 작아지므로, 단위면적당 원료의 공급이 증가하는 것으로 추정된다.
또한 상이한 면방위와 상이한 면적을 가진 노출표면을 조합해서 반도체기판상에 형성한 경우, 이들 노출표면상에 상이한 불순물농도를 가진 반도체층을 에피택셜 성장시킬 수 있다. 즉, 고정밀도를 요구하지 않는 마스크패턴을 사용해서 상이한 면방위와 상이한 표면적을 가지는 영역을 준비해서, 캐리어밀도가 상이한 반도체층을 한번의 결정성장공정에 의해 재현성이 양호한 상태로 형성할 수 있다. 또한, 캐리어밀도가 상이한 반도체층 즉, 활성층을 소정의 영역에 형성함으로써, 한계전압이 상이한 복수의 FET등을 임의의 설계로 단일기판상에 형성할 수 있다.
본 발명의 실시예의 제조방법을 이하에 설명한다. 제4도(a) 내지 제4도(f)는 제조방법의 공정을 도시한 도면이다.
2°off기판(231)의 노출표면 전체위에 절연막(232)(에를들면, SiNx 또는 SiO2)으로 피복하고, 포토레지스트(233)에 의해 소정의 영역에 개구부를 가지는 패턴을 형성한다. RIE(Reactive Ion Etchin)(반응성이온에칭)에 의해 절연막(232)을 선택적으로 에칭한다. 제4도(a)는 2°off기판상에 RIE에 의한 에칭되지 않고 남은 절연막( 232)의 단면도이다.
다음에, 상기 절연막(232)을 마스크해서, 황산 : 과산화수소 : 물=1 : 5 : 1의 비율을 가진 에칭용액에 의해 GaAs기판(231)의 이방성에칭을 행한다. 그결과 형성된 오목부의 바닥의 노출표면(231a)은 just면으로 된다(제4도(b)).
포토레지스트에 의해 2종류 이상의 상이한 면적으로 이루어진 부분에 개구부를 가지는 소정의 포토레지스트패턴을 형성한다. RIE에 의해 노출된 절연막(232)을 선택적으로 에칭함으로써, 포토레지스트패턴에 대응한 마스크패턴을 얻을 수 있다(제4도(c )). 또, 마스크패턴의 개구부로 둘러싸였던 노출표면(231b), (231c)은, 2°off면으로서 남게 된다. 제5도는, 제4도(c)에 도시한 반도체기판의 평면도이며, 즉 절연막(232)이 제거된 영역을 도시한 도면이다. 절연막(232)으로 둘러싸였던 영역내에 있는 노출표면(231c)은, 절연막(232)으로 둘러싸이지 않은 영역내에 있는 노출표면(231b) 보다 높은 캐리어밀도를 가지는 활성영역을 포함한 능동소자가 형성되는 영역으로 기능한다. 이방성 에칭에 의해 형성된 노출표면(231a)은, 2°off면으로 유지되는 노출표면(2 31b) 보다 낮은 캐리어밀도를 가지는 활성영역을 포함한 능동소자가 형성되는 영역으로 기능한다.
다음에, 이 반도체기판(231)상에, 도핑되지 않은 GaAs층(234), Si 도핑된 AlGaAs층(235) 및 Si 도핑된 GaAs층(236)을, OMVPE법에 의해 순차적으로 성장한다(제4도(d)). 이들 층중에서 Si 도핑된 AlGaAs층(235a), (235b), (235c)의 각각은 E모드 FET(영역 E), D모드 FET(영역 D') 및 D모드 FET(영역 D)의 활성층이 된다.
다음에, 메사에칭(mesa etching)이나 프로톤주입(proton injection)에 의해 기본능동소자간의 절연분리를 행한다. 즉 도면의 실시예의 경우, D모드 FET(영역 D,D') 사이에 메사에칭부분(240)을 형성하고, D모드 FET(영역 D')와 E모드 FET(영역 E) 사이에 프로톤주입부분을 형성하고 있다. 오믹(ohmic)전극(238a), (238b), (238c)을, 이전의 공정에서 형성되 Si 도핑한 GaAs층(236a), (236b), (236c)상에 각각 형성한다(제4도(e)).
계속해서, 영역(E), (D'), (D)의 각각에서의 E모드 FET와 D모드 FET의 게이트전극형성의 예정영역으로부터, Si 도핑된 GaAs층(236a), (236b), (236c)과 Si 도핑된 AlGaAs층(235a), (235b), (235c)의 일부를 선택적으로 제거하고, 각각의 게이트전극을 형성하는 예정영역에서 게이트전극(242a), (242b), (242c)을 형성한다. 그 결과 생긴 구조의 전체면을 절연막(SiNx나 SiO2)(244)으로 피복하고, 이 절연막(244)내에 배선패턴을 형성하고 금속배선(246)을 형성하여 처리를 완료한다(제4도(f)).
이상 설명한 바와같이, 본 실시예의 제조방법에 의하면, 한번의 결정성장공정에 의해 캐리어밀도가 상이한 3종류의 상이한 반도체층을 형성할 수 있다. 또한, 이들 반도체층으로 이루어진 활성층을 동작하는 전극을 동시에 형성할 수 있으므로, 높은 산출율로 게이트한계전압이 상이한 FET를 용이하게 형성할 수 있다. 또한, 활성층이 성장될 이들 노출표면은, 캐리어밀도차를 얻을 수 있으므로, 2 이상의 임의의 면방위나 경사각을 가질 수 있다. 또한, 이들 노출표면은, 캐리어밀도을 얻을 수 있으므로, 3종류 이상의 임의의 선택성장 영역을 가질 수 있다. 또한, 노출표면의 상기 영역과 면방위를 임의로 조합할 수 있다. 예를들면, 2°off면과 just면의 각각에 넓은 노출표면과 좁은 노출표면을 형성할 수 있다. 따라서, 각종의 게이트한계전압을 가진 FET를 형성할 수 있다.
이와같이 설명한 본 발명으로부터, 본 발명은 다양하게 변형시킬 수 있음이 명백하다. 이와같은 변형은 본 발명의 기술적 사상과 기술적 범위로부터 일탈하는 것으로 간주되지 않으며, 당업자에게 명백한 모든 수정은 다음의 특허청구범위의 기술적 범위에 포함하는 것으로 의도되어 있다.

Claims (1)

  1. 상이한 한계전압으로 동작가능한 복수의 기본능동소자를 가지는 반도체장치의 제조방법에 있어서, 소정의 결정면의 법선으로부터 근소하게 경사진 면방위(surface orientation)를 가진 반도체기판상의 소정의 영역에서, 상기 소정의 결정면의 법선과 일치하는 면방위를 가진 표면을 이방성에칭에 의해 노출하는 공정과, 상기 소정의 영역의 안쪽부분과 바깥쪽부분 사이에 연장되어 있지 않고 또한 복수의 영역을 가진 복수의 개구부를 포함한 마스크패턴을 반도체기판상에 형성하는 공정과, 상기 마스크패턴으로 피복되지 않은 상기 기판에 불순물을 함유한 원료를 공급하고, 이에 의해 상기 면방위와 상기 개구부의 영역에 대응하여 상이한 캐리어밀도를 가진 복수의 반도체층을 에피택셜설장하는 공정과, 상기 반도체층에 상기 기본능동소자를 형성하는 공정과, 상기 반도체층의 상기 캐리어밀도에 대응하여 상이한 한계전압으로 동작가능한 상기 기본능동소자 사이를 전기적으로 절연하는 공정을 포함한 것을 특징으로 하는 반도체장치의 제조방법.
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