KR930010053B1 - 반도체 장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1a 도 내지 1j 도는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조의 여러단계에서의 MESFET의 개략 단면도.
제 2a 도 내지 2j 도는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조의 여러단계에서의 MESFET의 개략 단면도.
제 3 도는 리세스형 MESFET의 개략 단면도이다.
제 4a 도 내지 제 4g 도는 본 발명에 따른 반도체 장치의 제조의 여러단계에서의 반도체 장치의 개략 단면도이다.
본 발명은 반도체장치, 특히 금속-반도체 전계효과 트랜지스터(MESFET)의 제조방법에 관한 것이다.
바람직하게, 본 발명은 예를들어 Ⅲ-Ⅴ족 화합물인 GaAs와 InP와 같은 화합물 반도체의 MESFET에 적용된다.
IC와 LSI같은 반도체 장치에서, 장치의 축소화가 속력을 높이고 성능을 향상시킬 뿐만 아니라 각 트랜지스터의 영역을 감소시켜 집적도를 증가시키기 위하여, 서브미크론 정도의 용적을 가지는 패턴이 형성될 수 있는 리소그래피 기술과 자기-정합공정의 개발이 필요하다.
더욱이, 축소화의 필요에 응하여 FET의 특성에 직접적으로 관련되는 게이트 길이가 짧아질 때, 게이트 저항(RG)은 항상 증가되며 그래서, 예를들어 게이트 전극의 단면적을 더욱더 크게 만듬으로써, 게이트 전극을 저항이 감소되는 형태로 형성하는 것이 필요하다.
MESFET를 제조하는 종래방법에서, 활성영역이 이온-주입 또는 메사-에칭에 의하여(고립된 원소) 한정되며, 그후에 (1) 오옴전극(소오스 전극과 드레인전극)이 활성영역에 매치되기 위하여 형성되며 게이트 전극은 오옴전극에 매치되기 위하여 형성되고 ; 또는 (2) 열저항 게이트 전극이 활성영역의 일부위에 형성되고 오옴영역은 이온-주입에 의하여 자기정합적으로 형성되고 그후에 오옴전극이 활성영역에 매치되기 위하여 형성된다.
그럼에도 불구하고, 활성영역, 오옴전극 및 게이트 전극은 소정의 패턴으로 독립적으로 형성되며, 패턴의 위치상 일탈이 발생하므로 이러한 결점을 방지하기 위하여 위치선정을 위한 충분한 정리를 허용하는 것이 필요하다.
더욱이, 게이트 길이는 사용되는 리소그래피 기술에 실질적으로 의존하므로 리소그래피 단계가 시행된 후에 게이트 길이를 제어하는 것은 어렵다.
그래서, 게이트 저항을 낮추기 위하여, 게이트 전극상에 다른 더 큰 패턴 금속층을 형성하는 것이 필요하다.
더욱이, 활성영역이 이온-주입방법에 의하여 한정될 때(즉, 고립영역이 형성될 때), 주입된 영역패턴의 구별은 어려우며 그래서, 후속단계로 공정을 원활하게 하기 위하여 적합한 매칭패턴(정합패턴)을 사전에 형성할 필요가 있다.
지금까지, 서브미크론 크기의 게이트를 가지는 MESFET의 제조에, 5 또는 그 이상의 마스크 단계가 MESFET의 모든 전극의 형성에 포함되었고 종종 위치 선정(정합) 일탈이 각 단계에서 발생하여 MESFET의 장치특성을 제어하는 것이 어렵다. 더욱이, MESFET의 게이트 길이는 사용되는 리소그래피 기술에 의존하기 때문에, 마스크의 게이트 패턴크기보다 더욱 작은 크기를 가지는 게이트 길이는 얻어질 수 없었다.
본 발명의 목적은 리소그래피 기술과는 다른 기술을 이용하여 게이트 길이의 축소와 리소그래피 마스크 단계의 수의 감소를 허용하는 반도체 장치(MESFET)의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 반도체 장치(LSI 및 IC)와 반도체 장치의 개량 및 그것의 개별 MESFET의 축소화를 가능하게하는 제조방법을 제공하는 것이다.
본 발명의 상기 언급된 그리고 다른 목적이 (a)반도체 기판상에 제 1 절연물질로 이루어지며 2정상 경사를 가지는 사다리꼴 더미게이트를 형성하는 단계 ; (b)반도체 기판상에서 더미게이트와 접촉하는 오옴전극을 선택적으로 형성하는 단계 ; (c)반도체 기판에 원소고립영역을 형성하는 단계 ; (d)전체표면상에 제1절연물질과 다른 제2절연물질의 절연막을 형성하는 단계 ; (e)잔류 더미게이트와 절연막의 편평부를 얻기 위하여 더미게이트와 절연막의 돌출된 부분을 선택적으로 제거하는 단계 ; (f)2개의 역 경사를 가지는 구멍을 형성하기 위하여 더미게이트를 제거하는 단계 ; (g)구멍의 역 경사상에 게이트 구멍을 형성하기 위하여 제2절연물질과는 다른 제3절연물질의 측벽부를 형성하는 단계 ; 및 (h)게이트 구멍을 채우는 게이트 전극을 형성하는, 단계를 포함하는 반도체 장치의 제조방법에 의하여 이루어질 수 잇다.
본 발명에서 사다리꼴 더미게이트는 오옴전극(소오스 전극 및 드레인 전극)사이의 간격(거리)을 한정하기 위하여 사용된다.
즉, 절연막이 더미게이트와 오옴전극상에서 형성되고, 더미게이트가 오옴전극상에 절연막부로부터 돌출한다. 더미게이트의 돌출부와 그 위의 절연막부가 잔류 더미게이트를 오옴전극상에 절연막부의 레벨로 가져가게 하기 위하여(즉 잔류 더미게이트와 절연막부로 구성되는 편평한 표면을 형성하기 위하여)제거된다.
그후, 잔류 더미게이트는 게이트 전극을 위하여 구멍을 형성하기 위하여 제거되고, 구멍은 그것의 밑변보다 더 짧은 윗변을 가지는 역 사다리꼴 모양을 가지며 사다리꼴 더미전극의 전상 경사에 해당하는 두 개의 역 경사를 가지고 측벽 절연막부는 자기정합 시스템에 의하여 구멍의 역 경사상에 선택적으로 형성되어 게이트 구멍을 형성한다.
결과적으로, 리소그래피 시스템에 의하여 얻어지는 것보다 게이트 구멍폭에 해당하는 더 좁은 게이트 길이가 얻어질 수 있다. 게이트 길이는 더미게이트의 폭과 측벽부의 두께에 의존하며, 이 두께는 측벽부를 포함하는 절연막의 형성두께와 막의 에칭된 양에 의하여 제어될 수 있다.
오옴전극의 패터닝과 게이트 전극의 패턴닝은 반도체 기판과 접촉하는 게이트부에 접속되지 않으며 그래서 마스크의 일탈이 MESFET의 장치특성상에 거의 영향을 미치지 않는다.
단지 3마스크 단계 즉 2패터닝 마스크 단계 및 더미게이트를 위한 1패터닝 마스크가 사용되고 그래서 본 발명의 방법은 더미게이트를 활용하는 자기정합 시스템이라고 불려질 수 있다.
본 발명은 이하의 바람직한 실시예의 기술로부터 더욱 명백해질 것이다.
[실시예 1]
제 1a 도 내지 1j 도는 활성영역을 한정하기 위한 원소 고립(영역)이 이온-주입방법의 활용에 의하여 형성되는 본 발명에 따른 MESFET의 제조를 위한 공정을 설명하기 위한 반도체 장치의 개략도를 도시한다.
처음에, 제 1a 도에 도시된 것처럼, 반도체 기판(1)은 반-절연 화합물 반도체 기판(예, 반-절연 GaAs 웨어퍼)(1a) 및 기판상에 에피택시하게 성장된 n-형 화합물 반도체(예, GaAs)(1b)로 구성된다.
화합물 반도체로서, InP와 InGaP와 같은 III-Ⅴ족 화합물 반도체가 사용되며 반도체 기판으로서, SOI(실리콘 온(On)절연체) 기판이 사용될 수 있다.
예를들어, 반도체 기판은 InP 기판과 3에피택셜층(즉 InGaAs층, InAlAs층 및 InGaAs층)으로 구성된다.
더미게이트용 제 1 절연물질(예, SiO2)이 예를들어 600nm의 두께를 가지는 절연(SiO2)층을 형성하기 위하여 CVD법 또는 스패터링법에 의하여 반도체 기판(1)의 전체 표면상에 침전된다.
그후에, 종래의 리소그래피법에 따라, 레지스트가 절연층상에 침전되고 광노출이 절연(SiO2)층상에 제1레지스트층(3)을 형성하기 위하여, 현상에 이어서, 더미게이트 패턴을 가지는 제1포트마스크를 통하여 실행된다.
절연(SiO2)층이 마스크로서 상기 언급된 레지스트층(3)을 사용하는 등방성 에칭법에 의하여 선택적으로 에칭되어 더미게이트(2)가 제 1a 도에 도시된 것처럼 형성된다.
얻어진 더미게이트(2)는 같은 측변을 가지는 사다리꼴 단면을 가지며 75 내지 60도 바람직하게는 약 70도의 예각(θ)을 가지는 2정상 경사를 가진다.
예를들어, 더미게이트(2)는 0.6㎛의 윗변과 1.0㎛ 밑변을 가진다.
절연(SiO2)층은 약 70도의 예각을 얻기 위하여 NH4F와 HF(10 : 1)의 에칭용액을 사용하여 선택적으로 습식에칭된다.
다른 한편으로, 층이 약 70도의 예각을 형성하기 위하여 NF3개스의 플라즈마를 사용하여 선택적으로 건식에칭된다. 다음에, 예를들어, 300nm의 두께를 가지는 오옴 금속막(AuGe/Au)(4)이 전체표면상에 침전된다.
레지스트층(3)이 제거되고 따라서 레지스트층(3) 상에서의 금속막부가 리프트-오프 방식으로 또한 제거된다.
제 1b 도에 도시된 것처럼, 종래의 리소그래피 법에 따라 다른 레지스트가 전체표면상에 침전되고 광노출이 현상에 뒤따라 더미게이트(2)와 오옴 금속막(4)상에 제2레지스트층(5)을 형성하기 위하여 오옴전극 패턴을 가지는 제2포토마스크를 통하여 실행된다.
그후에 오옴 금속막(4)이 소정 패턴을 가지는 오옴전극(4a 및 4b)을 형성하기 위하여 마스크로서 레지스트층(5)을 사용하여 에칭법에 의하여 선택적으로 에칭된다.
잔류 레지스트층(8)이 다음에 제거된다.
다음에, 제 1c 도에 도시된 것처럼, 잔류 레지스트층(5)이 마스크로서 사용되고, 산소(O2) 또는 수소(H2) 이온이 이온주입법에 의하여 반-절연기판(1a)에 도달할 때까지 에피택셜층(1b)으로부터 기판(1)으로 주입된다.
그래서, 촬성영역이 원소 고립을 이루기 위하여 오옴전극(4a, 4b) 및 더미게이트(2) 밑에 한정된다.
레지스트층(5)의 제거후에, 더미게이트(2)의 제1절연물질(SiO2)과는 다른 제2절연물질(Si3N4)이 제 1d 도에 도시된 것처럼, 예를들어 200nm의 두께를 가지는 절연막(7)을 형성하기 위하여 전체 표면상에 침전된다.
더욱이, 레지스트층(8)이 코팅법에 의하여 막(7)상에 형성된다.
레지스트층(8), 더미게이트(2)의 일부분 및 그위에 절연막이 아르곤(Ar) 밀링법과 같은 오버월(overwall)에칭법에 의하여 일정하게 에칭되고 이러한 에칭은 오옴전극(4a, 4b)상의 절연막(7)의 표면이, 제 1e 도에 도시된 것처럼, 노출될 때 정지된다. 더미게이트(2)의 돌출부가 절연막(7)의 노출된 부분과 함께 편평한 표면을 형성하기 위하여 제거된다.
다음에, 제 1f 도에 도시된 것처럼, 잔류 더미게이트(2)만이 반도체 기판(1)의 표면이 구멍에서 부분적으로 노출되는 결과로서 구멍(1)을 형성하기 위하여 에칭된다.
더미게이트(2)위 단면이 사다리꼴이기 때문에, 구멍(11)은 밑변보다 더욱 긴 윗변을 가지는 역 사다리꼴 단면모양을 가지며 2개의 역 경사를 가진다.
절연막(7)의 제2절연물질(Si3N4)과 다른 제3절연물질(SiO2)이 제 1g 도에서 도시된 것처럼 CVD법에 의하여 구멍(11)의 내부를 포함하는 전표면상에 침전되어, 예를들어 300nm의 두께를 가지는 절연층(12)을 형성한다.
절연(SiO2) 층(12)은 제 1h 도에 도시된 것처럼 기판(1)의 표면이 구멍에서 노출될 때가지 이방성 건식에칭법에 의하여 에칭되어 결과적으로, 절연(Si3N4) 막(7)의 표면이 노출되고 절연(SiO2) 층(12)의 측벽부(즉, 잔류부(12a)가 게이트 구멍(11g)을 형성하기 위하여 구멍(11)의 역경사상에 남는다.
측벽부(12a)에 의하여 둘러싸인 반도체 기판(1)의 부분적 표면이 게이트 구멍(11g)에서 노출되고 이 노출표면의 폭은 게이트 길이에 상당한다.
상기 언급된 이방성 건식에칭은 바람직하게 반응이온에칭(RIE)이지만 아르곤 밀링일 수도 있다.
더미게이트(즉, 구멍(11))의 예각이 커지면 커질수록, 절연막(7)의 양 돌출부가 더 커지고 그래서 절연막의 바닥에서의 측벽부(12a)의 두께가 증가될 수 있다.
즉, 게이트 길이가 더미게이트의 바닥폭에 의한 게이트 길이 제어 외에도 경사각에 의하여 부가적으로 제어된다.
리세스형 MESFET의 제조가 의도된다면, 게이트 구멍(11g)내에서 반도체 기판(1)의 에피택셜하게 성장된 층(1b)의 노출부분이 소정 깊이를 가지는 리세스를 형성하기 위하여 에칭될 수 있다.
다음에, 제 1i 도에 도시된 것처럼, 게이트 금속(예, Aℓ)이 게이트 구멍을 채우기 위하여 진공침전법에 의하여 예를들어 400nm의 두께를 가지는 금속막(13)을 형성하기 위하여 전체표면상에 침전된다.
마지막으로, 제 1j 도에 도시된 것처럼, 금속막(13)이 소정 패턴을 가지는 게이트 전극(13)을 형성하기 위하여 마스크로서 제3레지스트층(14)을 사용하여 적절한 에칭법에 의하여 선택적으로 에칭된다.
이 게이트 전극(13)은 단면에서 보이는 것처럼 T형 모양을 가지며 이것은 축소화에 기인한 게이트 저항의 증가를 방지한다.
상기 언급된 과정에 따라, 게이트 길이는 더미게이트의 자기정합 시스템에 의하여 한정되고 활성영역과 고립영역은 오옴전극의 자기정합 시스템에 의하여 한정되어 MESFET를 제조할 수 있다.
[실시예 2]
제 2a 내지 2j 도는 활성영역을 한정하기 위한 원소 고립(영역)이 메사 에칭법의 활용에 의하여 형성되는 본 발명에 따른 MESFET의 제조공정을 설명하기 위한 개략 단면도이다.
원소고립방법이 다른 것을 제외하면 실시예 1에서와 같은 과정으로 시행되었고 실시예 1에서와 같은 부재번호가 사용된다.
제 2a 와 2b 도는 상기 언급된 제 1a 와 제 1b 도에 해당하고, 더미게이트(2)와 오옴 전극(4a, 4b)은 반-절연 화합물 반도체 기판(1a)과 에피택셜(활성) 층(1b)을 포함하는 반도체 기판(1)상에 형성된다.
제 2c 도에 도시된 것처럼, 레지스트층(5)이 보유되며 마스크로서 사용되고, 반도체 기판(1)은 원소고립영역(공간)(21)을 형성하기 위하여 반-절연기판(1a)이 노출될 때까지 에칭된다.
더미게이트(2)와 오옴전극(4a, 4b)의 아래에서 에피택셜층(1b)의 잔류부는 메사형 활성영역이고 그것은 다른 활성영역과 고립된다.
제 2d 도에 도시된 것처럼, 레지스트층(5)의 제거후에, 절연(Si3N4)막이 전표면에 걸쳐 형성되고 그후 레지스트층(8)이 코팅법에 의하여 절연막상에 형성된다.
제 2e 도에 도시된 것처럼, 레지스트층(8), 더미게이트(2)와 그위의 절연막부가 아르곤(Ar) 밀링과 같은 오버월 에칭법에 의하여 일정하게 에칭된다.
오옴전극(4a, 4b)상의 절연막(7)의 표면이 노출될 때, 제 1e 도에 도시된 것처럼 절연막(7)과 함께 표면을 편평하게 하기 위하여 에칭이 정지된다.
잔류 레지스트층(8)은 그후에 제거된다.
다음에, 제 2f 도에 도시된 것처럼, 밑변보다 더욱 긴 윗변을 가지는 역 사다리꼴 단면모양과 2개의 역경사를 가지는 구멍(11)을 형성하기 위하여 더미게이트(2)만이 에칭에 의하여 제거되어 반도체 기판(1)의 표면이 구멍에서 부분적으로 노출된다
절연막(7)의 제2절연물질(Si3N4)과는 다른 제3절연물질(SiO2)이 제 2g 도에 도시된 것처럼 CVD법에 의하여 구멍(11)의 내부를 포하마염 그위에 걸쳐 침전되어 절연층(12)을 형성한다.
절연(SiO2)층은 제 2h 도에 도시된 것처럼, 기판(1)의 표면이 구멍(11)에서 노출될 때까지 이방성 건식에칭법에 의하여 에칭되고, 결과적으로, 절연(Si3N4) 막(7)의 표면이 노출되고 절연(SiO2) 층(12)의 측벽(12a)가 게이트 구멍(11g)을 형성하기 위하여 구멍(11)의 역 경사상에 형성된다.
측벽부(12a)에 의하여 둘러싸인 반도체 기판(1)의 부분적 표면이 게이트 구멍(11g)에서 노출되고, 이 노출표면의 폭이 제 1h 도에 도시된 것과 유사하게 게이트 길이에 해당한다.
다음에, 제 2i 도에 도시된 것처럼, 게이트 금속(Aℓ)은 진공침전법에 의하여 게이트 구멍(11g)을 채우기 위하여 전 표면상에 침전되어 금속막(13)을 형성한다. 그후에, 종래의 리소그래피법에 따라, 레지스트가 침전되고 현상후에 제3레지스트층(14)을 형성하기 위하여 게이트 전극 패턴을 가지는 제3포토마스크를 통하여 시행된다.
마지막으로, 제 2j 도에 도시된 것처럼, 소정패턴을 가지는 게이트 전극(13a)을 형성하기 위하여 마스크로서 제3레지스트층(14)을 사용하는 적합한 에칭법에 의하여 선택적으로 에칭된다. 상기 언급된 과정에 따라, 실시예 1의 경우와 유사한 방법으로, 게이트 길이는 더미게이트의 자기정합 시스템에 의하여 한정될 수 있으며 고립영역은 오옴전극의 자기정합 시스템에 의하여 한정될 수 있으며 그것에 의하여 MESFET를 제조한다.
상기에서 기술된 것처럼, 본 발명에 따라, 반도체 장치의 개별원소들(MESFET)이 자기정합 방식으로 형성되며 사용되는 마스크의 수(즉, 리소그래피 마스크 단계의 수)가 감소될 수 있으며 서브미크론 크기의 게이트를 가지는 원소들이 상대적으로 큰 마스크 패턴의 사용에도 불구하고 얻어질 수 있다.
(예를들어 사용되는 마스크가 1㎛의 폭을 가지는 더미게이트 패턴을 가지며, 측벽부의 두께는 40nm로 조절되어 0.2㎛의 게이트 길이가 얻어질 수 있다). 리소그래피 공정에 의한 크기 한정후, 측벽부의 두께는 게이트 길이를 더 조절하기 위하여 제어될 수 있으며 개별 MESFET와 그것의 IC의 성능과 용적 제어능력의 개량의 기여할 수 있다.
본 발명이 상기 언급된 실시예에 한정되지 않으며 많은 변형이 본 발명의 범위를 벗어남이 없이 기술분야에 속하는 자에게 가능하다는 것이 명백할 것이다.
예를들어 제 3 도에 도시된 리세스 게이트형 FET가 게이트 구멍의 형성의 단계(g)(제 1h 도)후에 그리고 게이트 전극의 형성의 단계(h)전에 거기에 리세스를 형성하기 위하여 노출된 구멍을 에칭하는 단계를 추가함으로써 제조될 수 있다.
더욱이, 제 4a 내지 4g 도에 도시된 것처럼, 반도체 장치의 상호접촉층과 미세 접촉홀의 형성에 본 발명을 활용하는 것도 가능하다.
이 경우에, 반도체 장치는 바이폴라 트랜지스터, 실리콘 또는 화합물 반도체를 사용함으로써 제조되는 MESFET뿐만 아니라, 금속-절연체-반도체(MIS)FET도 포함한다.
예를들어, 제 4a 도에 도시된 것처럼, 더미접촉홀부용 절연물질(예, Si3N4)이 (하부)금속층(또는 실리콘 단결정질 기판)(31)의 전표면에 걸쳐 침전된다.
접촉홀 모양을 가지는 레지스트 마스크(도시되지 않음)가 절연층상에 형성된다. 절연층은 사다리꼴 단면과 약 70도의 예각을 가지며 2개의 정상 경사를 가지는 더미접촉홀부(32)를 형성하기 위하여 선택적으로 그리고 등방적으로 애칭된다. 제 4b 도에 도시된 것처럼, 레지스트 마스크의 제거후, 제2절연물질(SiO2)이 절연층(33)을 형성하기 위하여 전표면상에 침전되고 더미접촉홀부(32)를 커버하기 위하여 형성된다.
다른 레지스트층(도시되지 않음)이 절연층(32)상에 형성된다.
그래서, 제 4c 도에 도시된 것처럼, 레지스트층과 더미접촉홀부(32)의 상부가 오버월 에칭법(예, 아르곤 밀링법)에 의하여 일정하게 에칭되고 이러한 에칭은 더미접촉홀부(32)의 노출표면과 절연층(33)이 편형한 표면을 형성하는 결과로서 절연층(33)의 편평부가 나타날 때 정지된다.
역사다리꼴 단면모양과 2개의 역경사를 가지는 구멍(미리형성된 접촉홀(34)을 형성하기 위하여 제 4d 도에 도시된 것처럼 잔류 더미접촉홀부(32)만이 적절한 에칭에 의하여 제거된다.
다음에, 제 4e 도에 도시된 것처럼, 제3절연(SiO2) 층(35)이 구멍(34)의 내부를 포함하여 전표면상에 형성된다.
절연층(35)은 제 4f 도에 도시된 것처럼, 소정의 접촉홀(36)을 형성하기 위하여 구멍(34)의 역 경사상에 측벽부(잔류)(35A)를 남겨놓기 위하여 적합한 건식 에칭에 의하여 이방적으로 에칭된다.
그래서, 더미접촉부(32)의 용적과 측벽부(35A)의 두께에 따라 접촉홀(36)의 크기가 한정(제어)된다.
그래서, 접촉홀(36)을 더욱 미세하게 만드는 것이 가능하다.
다음에, 제 4g 도에 도시된 것처럼, 상호접속(금속) 층(37)이 종래공정에 따라 접촉홀(36)내에 그리고 절연층(33)상에 형성된다.
Claims (7)
- (a)반도체 기판상에 제1절연물질을 포함하며 2개의 정상 경사를 가지는 사다리골 더미게이트를 형성하는 단계 ; (b)상기 반도체 기판상에 상기 더미게이트와 접촉하는 오옴전극을 선택적으로 형성하는 단계 ; (c)전표면에 걸쳐, 상기 제1절연물질과는 다른 제2절연물질의 절연막을 형성하는 단계 ; (d)잔류 더미게이트와 절연막으로 구성되는 편평부를 만들기 위하여 상기 더미게이트를 제거하는 단계 ; (e)2개의 역경사를 가지는 구멍을 형성하기 위하여 상기 더미게이트를 제거하는 단계 ; (f)게이트 구멍을 형성하기 위하여 상기 구멍의 역사상에 제3절연물질의 측벽부를 형성하는 단계 ; 및 (g)상기 게이트 구멍을 채움으로써 게이트전극을 형성하는 단계를 포함하는 반도체장치의 제조방법.
- 제 1 항에 있어서, 상기 정상 경사는 75 내지 60도의 예각을 가지는 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 원소고립영역이 이온주입공정에 의하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 원소고립영역이 상기 더미게이트와 오옴전극으로 덮혀지지 않은 상기 반도체 기판을 선택적으로 에칭함으로써 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 반도체 기판이 반-절연 화합물 기판과 그위에 에피택셜하게 성장된 화합물 반도체 활성층으로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 반도체 장치가 금속-반도체 전계효과 트랜지스터인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 측벽부 형성단계가 상기 구멍을 포함하는 전체 표면상에 제3절연물질의 막을 형성하는 단계 및 그후에 상기 측벽부만을 남기기 위하여 상기 제3절연물질막을 이방적으로 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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