JPH0328816B2 - - Google Patents
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- JPH0328816B2 JPH0328816B2 JP12724082A JP12724082A JPH0328816B2 JP H0328816 B2 JPH0328816 B2 JP H0328816B2 JP 12724082 A JP12724082 A JP 12724082A JP 12724082 A JP12724082 A JP 12724082A JP H0328816 B2 JPH0328816 B2 JP H0328816B2
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- compound semiconductor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- General Physics & Mathematics (AREA)
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- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、例えばGa−As−属
化合物半導体を用いたシヨツトキバリアゲート形
電界効果トランジタ、或いは同様のPB接合ゲー
ト形電界効果トランジスタ等を得る場合に適用し
てすぐれたた特性を有するこの種半導体装置を確
実に得ることができるようにするものである。
化合物半導体を用いたシヨツトキバリアゲート形
電界効果トランジタ、或いは同様のPB接合ゲー
ト形電界効果トランジスタ等を得る場合に適用し
てすぐれたた特性を有するこの種半導体装置を確
実に得ることができるようにするものである。
従来の化合物半導体による電界効果トランジス
タ（FET）は、例えば第１図に示すようにGa−
As等の｛100｝結晶面に切り出した基板１上に、
例えばＮ形のGa−As化合物半導体層２を動作層
としてエピタキシヤル成長し、この動作層２上に
例えばこの動作層２に対してシヨツトキバリア３
を形成しうる金属、ゲート電極例えば白金Ptよ
りなるゲート電極４を被着し、又これを挾んでそ
の両側にソース電極５及びドレイン電極６をオー
ミツクに被着してなる。
タ（FET）は、例えば第１図に示すようにGa−
As等の｛100｝結晶面に切り出した基板１上に、
例えばＮ形のGa−As化合物半導体層２を動作層
としてエピタキシヤル成長し、この動作層２上に
例えばこの動作層２に対してシヨツトキバリア３
を形成しうる金属、ゲート電極例えば白金Ptよ
りなるゲート電極４を被着し、又これを挾んでそ
の両側にソース電極５及びドレイン電極６をオー
ミツクに被着してなる。
このような構造による場合、その高周波特性は
ゲート容量とソース及びゲート間抵抗とで主とし
て決まるため、これらの低減化のためにゲート電
極４をできるだけ幅狭とし、又ソース及びドレイ
ン電極５及び６間の間隔をできるだけ小さくする
など微細加工を必要とする。しかしながらこの場
合、その加工精度上に限界があつて充分すぐれた
高周波特性が得難い。又、ソース及びゲート間抵
抗を低減化させる手段としても、種々の方法がと
られており、例えば第２図に示すように動作層２
のゲート電極(4)が被着される部分をエツチングに
よつて肉薄にし他部のソース及びドレイン領域と
なる部分を肉厚として、ここにおける広がり抵抗
を低減化するなどの構造が採られる。或いは第３
図に示すように、ソース及びドレイン領域を、イ
オン注入法等によつて高い濃度に不純物をドーピ
ングして例えばＮ形の高濃度領域を形成する等の
方法が知られている。
ゲート容量とソース及びゲート間抵抗とで主とし
て決まるため、これらの低減化のためにゲート電
極４をできるだけ幅狭とし、又ソース及びドレイ
ン電極５及び６間の間隔をできるだけ小さくする
など微細加工を必要とする。しかしながらこの場
合、その加工精度上に限界があつて充分すぐれた
高周波特性が得難い。又、ソース及びゲート間抵
抗を低減化させる手段としても、種々の方法がと
られており、例えば第２図に示すように動作層２
のゲート電極(4)が被着される部分をエツチングに
よつて肉薄にし他部のソース及びドレイン領域と
なる部分を肉厚として、ここにおける広がり抵抗
を低減化するなどの構造が採られる。或いは第３
図に示すように、ソース及びドレイン領域を、イ
オン注入法等によつて高い濃度に不純物をドーピ
ングして例えばＮ形の高濃度領域を形成する等の
方法が知られている。
しかしながらいずれの場合においても、その製
造方法が煩雑で、例えば第２図の構造によるもの
においては、動作層２に対するエツチング溝の深
さの寸法形状にばらつきが生じやすく、均一な特
性を有するFETを再現性よく得難いという欠点
がある。又、第３図の構造による場合、例えば選
択的イオン注入の工程を必要としてその作業性が
著しく低下する。
造方法が煩雑で、例えば第２図の構造によるもの
においては、動作層２に対するエツチング溝の深
さの寸法形状にばらつきが生じやすく、均一な特
性を有するFETを再現性よく得難いという欠点
がある。又、第３図の構造による場合、例えば選
択的イオン注入の工程を必要としてその作業性が
著しく低下する。
本発明においては、このような欠点を解消する
ことができ、簡単な方法によつて安定で高周波特
性にすぐれたFET等の半導体装置を得ることの
できる半導体装置の製法を提供するものである。
ことができ、簡単な方法によつて安定で高周波特
性にすぐれたFET等の半導体装置を得ることの
できる半導体装置の製法を提供するものである。
即ち、本発明においては、化合物半導体の熱分
解気相成長法、特にMOCVD（Metal Organic
Chemical Vapor Deposit）法による場合、凹凸
構造のある基板上への結晶成長の特異現象を利用
して目的とする半導体装置を得るものである。即
ち、MOCVD法では、化合物半導体基板上に形
成した凹凸構造を崩さず、又これに露出した
｛111｝Ｂ結晶面に対する半導体層の成長は、他の
面よりその成長速度が数十分の一以下程度にも低
く、しかもこの｛111｝Ｂ面が、他の結晶面と隣
接して表面に露呈する場合｛111｝Ｂ結晶面のみ
の場合においては、これの上に多結晶半導体層の
成長が生じるも、この｛111｝Ｂ結晶面が狭い範
囲において露出し、その近傍に他の結晶面が存在
するとき他の結晶面の成長に伴つて｛111｝Ｂ面
にも単結晶が成長堆積され、且つこの｛111｝Ｂ
面上の単結晶成長層、即ちエキタピシヤル成長層
が鏡面を形成するという現象を利用する。
解気相成長法、特にMOCVD（Metal Organic
Chemical Vapor Deposit）法による場合、凹凸
構造のある基板上への結晶成長の特異現象を利用
して目的とする半導体装置を得るものである。即
ち、MOCVD法では、化合物半導体基板上に形
成した凹凸構造を崩さず、又これに露出した
｛111｝Ｂ結晶面に対する半導体層の成長は、他の
面よりその成長速度が数十分の一以下程度にも低
く、しかもこの｛111｝Ｂ面が、他の結晶面と隣
接して表面に露呈する場合｛111｝Ｂ結晶面のみ
の場合においては、これの上に多結晶半導体層の
成長が生じるも、この｛111｝Ｂ結晶面が狭い範
囲において露出し、その近傍に他の結晶面が存在
するとき他の結晶面の成長に伴つて｛111｝Ｂ面
にも単結晶が成長堆積され、且つこの｛111｝Ｂ
面上の単結晶成長層、即ちエキタピシヤル成長層
が鏡面を形成するという現象を利用する。
第４図を参照して本発明をGa−As等の化合物
半導体によるシヨツトキバリヤゲート形FETを
得る場合に適用する一例を説明する。
半導体によるシヨツトキバリヤゲート形FETを
得る場合に適用する一例を説明する。
この場合、高比抵抗即ち半絶縁性のGa−As等
の単結晶化合物半導体基板１１を設ける。この基
板１１は、その一主面１１ａが、｛100｝結晶面に
切り出されてなる。そしてこの基板１１の主面１
１ａに臨んで溝１２を形成する。この溝１２は例
えばエツチングレジストとなるフオトレジスト、
例えばAZ−1350（商品名）を塗布し、これに露光
現像処理を施して、所要の幅を有する窓を穿設
し、この窓を通じてGa−As基板１１に対してエ
ツチングに異方性を有するエツチング液、例えば
H3PO4：H2O2：H2Oが１：10：10の液によつて
エツチングを行う。この場合、溝１２の例えば基
板１１の面１１ａ側における幅を2μｍに選定し、
深さを1μｍ程度に選定するとき、その両側面に
は｛111｝Ａ結晶面が生じて底面の幅が3μｍの断
面台形状の溝が形成される。
の単結晶化合物半導体基板１１を設ける。この基
板１１は、その一主面１１ａが、｛100｝結晶面に
切り出されてなる。そしてこの基板１１の主面１
１ａに臨んで溝１２を形成する。この溝１２は例
えばエツチングレジストとなるフオトレジスト、
例えばAZ−1350（商品名）を塗布し、これに露光
現像処理を施して、所要の幅を有する窓を穿設
し、この窓を通じてGa−As基板１１に対してエ
ツチングに異方性を有するエツチング液、例えば
H3PO4：H2O2：H2Oが１：10：10の液によつて
エツチングを行う。この場合、溝１２の例えば基
板１１の面１１ａ側における幅を2μｍに選定し、
深さを1μｍ程度に選定するとき、その両側面に
は｛111｝Ａ結晶面が生じて底面の幅が3μｍの断
面台形状の溝が形成される。
次に、このように溝１２が形成された基板１１
の主面１１ａ上に溝１２内を含んで化合物半導体
例えばGa−Asの高比抵抗、例えば半絶縁性の化
合物半導体層よりなるバツフア層１３を
MOCVD法、即ち、アルシン、トリメチルガリ
ウムの混合ガスによる熱分解によつて被着し、続
いてこれと連続してＮ形の不純物ガスを送りつつ
同様なMOCVDによるGa−As化合物半導体の動
作層１４を成長させる。この動作層１４の形成
は、MOCVDによつて溝１２内を含んで上述し
たように基板１１上にバツフア層１３を成長して
いくとき、この層１３に、溝１２の両側に対応す
る位置から｛111｝Ｂ面が発生した時点以後にお
いて、送り込むガス中にＮ形の不純物の添加をな
してＮ形の動作層１４の成長に切り換えることに
よつて生成する。即ち、溝１２内にバツフア層１
３をMOCVDによつてエピタキシヤル成長させ
て行くとき｛111｝Ｂ面の成長速度が他に比して
遅いために溝１２内に成長されていくバツフア層
１３にはある時点で｛111｝Ｂ面の斜面１３ａが
発生してくる。そしてこのような｛111｝Ｂ結晶
面よりなる斜面が発生した時点より後に前述した
ようにＮ形の不純物ガスの供給を行つて続いてエ
ピタキシヤル成長をなすことによつて動作層１４
を形成する。この場合、動作層１４の、基板１１
の｛100｝面を有する主面１１ａ上と溝１２内の
｛100｝結晶面を有する底面１２ａ上と、バツフア
層１３を介して、夫々｛100｝結晶面として受け
継がれて成長された平坦部１４Ａは、１１１Ｂ面
としてバツフア層１３を介して成長される部分１
４Ｂに比し、その成長速度が早いので部分１４Ａ
及び１４Ｂの各厚さtA及びtBは、tA≫tBとなる。
の主面１１ａ上に溝１２内を含んで化合物半導体
例えばGa−Asの高比抵抗、例えば半絶縁性の化
合物半導体層よりなるバツフア層１３を
MOCVD法、即ち、アルシン、トリメチルガリ
ウムの混合ガスによる熱分解によつて被着し、続
いてこれと連続してＮ形の不純物ガスを送りつつ
同様なMOCVDによるGa−As化合物半導体の動
作層１４を成長させる。この動作層１４の形成
は、MOCVDによつて溝１２内を含んで上述し
たように基板１１上にバツフア層１３を成長して
いくとき、この層１３に、溝１２の両側に対応す
る位置から｛111｝Ｂ面が発生した時点以後にお
いて、送り込むガス中にＮ形の不純物の添加をな
してＮ形の動作層１４の成長に切り換えることに
よつて生成する。即ち、溝１２内にバツフア層１
３をMOCVDによつてエピタキシヤル成長させ
て行くとき｛111｝Ｂ面の成長速度が他に比して
遅いために溝１２内に成長されていくバツフア層
１３にはある時点で｛111｝Ｂ面の斜面１３ａが
発生してくる。そしてこのような｛111｝Ｂ結晶
面よりなる斜面が発生した時点より後に前述した
ようにＮ形の不純物ガスの供給を行つて続いてエ
ピタキシヤル成長をなすことによつて動作層１４
を形成する。この場合、動作層１４の、基板１１
の｛100｝面を有する主面１１ａ上と溝１２内の
｛100｝結晶面を有する底面１２ａ上と、バツフア
層１３を介して、夫々｛100｝結晶面として受け
継がれて成長された平坦部１４Ａは、１１１Ｂ面
としてバツフア層１３を介して成長される部分１
４Ｂに比し、その成長速度が早いので部分１４Ａ
及び１４Ｂの各厚さtA及びtBは、tA≫tBとなる。
本発明においてはこの厚さの小なる部分１４Ｂ
上にこの化合物半導体例えばGa−Asに対してシ
ヨツトキバリヤを形成し得る金属例えばPtより
なるゲート電極１５を被着しここをゲート部とな
し、それを挾んでその両側の厚さの大なる部分１
４Ａをソース及びドレイン領域としてここに夫々
ドレイン電極１６及びソース電極１７をオーミツ
クに被着して目的とするシヨツトキゲート形
FETを得ることができる。
上にこの化合物半導体例えばGa−Asに対してシ
ヨツトキバリヤを形成し得る金属例えばPtより
なるゲート電極１５を被着しここをゲート部とな
し、それを挾んでその両側の厚さの大なる部分１
４Ａをソース及びドレイン領域としてここに夫々
ドレイン電極１６及びソース電極１７をオーミツ
クに被着して目的とするシヨツトキゲート形
FETを得ることができる。
このような本発明方法によつて得た半導体装置
この例においてはGa−Asシヨツトキバリヤゲー
ト形FETによれば、ソース及びドレインとなる
部分は厚さの大なる動作層１４Ａによつて形成さ
れるので、その広がり抵抗を充分小さくすること
ができる。例えば、この動作層１４のソース及び
ドレインを形成する大なる厚さの部分１４Ａの厚
さを例えば1μｍとしても、｛111｝Ｂ面として形
成される部分１４Ｂにおいては数百Å程度の厚さ
にとどめ得るものであり、又その斜面の幅に相当
するゲート長も1μｍ以下にとどめることができ
るのでチヤンネル長の縮減化も図ることができ高
周波特性の良いFETを容易に得ることができる。
この例においてはGa−Asシヨツトキバリヤゲー
ト形FETによれば、ソース及びドレインとなる
部分は厚さの大なる動作層１４Ａによつて形成さ
れるので、その広がり抵抗を充分小さくすること
ができる。例えば、この動作層１４のソース及び
ドレインを形成する大なる厚さの部分１４Ａの厚
さを例えば1μｍとしても、｛111｝Ｂ面として形
成される部分１４Ｂにおいては数百Å程度の厚さ
にとどめ得るものであり、又その斜面の幅に相当
するゲート長も1μｍ以下にとどめることができ
るのでチヤンネル長の縮減化も図ることができ高
周波特性の良いFETを容易に得ることができる。
本発明製法によるときは、基板１１に溝１２を
形成し置くものであるが、これには予め｛111｝
Ｂ結晶面が存在するように第５図中符号２７を付
した破線で示すように、予め｛111｝Ｂ面が存在
する溝形状となすこともできるが、このような
｛111｝Ｂ面が生じていない溝となす場合において
も、バツフア層１３をエピタキシヤル成長して行
くときに、前述したように自然発生的に｛111｝
Ｂ面結晶面よりなる斜面１３ａが生じてくる。し
たがつてその後動作層１４を形成し、その厚さを
制御すれば高精度に部分１４Ａと１４Ｂの厚さの
設定ができ、再現性良く均一で優れた特性を有す
る目的とするFETを得ることができる。
形成し置くものであるが、これには予め｛111｝
Ｂ結晶面が存在するように第５図中符号２７を付
した破線で示すように、予め｛111｝Ｂ面が存在
する溝形状となすこともできるが、このような
｛111｝Ｂ面が生じていない溝となす場合において
も、バツフア層１３をエピタキシヤル成長して行
くときに、前述したように自然発生的に｛111｝
Ｂ面結晶面よりなる斜面１３ａが生じてくる。し
たがつてその後動作層１４を形成し、その厚さを
制御すれば高精度に部分１４Ａと１４Ｂの厚さの
設定ができ、再現性良く均一で優れた特性を有す
る目的とするFETを得ることができる。
尚、上述した例においては、ゲート部を形成す
る部分が斜面として生じるようにした場合である
が、例えば第５図に示すように、Ga−As化合物
半導体基板１１として｛111｝Ｂ面に切り出され
た、即ちその主面が｛111｝Ｂ結晶面を有する基
板となしてその主面のソース及びドレインに対応
する部分に、｛111｝Ｂ主面を有する部分の幅Ｗが
例えば1μｍ程度となるようにその両側に数μｍ
の幅を有し、深さ1μｍ程度の溝１８及び１９を
エツチングして、この溝１８及び１９間に｛111｝
Ｂ結晶面が臨む主面１１ａを残して置き、その後
例えばＮ形の化合物半導体よりなる動作層１４を
前述したと同様のMOCVD法によつて形成する
こともできる。この場合においても溝１８及び１
９には、｛111｝Ｂ結晶面以外の面が臨んでいるこ
とによつて、ここにおけるエピタキシヤル成長速
度が早いためにここにおいてこの溝１８及び１９
を埋め込むように厚い動作層部分１４Ａが形成さ
れるも、これらの間の主面１１ａの｛111｝Ｂ結
晶面が臨む部分においては薄いエピタキシヤル層
部分１４Ｂが生じる。従つてこの部分１４Ｂ上に
前述したと同様にシヨツトキバリヤを形成するゲ
ート電極１５を被着し、溝１８及び１９上の部分
１４Ａにそれぞれソース電極１７及び１６をオー
ミツクスに被着することによつて同様に動作層１
４の厚さの大なる部分１４Ａ間の距離、従つてソ
ース及びドレイン間の距離が例えば1μｍを有し、
ソース及びドレイン領域にあつて広がり抵抗の小
さい即ちソース及びドレイン間抵抗の小さい
FETを得ることができる。
る部分が斜面として生じるようにした場合である
が、例えば第５図に示すように、Ga−As化合物
半導体基板１１として｛111｝Ｂ面に切り出され
た、即ちその主面が｛111｝Ｂ結晶面を有する基
板となしてその主面のソース及びドレインに対応
する部分に、｛111｝Ｂ主面を有する部分の幅Ｗが
例えば1μｍ程度となるようにその両側に数μｍ
の幅を有し、深さ1μｍ程度の溝１８及び１９を
エツチングして、この溝１８及び１９間に｛111｝
Ｂ結晶面が臨む主面１１ａを残して置き、その後
例えばＮ形の化合物半導体よりなる動作層１４を
前述したと同様のMOCVD法によつて形成する
こともできる。この場合においても溝１８及び１
９には、｛111｝Ｂ結晶面以外の面が臨んでいるこ
とによつて、ここにおけるエピタキシヤル成長速
度が早いためにここにおいてこの溝１８及び１９
を埋め込むように厚い動作層部分１４Ａが形成さ
れるも、これらの間の主面１１ａの｛111｝Ｂ結
晶面が臨む部分においては薄いエピタキシヤル層
部分１４Ｂが生じる。従つてこの部分１４Ｂ上に
前述したと同様にシヨツトキバリヤを形成するゲ
ート電極１５を被着し、溝１８及び１９上の部分
１４Ａにそれぞれソース電極１７及び１６をオー
ミツクスに被着することによつて同様に動作層１
４の厚さの大なる部分１４Ａ間の距離、従つてソ
ース及びドレイン間の距離が例えば1μｍを有し、
ソース及びドレイン領域にあつて広がり抵抗の小
さい即ちソース及びドレイン間抵抗の小さい
FETを得ることができる。
又、ある場合は第５図に示すように、部分１４
Ａの両側をエツチングするメサエツチングを行つ
てソース及びドレイン電極１７及び１６をそれぞ
れメサの周面に渡つてオーミツクに被着する構成
とすることもできる。
Ａの両側をエツチングするメサエツチングを行つ
てソース及びドレイン電極１７及び１６をそれぞ
れメサの周面に渡つてオーミツクに被着する構成
とすることもできる。
上述したように本発明製法においては、動作層
のエピタキシヤル成長前において一部に｛111｝
Ｂ結晶面が存在し、これに隣接して他の結晶面が
存在するような形状となし置くことによつて、そ
の後これら結晶面上に形成した動作層１４とし
て、｛111｝Ｂ結晶面として成長した部分において
は薄く、他部においては厚い動作層を形成するも
のであつて、このようにすることによつて前述し
たようにチヤンネル長を充分小さくでき、しかも
ソース及びドレイン間抵抗の縮減化を図ることが
できた高周波特性の良いFETを得ることができ
るのである。
のエピタキシヤル成長前において一部に｛111｝
Ｂ結晶面が存在し、これに隣接して他の結晶面が
存在するような形状となし置くことによつて、そ
の後これら結晶面上に形成した動作層１４とし
て、｛111｝Ｂ結晶面として成長した部分において
は薄く、他部においては厚い動作層を形成するも
のであつて、このようにすることによつて前述し
たようにチヤンネル長を充分小さくでき、しかも
ソース及びドレイン間抵抗の縮減化を図ることが
できた高周波特性の良いFETを得ることができ
るのである。
尚上述した例においては、本発明をシヨツトキ
バリヤゲート形FETに適用した場合であるが、
PN接合によるゲートを有するFETを初めとして
各種半導体装置においてその動作層が優れた結晶
性を有しこれが厚さの大なる部分及び小なる部分
との両者を具備することが望まれる各種半導体装
置を得る場合に本発明を適用して同様の効果を奏
せしめ得ることは明らかであろう。
バリヤゲート形FETに適用した場合であるが、
PN接合によるゲートを有するFETを初めとして
各種半導体装置においてその動作層が優れた結晶
性を有しこれが厚さの大なる部分及び小なる部分
との両者を具備することが望まれる各種半導体装
置を得る場合に本発明を適用して同様の効果を奏
せしめ得ることは明らかであろう。
第１図〜第３図はそれぞれ従来の電界効果トラ
ンジスタの略線的断面図、第４図〜第６図はそれ
ぞれ本発明製法によつて得た電界効果トランジス
タの略線的断面図である。 １１は化合物半導体基板、１４は動作層、１４
Ａはその厚さの大なる部分、１４Ｂは厚さの小な
る部分、１５はゲート電極、１６及び１７はドレ
イン及びソース電極である。
ンジスタの略線的断面図、第４図〜第６図はそれ
ぞれ本発明製法によつて得た電界効果トランジス
タの略線的断面図である。 １１は化合物半導体基板、１４は動作層、１４
Ａはその厚さの大なる部分、１４Ｂは厚さの小な
る部分、１５はゲート電極、１６及び１７はドレ
イン及びソース電極である。
Claims (1)
- 【特許請求の範囲】 １ 化合物半導体基板の表面に凹凸部を形成して
｛111｝Ｂ結晶面と他の結晶面とが隣接して現われ
るようにする工程と、 その後上記化合物半導体基板の表面に化合物半
導体の熱分解気相成長を行つて｛111｝Ｂ結晶面
における結晶成長速度が上記他の隣接する結晶面
に比して格段に小さいことによつて該｛111｝Ｂ
結晶面に、他の隣接する結晶面に比して薄い単結
晶成長層を形成する工程を有する半導体装置の製
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12724082A JPS5918678A (ja) | 1982-07-21 | 1982-07-21 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12724082A JPS5918678A (ja) | 1982-07-21 | 1982-07-21 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5918678A JPS5918678A (ja) | 1984-01-31 |
| JPH0328816B2 true JPH0328816B2 (ja) | 1991-04-22 |
Family
ID=14955176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12724082A Granted JPS5918678A (ja) | 1982-07-21 | 1982-07-21 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5918678A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6278881A (ja) * | 1985-09-30 | 1987-04-11 | Sharp Corp | 半導体装置 |
| JPH0758780B2 (ja) * | 1985-11-20 | 1995-06-21 | 富士通株式会社 | 半導体装置 |
| JPS6482676A (en) * | 1987-09-25 | 1989-03-28 | Nec Corp | Iii-v compound semiconductor field-effect transistor and manufacture thereof |
| JPH07105497B2 (ja) * | 1990-01-31 | 1995-11-13 | 新技術事業団 | 半導体デバイス及びその製造方法 |
| JP5012886B2 (ja) * | 2009-12-25 | 2012-08-29 | 株式会社デンソー | 半導体装置およびその製造方法 |
| US8772786B2 (en) * | 2012-07-13 | 2014-07-08 | Raytheon Company | Gallium nitride devices having low ohmic contact resistance |
-
1982
- 1982-07-21 JP JP12724082A patent/JPS5918678A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5918678A (ja) | 1984-01-31 |
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