JPH02281753A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 第２の半導体基板の下面に選択的に素子又は素子の一部
が設けられ、これに位置合せして第２の半導体基板の上
面に選択的に素子又は素子の一部が設けられ、一方策１
の半導体基板の上面には容量の一部を構成する不純物領
域が設けられ、且つ前記第２の半導体基板が絶縁膜を介
して第１の半導体基板上に貼り合せられる構造に形成さ
れているなめ、三階層に素子を形成できることによる高
集積化を、シリコン基板による島状ＳＯＩで素子を形成
できることによる高速化、ノイズ耐性の強１ヒ、ラッチ
アップ耐性の強化等の高性能化を、エビ層を使用するこ
となくパーティカル素子を形成できることによる高機能
化を可能とした半導体装置。

［産業上の利用分野］ 本発明はＭＩＳ及びバイポーラ型半導体装置に（系り、
特に、高集積な容量を必要とする半導体集積回路の形成
を可能とした半導体装置に関する９従来、高集積な容量
を必要とする半導体集積回路においては、容量用絶縁膜
の薄膜化が一般におこなわれているが、極めて薄膜化さ
れた今日、絶縁膜の耐圧、リーク特性等の物性面から限
界が近すきつつあり、さらなる薄膜化は難しい。又、ト
レンチ型容量あるいは素子領域上のスタック型容量を使
用する方法では、比較的小面積で容量を形成できるが、
精度及びノイズ特性上の問題があり、アナログ回路では
使用が難しい。精度がよく、ノイズの影響を受けにくい
容量を形成するなめ、素子形成領域を避は不活性のフィ
ールド領域上に形成することから、極めて大面積が必要
とされ、他の素子（トランジスタ、抵抗等）に比較し、
容量部が著しく大きくなり、高集積化への妨げになると
いう問題が顕著になってきている。そこで、精度がよく
、ノイズに強く、高集積な容量を形成できる手段が要望
されている。

［従来の技術］ 第５図は従来の半導体装置の模式側断面図であり、デジ
タル・アナログ混載Ｃ−ＭＯ３型半導体装置を示してい
る。５１はｎ−型シリコン（Ｓｉ）基板、５２ａはデジ
タル部ｐ−型ウエル領域、５２ｂはアナログ部ｐ−型ウ
エル領域、５３はｐ型チャネルストッパー領域、５４は
ｎ型チャネルストッパー領域、５５はフィールド酸化膜
、５６ａ、５６ｂはｎ十型ソーストレイン領域、５６ｃ
はｎ十型基板コンタクト領域（図示せず）　、５７ａ、
５７１）はｐ十型ソースドレイン領域、５７ｃはデジタ
ル部ｐ十型ウェルコンタクト領域、５７ｄはアナログ部
ｐ十型ウェルコンタクト領域、５８はゲート酸化膜、５
９はゲート電極、６０は容量下層電極、６１は容量用絶
縁膜、６２は容量上層電極、６３はｐ型高抵抗領域、６
４はｐ十型高抵抗コンタクト領域、６５はブロック用酸
化膜、６６は燐珪酸ガラス（ＰＳＧ）膜、６７はＡ１配
線を示している９同図においては、ｎ−型シリコン（Ｓ
ｉ）基板５１を使用し、選択的にデジタル部ｐ−型ウエ
ル領域５２ａ、アナログ部ｐ−型ウエル領域５２ｂを分
けて設け、それぞれにＮチャネルトランジスタを形成し
、ｎ−型シリコン（Ｓｉ）基板５１にデジタル及びアナ
ログＰチャネルトランジスタ、ｐ壁高抵抗領域６３を形
成しており、又、素子が形成されていないフィールド酸
化膜上に二つの導電体（６０，６２＞間に絶縁膜６１を
挟んだ容量を形成している。まず同−ｎ−型シリコン（
Ｓｉ）基板５１にＣ−ＭＯＳを形成しているため、ラッ
チアップ耐性に難がある９次に異なるｐ−型ウェル領域
（５２ａ、５２ｂ　）によりデジタルグランドとアナロ
ググランドを分けているなめ、一応アナログ回路部では
デジタル回路部で発生するノイズの影響を受けにくい回
路構成をとってはいるが、両ｐ−型ウエル領域（５２ａ
、５２ｂ　）共同−ｎ−型シリコン（Ｓｉ）基板５１上
に形成されているため完全なノイズ改良にはなっていな
い。又、グランドをｐ−型ウェル領域として形成するた
めｎ−型シリコン（Ｓｉ）基板を使用することが必要で
、低濃度のｐ−型シリコン（Ｓｉ）基板を使用すること
ができないため高速化に難がある。さらに、演算増幅器
、パワーオンリセッ１〜回路等の形成に必要な容量部は
素子が設けられていないフィールド酸ｆヒ膜上に形成さ
れ、アナログスイッチ、デジタルアナログ変換器等の形
成に必要な高抵抗領域は別の活性領域に形成されている
ため集積度が上がっていない９ ［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、従来例に示される
ように、デジタル回路部で発生するノイズの影響を受け
ないアナログ回路の形成ができなかったこと、ラッチア
ップ耐性を強化したデジタル・アナログ混載集積回路の
形成ができなかったこと、低濃度ｐ−型シリコン（Ｓｉ
）基板使用による高速なデジタル・アナログ混載集積回
路の形成ができなかったこと及び高集積な容量と高抵抗
を共存させた集積回路の形成ができなかったことである
。

［問題点を解決するための手段］ 上記問題点は、第１の半導体基板の上面に素子又は素子
の一部が形成され、及び第２の半導体基板の上面及び下
面に素子又は素子の一部が形成され、且つ前記第１の半
導体基板上に絶縁膜を介して前記第２の半導体基板か貼
り合せられている本発明の半導体装置によって解決され
る。

［牛　用］ 即ち本発明の半導体装置においては、第２の半導体基板
の下面に選択的に素子又は素子の一部（アナログ回路形
成用の高抵抗の不純物領域等）が設けられ、これに位置
合せして第２の半導体基板の上面に選択的に素子又は素
子の一部（トランジスタ等）が設けられ、一方策１の半
導体基板の上面には容量の一部を構成する不純物領域（
ＰＮ接合容量等）が設けられ、且つ前記第２の半導体基
板が絶縁膜を介して第１の半導体基板上に貼り合せられ
る構造に形成されている。したがって、シリコン基板に
よる島状ＳＯＩで素子を形成できるため、デジタル回路
とアナログ回路を容易に分離できることによりデジタル
回路で発生するノイズの影響を受けないアナログ回路を
構成すること及びラッチアップ耐性を強化したデジタル
・アナログ混載集積回路の形成が可能である。又、アナ
ログ回路構成に必要とされる容量及び高抵抗をトランジ
スタ下に三階層に形成できることにより高集積化が可能
がである。さらにトランジスタ等を低濃度のシリコン基
板にＳＯＩで形成できることにより高速化及び高信頼性
をも可能にすることができる。即ち、極めて高性能、高
信頼且つ高集積な半導体集積回路の形成を可能とした半
導体装置を得ることができる。

［実施例］ 以下本発明を、図示実施例により具体的に説明する。第
１図は本発明の半導体装置における第１の実施例の模式
側断面図、第２図は本発明の半導体装置における第２の
実施例の模式側断面図、第３図は本発明の半導体装置に
おける第３の実施例の模式側断面図、第４図（ａ）〜（
「）は本発明の半導体装置における製造方法の一実施例
の工程断面図である。

全図を通じ同一対象物は同一符号で示す。

第１図はｐ型シリコン基板を用いた際の本発明の半導体
装置における第１の実施例の模式側断面図で、■は１０
１５ｃｍ−３程度のｐ−型第１のシリコン（Ｓｉ）基板
、２は１０　　ｃｍ　　程度のｎ十型不純物領域、３は
ＩＰｍ程度の酸化膜、４は１０　　ｃｍ　　程度のｐ−
型第２のシリコ’、ｙ　（Ｓｉ　）基板、５は１０１６
ｃｍ−３程度のｎ−型ウェル領域、６ａ、６ｂはトレン
チ埋め込み酸化膜、７は１０　　ｃｍ　　程度のｐ壁高
抵抗領域、８は１０２０Ｃ「３程度のｐ十型高抵抗コン
タク１へ領域、９は１０１８ｃｍ−３程度のｎ型高抵抗
領域、１０は１０２０ｃｍ−３程度のｎ十型高抵抗コン
タクト領域、１１はエツチングストッパー膜（酸化膜）
、１２はｌｏｏ　ｎｍ程度のコンタクト用導電膜、１３
は１０　　ｃｍ　　程度のｎ十型ソーストレイン領域、
１４は１０２０ｃｍ−３程度のｐ十型ソースドレイン領
域、１５は２０ｎｍ程度のゲート酸化膜、１６は３００
　ｎｍ程度のゲート電極、１７は側壁゛絶縁膜（化学気
相成長酸化膜）、１８は埋め込み導電膜（選択化学気相
成長タングステンＷＡ）　、１９は５ｏｎ−程度のブロ
ック用酸化膜、２０は０゜８２程度の燐珪酸ガラス（Ｐ
ＳＧ）膜、２１はＩＰＤＩ程度のＡ１配線を示す９ 同図において、上面にｎ十型不純物領域２が設けられた
ｐ−型第１のシリコン（Ｓｉ）基板１上に酸化膜３を介
してｐ−型第２のシリコン（Ｓｉ）基板４か貼り合せら
れている。ｐ−型第２のシリコン（Ｓｉ）基板４には選
択的に素子領域を分離するトレンチが設けられており、
一部のトレンチはｐ−型第１のシリコン（Ｓｉ）基板１
上面に設けられたｎ＋型不純物領域２をセルファライン
に分離している、すべてのトレンチはトレンチ埋め込み
酸化Ｍ（６ａ、６ｂ　）により埋め込まれ平坦に形成さ
れている。ｐ−型第２のシリコン（Ｓｉ）基板４上面の
分離確定された素子領域にはそれぞれデジタル部及びア
ナログ部のＮチャネルトランジスタが形成され、又、ｐ
−型第２のシリコン（Ｓｉ）基板４上面に設けられたｎ
−型ウェル領域５の分離確定された素子領域にはそれぞ
れデジタル部及びアナログ部のＰチャネルトランジスタ
が形成されている。ｐ−型第２のシリコン（Ｓｉ）基板
４下面の分離確定された素子領域にはｎ型高抵抗領域９
が、又、ｐ−型筒２のシリコン（Ｓｉ）基板４下面に設
けられたｎ−型ウェル領域５の分離確定された素子領域
にはｐ型高抵抗領域７が形成されている９ｎ型高抵抗頗
域９及びｐ壁高抵抗領域７下には酸化Ｒ３で絶縁された
ｎ十型不純物領域２とｐ−型筒１のシリコン（Ｓｉ）基
板１との間にＰＮ接合からなる容量が形成されている。

（ここでｐ−型筒１のシリコン（Ｓｉ）基板１の上面に
設けられたｎ十型不純物領域２、ｐ−型筒２のシリコン
（Ｓｉ）基板４下面に設けられたｎ型高抵抗領域９及び
ｐ−型筒２のシリコン（Ｓｉ）基板４下面に設けられた
ｎ−型ウェル領域５に形成されたｐ型高抵抗領域への接
続は本発明者により出願されている受付番号１−３１９
０２の接続技術を使用している。）したがって、シリコ
ン基板による島状ＳＯＩで素子を形成できるため、デジ
タル回路とアナログ回路を容易に分離できることにより
デジタル回路で発生するノイズの影響を受けないアナロ
グ回路を構成すること及びラッチアップ耐性を強化した
デジタル・アナログ混載集積回路の形成が可能である９
又、アナログ回路構成に必要とされる容量及び高抵抗を
トランジスタ下に三階層に形成できることにより高集積
化が可能がである。さらにトランジスタ等を低濃度のシ
リコン基板にＳＯＩで形成できることにより高速化及び
高信頼性をも可能にすることができる。なお上記実施例
においては、第２のシリコン（Ｓｉ）基板下面に設けた
高抵抗領域への接続を形成する際、シリコン（Ｓｉ）基
板エツチング用のストッパー膜（酸化膜）及びコンタク
ト用導電膜（タングステンシリサイド膜）を設けている
が、ｐ十型高抵抗コンタクト領域内でシリコン（Ｓｉ）
基板のエツチングを精度よく終了できれば、前記エツチ
ングストッパー膜（酸化膜）及びコンタクト用導電膜（
タングステンシリサイド膜）は省略してもさしつかえな
い。

第２図は本発明の半導体装置における第２の実施例の模
式側断面図を示している９１〜４．６ａ、６ｂ、１１．
１２．１１〜２１は第１図と同じ物を、２２はｎ十型埋
め込み層、２３はｎ−型コレクタ領域、２４はｐ型ベー
ス領域、２５はｐ十型ベースコンタクト領域、２６はｎ
十型エミッタ領域を示している。

同図においては、バイポーラ型のアナログ・デジタル混
載半導体集積回路を示しており、第１図同様島状ＳＯＩ
に形成されたｐ−型筒２のシリコン（Ｓｉ）基板４の下
面にｎ−型コレクタ領域２３、ｎ十型埋め込み層２２及
びコンタクト用導電Ｍ（タングステンシリサイド膜）１
２が設けられ、上面にはｐ型ベース領域２４、ｐ十型ベ
ースコンタクト領域２５、ｎ十型エミッタ領域２６が設
けられてバイポーラトランジスタを形成している９又、
ｐ−型筒１のシリコン（Ｓｉ）基板１の上面にはＰＮ接
合からなる容量を形成している。ここでコンタクト用導
電膜（タングステンシリサイド膜）１２及びＰＮ接合を
形成するｎ十型不純物領域２への接続は第１の実施例と
同じ選択化学気相成長タングステン膜を使用した技術を
利用している。こうして第１の実施例同様の効果を持つ
バイポーラ型のアナログ・デジタル混載半導体集積回路
が形成できる。

第３図は本発明の半導体装置における第３の実施例の模
式側断面図を示している。１．４．１５．１７〜２１は
第１図と同じ物を、２７はセルプレート電極（ｎ十型不
純物領域）、２８はキャパシタ絶縁膜、２９は電荷蓄積
電極（ｎ十型不純物領域）、３０はビットライン（ｎ十
型不純物領域）、３１はワードラインを示している。

同図においては、１１〜ランジスタ、１キヤパシタ型の
ＤＲＡＭのセルの要部を示している。ｐ−型筒２のシリ
コン（Ｓｉ）基板４の上面にはワードライン３１、ｎ十
型不純物ビットライン３０、セルノードを示すｎ十型不
純物領域が設けられ、下面には選択的にｎ十型不純物領
域が設けられ、ｐ−型筒２のシリコン（Ｓｉ）基板４に
設けられたトレンチの側壁に形成されたｎ＋型不純物領
域により上下面のｎ十型不純物領域が接続され電荷蓄積
電極２９を形成している。又、ｐ−型筒１のシリコン（
Ｓｉ）基板１の上面にはｎ十型不純物領域よりなるセル
プレート電極２１が形成されており、キャパシタ絶縁９
２ｇを介してｐ−型筒２のシリコン（Ｓｉ）基板４の下
面に貼り合せられている。前記セルプレート電極２７へ
の接続は第１の実施例と同じ選択化学気相成長タングス
テン膜を使用した技術を利用している。上記実施例では
ｐ−型箱２のシリコン（Ｓｉ）基板４の下面にまでキャ
パシタを形成できるため容量を大幅に増大させることが
でき、α線ソフトエラー耐性の改善及び高集積化が可能
となる。

本発明の半導体装置における第２のシリコン（Ｓｉ）基
板の下面に形成する素子又は素子の一部と上面に形成す
る素子又は素子の一部との位置合せは下記のように形成
した位置合せパターンを使用しておこなわれる９まず第
２のシリコン（Ｓｉ）基板の下面に深さ６ｐｍ程度のト
レンチを設け、このトレンチに位置合せして下面の素子
又は素子の一部を形成し、次いで前記トレンチを絶縁膜
で埋め込み、次いで第２のシリコン（Ｓｉ）基板を絶縁
膜を介して第１のシリコン（Ｓｉ）基板に貼り合せ、次
いで第２のシリコン（Ｓｉ）基板を５／Ｊｍ程度に研削
し、次いで第２のシリコン（Ｓｉ）基板の上面から絶縁
膜のエツチングをおこなえば下面に設けたトレンチがセ
ルファラインで上面に形成できるので、この位置合せパ
ターンを使用して上面の素子又は素子の一部を形成すれ
ば、上面の素子又は素子の一部を下面の素子又は素子の
一部に直接位置合せすることが可能となる。又、第２の
シリコン（Ｓｉ）基板の上下面に形成する素子又は素子
の一部と第１のシリコン（Ｓｉ）基板の上面に形成する
素子又は素子の一部との直接位置合せは可能ではないの
で、シリコン（Ｓｉ）基板貼り合せ前に、第１のシリコ
ン（Ｓｉ）基板の上面に選択的に素子又は素子の一部を
形成することはできない。

次いで本発明に係る半導体装置の製造方法の一実施例に
ついて第４図（ａ）〜（［）及び第１図を参照して説明
する。（ただし位置合せパターンに関する記述は省略す
る。） 第４図（ａ） ｐ−型箱１のシリコン（Ｓｉ）基板１の上面に砒素をイ
オン注入してｎ十型不純物領域２を形成する。次いで酸
化膜３を成長させる。

第４図（１）） 次いでｐ−型箱２のシリコン（Ｓｉ）基板４の下面に通
常のフォトリソグラフィー技術を利用し、レジストをマ
スク層として、第１のドーズ量の砒素をイオン注入して
ｎ型高抵抗領域９を、第２のドーズ量の砒素をイオン注
入してｎ十型高抵抗コンタクト領域１０を、第１のドー
ズ量の硼素をイオン注入してｐ壁高抵抗領域７を、第２
のドーズ量の硼素をイオン注入してｐ十型高抵抗コンタ
クト領域８をそれぞれ選択的に形成する９　（二種の高
抵抗領域を設ける必要がない場合はいずれか一方を形成
すればよい。）次いでエツチングストッパー膜となる酸
化膜１１を形成する。次いで通常のフォトリソグラフィ
ー技術を利用し、前記酸化膜１１に選択的に開孔を形成
する９次いでタングステンシリサイド膜を成長する。次
いで通常のフォトリソグラフィー技術を利用し、前記タ
ングステンシリサイド膜をパターニングしコンタクト用
導電膜１２を形成する。（ただし上下面を反対にした図
を示している。） 第４図（Ｃ） 次いでｐ−型箱２のシリコン（Ｓｉ）基板４の下面をｐ
−型箱１のシリコン（Ｓｉ）基板１上面に約１１００℃
、Ｎ２雰囲気で約２時間のアニールにより貼り合せる。

次いでｐ−型箱２のシリコン（Ｓｉ）基板４を研削し約
５／Ａｌ１１程度にする。

第４図（ｄ） 次いで酸化膜、窒化膜を順次成長させる。（図示せず９
この両膜はトレンチに酸化膜を埋め込む際のストッパー
膜となる。）次いで通常のフォトリソグラフィー技術を
利用し、まずｐ−型箱２のシリコン（Ｓｉ）基板４の一
部に第１の素子分離領域を形成するために、窒化膜、酸
化膜、ｐ−型箱２のシリコン（Ｓｉ）基板４を開孔し第
１のトレンチを形成する。次いで前記第１のトレンチに
酸ｆヒ膜６ａを埋め込む９次いでｐ−型箱２のシリコン
（Ｓｉ）基板４の一部に第２の素子分離領域及びｐ−型
箱１のシリコン（Ｓｉ）基板１に素子分離領域を形成す
るために、窒化膜、酸化膜、ｐ−型箱２のシリコン（Ｓ
ｉ）基板４、エツチングストッパー膜（酸化膜）１１、
酸化Ｍ３、ｐ−型筒１のシリコン（Ｓｉ）基板１を開孔
し第２のトレンチを形成する９次いで前記第２のトレン
チに酸化膜６ｂを埋め込む。ここではｐ−型筒２のシリ
コン（Ｓｌ）基板に形成する素子分離領域は第１のトレ
ンチと第２のトレンチの両方により形成されている。（
ただしｐ−型筒２のシリコン（Ｓｉ）基板４に形成する
素子分離領域とｐ型筒１のシリコン（Ｓｉ）基板１に形
成する素子分離領域が同一である場合はトレンチ形成を
２回に分ける必要はない。）次いで通常のフォトリソグ
ラフィー技術を利用し、レジスト及びトレンチ埋め込み
酸化膜（６ａ、６ｂ）をマスク層として、燐をイオン注
入してｎ−型ウェル領域５を選択的に形成する。

第４図（ｅ） 次いで通常のフォトリソグラフィー技術を利用し、接続
を取りないｎ十型不純物領域２上の窒化膜、酸化膜、ｐ
−型筒２のシリコン（Ｓｌ）基板４（ｎ−型ウェル領域
５も含む）、エツチングストッパー膜（酸化膜）１１、
酸化膜３にｎ十型不純物領域２を露出する開孔を形成す
る９次いで化学気相成長酸化膜を成長させ、異方性ドラ
イエツチングをおこない前記開孔の側壁にのみ化学気相
成長酸化Ｂ！Ａ１７を残す。次いで選択化学気相成長タ
ングステン膜１８を成長させ残された前記開孔を埋め込
みｎ十型不純物領域２への接続を形成する。同様にコン
タクト用導電Ｍ（タングステンシリサイド膜）１２への
接続を形成する９次いで窒化膜、酸化膜をエツチング除
去する。

第４図（［） 次いでゲート酸化膜１５、多結晶シリコン膜を順次成長
させる９次いで通常のフォトリソグラフィー技術を利用
し、多結晶シリコン膜をパターニングしゲート電極１６
を形成する。次いで通常のフォトリソグラフィー技術を
利用し、レジスト、ゲート電極１６及びトレンチ埋め込
み酸化膜（６ａ、６ｂ）をマスク層として、砒素をイオ
ン注入してｎ十型ソースドレイン領域１３を、硼素をイ
オン注入してｐ十型ソースドレイン領域１４を、それぞ
れ選択的に形成する９ 第１図 次いでブロック用酸化膜１９、燐珪酸ガラス（ＰＳＧ）
膜２０を順次成長させる。次いで通常の技法を適用する
ことにより電極コンタクト窓の形成、ＡＩ配線２１の形
成等をおこない半導体装置を完成する９以上実施例に示
したように、本発明の半導体装置によれば、シリコン基
板による島状ＳＯＩで素子を形成できるため、デジタル
回路とアナログ回路を容易に分離できることによりデジ
タル回路で発生するノイズの影響を受けないアナログ回
路を構成すること及びラッチアップ耐性を強化したデジ
タル・アナログ混載集積回路の形成が可能である。又、
アナログ回路構成に必要とされる容量及び高抵抗をトラ
ンジスタ下に三階層に形成できることにより高集積化が
可能である９さらにトランジスタ等を低濃度のシリコン
基板にＳＯＩで形成できることにより高速化及び高信頼
性をも可能にすることができる。

［発明の効果］ 以上説明のように本発明によれば、ＭＩＳ及びバイポー
ラ型半導体装置において、絶縁膜を介して第１の半導体
基板の上面及び第２の半導体基板の上下面に素子及び素
子の一部が設けられる構造に形成できるため、三階層に
素子を形成できることによる高集積化を、シリコン基板
による島状ＳＯ■で素子を形成できることによる高速化
、ノイズ耐性の強化、ラッチアップ耐性の強化等の高性
能化を、エビ層を使用することなくパーティカル素子を
形成できることによる高機能化を可能にすることができ
る。即ち、極めて高性能、高機能、高信顆且つ高集積を
併せ持つ半導体集積回路を得ることができる。

【図面の簡単な説明】

第１図は本発明の半導体装置における第１の実施例の模
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図は本発明の半導体装置における第３の実施例の模
式側断面図、 第４図（ａ）〜（「）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第５図は従来の半導体装置の模式側断面図である 図において、 １はｐ−型筒１のシリコン（Ｓｉ）基板、２はｎ十型不
純物領域、 ３は酸化膜、 ４はｐ−型筒２のシリコン（Ｓｉ）基板、５はｎ−型ウ
ェル領域、 ６ａ、６ｂはトレンチ埋め込み酸化膜、７はｎ型高抵抗
領域、 ８はｐ十型高抵抗コンタクト領域、 ９はｎ型高抵抗領域、 １０はｎ十型高抵抗コンタクト領域、 １１はエツチングストッパー膜（酸化膜）、１２はコン
タクト用導電膜（タングステンシリサイド膜）、 １３はｎ十型ソーストレイン領域、 １４はｐ十型ソースドレイン領域、 １５はゲート酸化膜、 １６はゲート電極、 １７は側壁絶縁膜（化学気相成長酸化膜）、１８は埋め
込み導電膜（選択化学気相成長タングステン膜）、 １９はブロック用酸化膜、 ２０は燐珪酸ガラス（ＰＳＧ）膜、 ２１はＡ１配線、 ２２はｎ十型埋め込み層、 ２３はｎ−型コレクタ領域、 ２４はｐ型ベース領域、 ２５はｐ十型ベースコンタクト領域、 ２６はｎ十型エミッタ領域、 ２７はセルプレート電極（ｎ十型不純物領域）、２８は
キャパシタ絶縁膜、 ２９は電荷蓄積電極（ｎ十型不純物領域）、３０はビッ
トライン（ｎ十型不純物領域）。 ３１はワードラインを示す。

Claims (2)

【特許請求の範囲】
1. （１）第１の半導体基板の上面に素子又は素子の一部が
   形成され、及び第２の半導体基板の上面及び下面に素子
   又は素子の一部が形成され、且つ前記第１の半導体基板
   上に絶縁膜を介して前記第２の半導体基板が貼り合せら
   れていることを特徴とする半導体装置。
2. （２）前記第１の半導体基板の上面に形成された素子又
   は素子の一部及び前記第２の半導体基板の上面及び下面
   に形成された素子又は素子の一部への接続は、すべて前
   記第２の半導体基板の上面から設けられていることを特
   徴とする特許請求の範囲第１項記載の半導体装置。