JPH02262359A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02262359A JPH02262359A JP1084352A JP8435289A JPH02262359A JP H02262359 A JPH02262359 A JP H02262359A JP 1084352 A JP1084352 A JP 1084352A JP 8435289 A JP8435289 A JP 8435289A JP H02262359 A JPH02262359 A JP H02262359A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
下面に選択的に素子又は素子の一部が設けられ、且つこ
れに位置合せして上面に選択的に素子又は素子の一部が
設けられた第２の半導体基板が絶縁膜を介して第１の半
導体基板上に貼り合せられている構造に形成されるため
、エピタキシャル層を使用せずに第２の半導体基板の上
下面に素子が形成できることによる高集積化及びパーテ
ィカル素子の形成が可能となり、又、絶縁膜による素子
の島状分離を合せて、絶縁股上に簡単に素子が形成でき
、しかも、再結晶シリコンによらずシリコン基板に、い
わゆるＳＯＩ素子が形成できるため、素子特性の安定化
、接合容量の低減化による高速化及びＣ−ＭＯＳにおけ
るラッチアップの防止が可能となる。さらに、ＤＲＡＭ
を形成すればキャパシターを増大できることによるα線
ソフトエラーの改善も可能となる。即ち、極めて高性能
且つ高集積な半導体集積回路の形成を可能とした半導体
装置を提供する。
れに位置合せして上面に選択的に素子又は素子の一部が
設けられた第２の半導体基板が絶縁膜を介して第１の半
導体基板上に貼り合せられている構造に形成されるため
、エピタキシャル層を使用せずに第２の半導体基板の上
下面に素子が形成できることによる高集積化及びパーテ
ィカル素子の形成が可能となり、又、絶縁膜による素子
の島状分離を合せて、絶縁股上に簡単に素子が形成でき
、しかも、再結晶シリコンによらずシリコン基板に、い
わゆるＳＯＩ素子が形成できるため、素子特性の安定化
、接合容量の低減化による高速化及びＣ−ＭＯＳにおけ
るラッチアップの防止が可能となる。さらに、ＤＲＡＭ
を形成すればキャパシターを増大できることによるα線
ソフトエラーの改善も可能となる。即ち、極めて高性能
且つ高集積な半導体集積回路の形成を可能とした半導体
装置を提供する。
［産業上の利用分野］
本発明はバイポーラ及びＭＩＳ型半導体装置に係り、特
に、エピタキシャル層の不使用によるバ−ティカル素子
の形成、シリコン基板におけるＳＯＩ素子の形成等を実
現し、極めて高性能且つ高集積な半導体集積回路の形成
を可能とした半導体装置に関する。
に、エピタキシャル層の不使用によるバ−ティカル素子
の形成、シリコン基板におけるＳＯＩ素子の形成等を実
現し、極めて高性能且つ高集積な半導体集積回路の形成
を可能とした半導体装置に関する。
従来、パーティカル素子（主にバイポーラトランジスタ
、パーティカルＭＯ３）−ランジスタ等）形成において
は、半導体基板に埋め込み不純物層を設け、エピタキシ
ャル層を成長して形成していなが、この方法による形成
ではエピタキシャル層の成長により埋め込み不純物層中
の不純物がはいあかり、パーティカル方向の微細化が達
成できない９又、接合分離型により素子形成をおこなう
ため接合容量が大きく高速化に難がある。同時にＣ−Ｍ
ＯＳを形成する場合、ラッチアップ耐性の強化が難しい
という問題が顕著になってきている。
、パーティカルＭＯ３）−ランジスタ等）形成において
は、半導体基板に埋め込み不純物層を設け、エピタキシ
ャル層を成長して形成していなが、この方法による形成
ではエピタキシャル層の成長により埋め込み不純物層中
の不純物がはいあかり、パーティカル方向の微細化が達
成できない９又、接合分離型により素子形成をおこなう
ため接合容量が大きく高速化に難がある。同時にＣ−Ｍ
ＯＳを形成する場合、ラッチアップ耐性の強化が難しい
という問題が顕著になってきている。
そこで高性能且つ高集積な半導体集積回路を得るために
パーティカル素子のＳＯＩ形成を可能とする手段が要望
されている。
パーティカル素子のＳＯＩ形成を可能とする手段が要望
されている。
［従来の技術］
第６図は従来の半導体装置の模式側断面図であり、パイ
・Ｃ−ＭＯ５型半導体装置を示している。５１はｐ−一
部シリコン（Ｓｉ）基板、５２ａはバイポーラ部ｎ十型
埋め込み層、５２ｂはＭ ＯＳ Ｍｎ十型埋め込み層、
５３ｂはＭＯ３部ｐ十型埋め込み層、５４はｎ−型コレ
クタ領域、５５はｎ−型ウェル領域、５６はｐ−型ウェ
ル領域、５７はｐ型素子分離領域、５８はｎ型チャネル
ストッパー領域、５９はｎ型チャネルストッパー領域、
６０はｐ型ベース領域、６１はｎ十型ソースドレイン領
域、６２はｐ十型ソースドレイン領域、６３はｎ十型エ
ミッタ領域、６４はｐ＋型ベースコンタクト領域、６５
はｎ十型第１のコレクタコンタクト領域、６６はｎ十型
第２のコレクタコンタクト領域、６７はフィールド酸化
膜、６８はゲート酸化膜、６９はゲート電極、７０はブ
ロック用酸化膜、７１は燐珪酸ガラス（ＰＳＧ）膜、７
２はＡ１配線を示している。
・Ｃ−ＭＯ５型半導体装置を示している。５１はｐ−一
部シリコン（Ｓｉ）基板、５２ａはバイポーラ部ｎ十型
埋め込み層、５２ｂはＭ ＯＳ Ｍｎ十型埋め込み層、
５３ｂはＭＯ３部ｐ十型埋め込み層、５４はｎ−型コレ
クタ領域、５５はｎ−型ウェル領域、５６はｐ−型ウェ
ル領域、５７はｐ型素子分離領域、５８はｎ型チャネル
ストッパー領域、５９はｎ型チャネルストッパー領域、
６０はｐ型ベース領域、６１はｎ十型ソースドレイン領
域、６２はｐ十型ソースドレイン領域、６３はｎ十型エ
ミッタ領域、６４はｐ＋型ベースコンタクト領域、６５
はｎ十型第１のコレクタコンタクト領域、６６はｎ十型
第２のコレクタコンタクト領域、６７はフィールド酸化
膜、６８はゲート酸化膜、６９はゲート電極、７０はブ
ロック用酸化膜、７１は燐珪酸ガラス（ＰＳＧ）膜、７
２はＡ１配線を示している。
同図においては、ｐ−一部シリコン（Ｓｉ）基板５１に
選択的にバイポーラ部ｎ十型埋め込み層５２ａ、ＭＯ３
部ｎ十型埋め込み層５２ｂ 、ＭＯ３部ｐ十型埋め込み
層５３ｂが設けられ、次いでエピタキシャル層を成長さ
せて後、このエピタキシャル層にそれぞれの領域を設け
て、バイポーラトランジスタ、Ｎチャネルトランジスタ
及びＰチャネルトラン、ジスタを形成している。この場
合エピタキシャル層を使用するのはそれぞれの埋め込み
層（５２ａ、５２ｂ 、５３ｂ ）を形成するためであ
る。Ｍ２Ｓ部の埋め込み層（５２ｂ 、５３ｂ ）はラ
ッチアップ耐性の強化及びパーティカル方向のリーク改
善に役立つが、たとえこの領域がなくとも一応使用でき
る特性（領域を有するものよりやや特性は落ちる）を示
すＭＯＳトランジスタの形成は可能である。しかしバイ
ポーラ部の埋め込み層５２ａはコレクタ抵抗を低下させ
るために必要で、この領域がなければ満足な特性を示す
バイポーラトランジスタは形成できない。従来例の欠点
は、第一にはエピタキシャル層を使用しなければならな
いため工程が複雑で、素子特性の制御が難しい点である
。第二にはエピタキシャル層を成長するため埋め込み層
の不純物がはいあがり、パーティカル方向の微細化がで
きない点である。第三には接合分離型で素子を形成する
なめ、特にコレクタ接合容量の低減ができないので、高
速化が難しい点である。
選択的にバイポーラ部ｎ十型埋め込み層５２ａ、ＭＯ３
部ｎ十型埋め込み層５２ｂ 、ＭＯ３部ｐ十型埋め込み
層５３ｂが設けられ、次いでエピタキシャル層を成長さ
せて後、このエピタキシャル層にそれぞれの領域を設け
て、バイポーラトランジスタ、Ｎチャネルトランジスタ
及びＰチャネルトラン、ジスタを形成している。この場
合エピタキシャル層を使用するのはそれぞれの埋め込み
層（５２ａ、５２ｂ 、５３ｂ ）を形成するためであ
る。Ｍ２Ｓ部の埋め込み層（５２ｂ 、５３ｂ ）はラ
ッチアップ耐性の強化及びパーティカル方向のリーク改
善に役立つが、たとえこの領域がなくとも一応使用でき
る特性（領域を有するものよりやや特性は落ちる）を示
すＭＯＳトランジスタの形成は可能である。しかしバイ
ポーラ部の埋め込み層５２ａはコレクタ抵抗を低下させ
るために必要で、この領域がなければ満足な特性を示す
バイポーラトランジスタは形成できない。従来例の欠点
は、第一にはエピタキシャル層を使用しなければならな
いため工程が複雑で、素子特性の制御が難しい点である
。第二にはエピタキシャル層を成長するため埋め込み層
の不純物がはいあがり、パーティカル方向の微細化がで
きない点である。第三には接合分離型で素子を形成する
なめ、特にコレクタ接合容量の低減ができないので、高
速化が難しい点である。
「発明が解決しようとする問題点」
本発明が解決しようとする問題点は１、従来例に示され
るように、エピタキシャル層を使用しないパーティカル
素子の形成ができなかったこと、高集積なパーティカル
素子の形成ができなかったこと及びコレクタ接合容量を
低減した高速なパーティカル素子の形成ができなかった
ことである。
るように、エピタキシャル層を使用しないパーティカル
素子の形成ができなかったこと、高集積なパーティカル
素子の形成ができなかったこと及びコレクタ接合容量を
低減した高速なパーティカル素子の形成ができなかった
ことである。
［問題点を解決するための手段］
上記問題点は、第１の半導体基板上に絶縁膜を介して第
２の半導体基板が貼り合せられている半導体装置であっ
て、該第２の半導体基板の下面に選択的に形成された素
子又は素子の一部に従属して該第２の半導体基板の上面
に選択的に素子又は素子の一部が形成されている本発明
の半導体装置によって解決される。
２の半導体基板が貼り合せられている半導体装置であっ
て、該第２の半導体基板の下面に選択的に形成された素
子又は素子の一部に従属して該第２の半導体基板の上面
に選択的に素子又は素子の一部が形成されている本発明
の半導体装置によって解決される。
［作 用］
即ち本発明の半導体装置においては、下面に選択的に素
子又は素子の一部が設けられ、且つこれに位置合せして
上面に選択的に素子又は素子の一部が設けられた第２の
半導体基板が絶縁膜を介して第１の半導体基板上に貼り
合せられている構造に形成されている。したがって、エ
ピタキシャル層を使用せずに第２の半導体基板の上下面
に位置合せした素子又は素子の一部が形成されることに
よりラテラル及びパーティカル方向を微細化した半導体
装置、特にパーティカル素子の形成が可能となる。又、
絶縁膜による素子の島状分離を合せて、絶縁膜上のシリ
コン基板にＳＯＩ素子が形成できるため、素子特性の安
定化、接合容量の低減化による高速化及びＣ−ＭＯＳに
おけるラッチアップの防止が可能となる。さらに、ＤＲ
ＡＭを形成すればキャパシターを半導体基板の下面にま
で形成できることにより容量増大がはかれ、α線ソフト
エラーの改善及び高集積化も可能となる。即ち極めて高
性能且つ高集積な半導体集積回路を得ることができるよ
うになる。
子又は素子の一部が設けられ、且つこれに位置合せして
上面に選択的に素子又は素子の一部が設けられた第２の
半導体基板が絶縁膜を介して第１の半導体基板上に貼り
合せられている構造に形成されている。したがって、エ
ピタキシャル層を使用せずに第２の半導体基板の上下面
に位置合せした素子又は素子の一部が形成されることに
よりラテラル及びパーティカル方向を微細化した半導体
装置、特にパーティカル素子の形成が可能となる。又、
絶縁膜による素子の島状分離を合せて、絶縁膜上のシリ
コン基板にＳＯＩ素子が形成できるため、素子特性の安
定化、接合容量の低減化による高速化及びＣ−ＭＯＳに
おけるラッチアップの防止が可能となる。さらに、ＤＲ
ＡＭを形成すればキャパシターを半導体基板の下面にま
で形成できることにより容量増大がはかれ、α線ソフト
エラーの改善及び高集積化も可能となる。即ち極めて高
性能且つ高集積な半導体集積回路を得ることができるよ
うになる。
［実施例］
以下本発明を、図示実施例により具体的に説明する。第
１図は本発明の半導体装置における第１の実施例の模式
側断面図、第２図は本発明の半導体装置における第２の
実施例の模式側断面図、第３図は本発明の半導体装置に
おける第３の実施例の模式側断面図、第４図は本発明の
半導体装置における第４の実施例の模式側断面図、第５
図（ａ）〜（ｅ）は本発明の半導体装置における製造方
法の一実施例の工程断面図である。
１図は本発明の半導体装置における第１の実施例の模式
側断面図、第２図は本発明の半導体装置における第２の
実施例の模式側断面図、第３図は本発明の半導体装置に
おける第３の実施例の模式側断面図、第４図は本発明の
半導体装置における第４の実施例の模式側断面図、第５
図（ａ）〜（ｅ）は本発明の半導体装置における製造方
法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。
第１図はｐ型シリコン基板を用いた際の本発明の半導体
装置における第１の実施例の模式側断面図で、１は１０
、ｃｍ−３程度のｐ−型箱１のシリコン（Ｓｉ）基
板、２は１／Ａ１１程度の酸化膜、３は１０１６ｃｍ−
３程度のｐ−型箱２のシリコン（Ｓｉ）基板、４はトレ
ンチ埋め込み酸化膜、５ａはバイポーラ部ｎ十型埋め込
み層、５ｂはＭＯＳ部ｎ十型埋め込み層、６ｂはＭＯ８
部ｐ十型埋め込み層、７は１０ ｃｍ 程度のｎ−
型コレクタ領域、８は１０ ｃｍ 程度のｎ−型ウ
ェル領域、９は１０ Ｃ１ｍ 程度のｎ十型第１の
コレクタコンタクト領域、１０は１０ ｃｍ 程度
のｎ＋型第２のコレクタコンタクト領域、１１は１０
ｃｏ＋程度のｐ型ベース領域、１２は１０ ｃｒａ
程度のｎ＋型エミッタ領域、１３は１０２０Ｃ１−
３程度のｐ十型ベースコンタクト領域、１４ａ、１４ｂ
は１０ ｃｖａ−’程度のｎ十型ソースドレイン領域
、１５ａ、１５ｂは１０ ｃｍ程度のｐ十型ソースド
レイン領域、１６は２０１程度のゲート酸化膜、１７は
３００１程度のゲート電極、１８は５０１程度のブロッ
ク用酸化膜、１９は０．８．−１１１程度の燐珪酸ガラ
ス（ＰＳＧ）膜、２０は１／Ａｌ１１程度のＡ１配線を
示す。
装置における第１の実施例の模式側断面図で、１は１０
、ｃｍ−３程度のｐ−型箱１のシリコン（Ｓｉ）基
板、２は１／Ａ１１程度の酸化膜、３は１０１６ｃｍ−
３程度のｐ−型箱２のシリコン（Ｓｉ）基板、４はトレ
ンチ埋め込み酸化膜、５ａはバイポーラ部ｎ十型埋め込
み層、５ｂはＭＯＳ部ｎ十型埋め込み層、６ｂはＭＯ８
部ｐ十型埋め込み層、７は１０ ｃｍ 程度のｎ−
型コレクタ領域、８は１０ ｃｍ 程度のｎ−型ウ
ェル領域、９は１０ Ｃ１ｍ 程度のｎ十型第１の
コレクタコンタクト領域、１０は１０ ｃｍ 程度
のｎ＋型第２のコレクタコンタクト領域、１１は１０
ｃｏ＋程度のｐ型ベース領域、１２は１０ ｃｒａ
程度のｎ＋型エミッタ領域、１３は１０２０Ｃ１−
３程度のｐ十型ベースコンタクト領域、１４ａ、１４ｂ
は１０ ｃｖａ−’程度のｎ十型ソースドレイン領域
、１５ａ、１５ｂは１０ ｃｍ程度のｐ十型ソースド
レイン領域、１６は２０１程度のゲート酸化膜、１７は
３００１程度のゲート電極、１８は５０１程度のブロッ
ク用酸化膜、１９は０．８．−１１１程度の燐珪酸ガラ
ス（ＰＳＧ）膜、２０は１／Ａｌ１１程度のＡ１配線を
示す。
同図において、ｐ−型箱１のシリコン（Ｓｉ）基板１上
に酸化膜２を介してｐ−型箱２のシリコン（Ｓｉ）基板
３が貼り合せられている９ｐ−型箱２のシリコン（Ｓｉ
）基板３は酸化膜２に達するトレンチにより島状に分離
されており、前記トレンチはトレンチ埋め込み酸化膜４
により埋め込まれている、バイポーラ部の島状に分離さ
れたｐ−型箱２のシリコン（Ｓｉ）基板３においては、
下面にはｎ十型埋め込み層５ａが設けられ、前記ｎ十型
埋め込み層５ａ上にｎ−型コレクタ領域７、ｐ型ベース
領域１１が設けられており、上面にはｐ十型ベースコン
タクト領域１３．ｎ十型エミッタ領域１２及び第１、第
２のｎ十型コレクタコンタクト領域（９，１０）が設け
られてバイポーラトランジスタを形成している。一方、
ＭＯＳ部の島状に分離されたｐ−型箱２のシリコン（Ｓ
ｉ）基板３においては、Ｎチャネルトランジスタ部では
、下面にはｐ十型埋め込み層６ｂが設けられ、上面には
ゲート電極１７、ｎ十型ソースドレイン領域（１４ａ
、１４ｂ ）及び基板コンタクト領域（図示せず）が設
けられてＮチャネルトランジスタを形成し、Ｐチャネル
トランジスタ部では、下面にはｎ十型埋め込み層５ｂが
設けられ、前記ｎ十型埋め込み層５ｂ上はｎ−型ウェル
領域が設けられており、上面にはゲート電極１７、ｐ十
型ソースドレイン領域（１５ａ 、１５ｂ ）及び基板
コンタクト領域（図示せず）が設けられてＰチャネルト
ランジスタを形成している。したがって、エピタキシャ
ル層を使用せずに第２の半導体基板の上下面に微細なバ
イポーラトランジスタを形成できる。又、絶縁膜上のシ
リコン基板にＳＯＩのバイポーラトランジスタが形成で
きるためコレクタ接合容量の低減化による高速化が達成
できる。さらに絶縁膜上のシリコン基板にＳＯＩのＣ−
ＭＯＳトランジスタも形成できるなめ、素子特性の安定
化及びラッチアップの防止が可能となる。
に酸化膜２を介してｐ−型箱２のシリコン（Ｓｉ）基板
３が貼り合せられている９ｐ−型箱２のシリコン（Ｓｉ
）基板３は酸化膜２に達するトレンチにより島状に分離
されており、前記トレンチはトレンチ埋め込み酸化膜４
により埋め込まれている、バイポーラ部の島状に分離さ
れたｐ−型箱２のシリコン（Ｓｉ）基板３においては、
下面にはｎ十型埋め込み層５ａが設けられ、前記ｎ十型
埋め込み層５ａ上にｎ−型コレクタ領域７、ｐ型ベース
領域１１が設けられており、上面にはｐ十型ベースコン
タクト領域１３．ｎ十型エミッタ領域１２及び第１、第
２のｎ十型コレクタコンタクト領域（９，１０）が設け
られてバイポーラトランジスタを形成している。一方、
ＭＯＳ部の島状に分離されたｐ−型箱２のシリコン（Ｓ
ｉ）基板３においては、Ｎチャネルトランジスタ部では
、下面にはｐ十型埋め込み層６ｂが設けられ、上面には
ゲート電極１７、ｎ十型ソースドレイン領域（１４ａ
、１４ｂ ）及び基板コンタクト領域（図示せず）が設
けられてＮチャネルトランジスタを形成し、Ｐチャネル
トランジスタ部では、下面にはｎ十型埋め込み層５ｂが
設けられ、前記ｎ十型埋め込み層５ｂ上はｎ−型ウェル
領域が設けられており、上面にはゲート電極１７、ｐ十
型ソースドレイン領域（１５ａ 、１５ｂ ）及び基板
コンタクト領域（図示せず）が設けられてＰチャネルト
ランジスタを形成している。したがって、エピタキシャ
ル層を使用せずに第２の半導体基板の上下面に微細なバ
イポーラトランジスタを形成できる。又、絶縁膜上のシ
リコン基板にＳＯＩのバイポーラトランジスタが形成で
きるためコレクタ接合容量の低減化による高速化が達成
できる。さらに絶縁膜上のシリコン基板にＳＯＩのＣ−
ＭＯＳトランジスタも形成できるなめ、素子特性の安定
化及びラッチアップの防止が可能となる。
第２図は本発明の半導体装置における第２の実施例の模
式側断面図を示している９１．２．４．５ａ、７．１１
〜１３．１８〜２０は第１図と同じ物を、６ａはバイポ
ーラ部ｐ十型埋め込み層、２１は導電膜（タングステン
シリサイド膜）、２２はエツチングストッパー膜（酸化
膜）２３はｐ−型コレクタ領域、２４はｎ型ベース領域
、２５はｐ十型エミッタ領域、２６はｎ十型ベースコン
タクト領域、２７は側壁絶縁膜、２８は埋め込み導電膜
（選択化学気相成長タングステン膜〉を示している。
式側断面図を示している９１．２．４．５ａ、７．１１
〜１３．１８〜２０は第１図と同じ物を、６ａはバイポ
ーラ部ｐ十型埋め込み層、２１は導電膜（タングステン
シリサイド膜）、２２はエツチングストッパー膜（酸化
膜）２３はｐ−型コレクタ領域、２４はｎ型ベース領域
、２５はｐ十型エミッタ領域、２６はｎ十型ベースコン
タクト領域、２７は側壁絶縁膜、２８は埋め込み導電膜
（選択化学気相成長タングステン膜〉を示している。
同図においては、不純物拡散層によるコレクタコンタク
ト領域の形成を改善し、選択化学気相成長タングステン
膜２８によるコレクタコンタクト領域の形成をおこなっ
ていること、不純物理め込み層（５ａ、６ａ）下に導電
膜（タングステンシリサイド膜）２１を形成しているこ
と及びｎｐｎ型バイポーラトランジスタとｐｎｐ型バイ
ポーラトランジスタを共存形成していることが第１図と
の主な相違である。（ただしＭ２Ｓ部は同じであるため
省略している。）この改善により、不純物拡散層による
横方向の拡散が抑えられるので高集積化が可能である９
又、不純物理め込み層の一部及びコレクタコンタクト領
域に抵抗が低いタングステンシリサイド膜及び選択化学
気相成長タングステン膜を使用しコレクタ接続が形成で
きるのでより高速化が可能である。さらに、シリコン（
Ｓｉ）基板による島状のＳＯＩでシリコン（Ｓｉ）基板
の上下面を選択的に使用したバイポーラトランジスタが
形成できるので、従来技術ではできなかったｎｐｎ型バ
イポーラトランジスタとｐｎｐ型バイポーラトランジス
タの共存形成が可能であり、より汎用性のある半導体集
積回路の形成が可能となる。なお上記実施例においては
シリコン（Ｓｉ）基板エツチングのストッパーとして酸
化膜を形成しているが、不純物理め込み層又はタングス
テンシリサイド膜の一部を残すエツチングが精度よくで
きればこのエツチングストッパー膜は必ずしも必要では
ない。
ト領域の形成を改善し、選択化学気相成長タングステン
膜２８によるコレクタコンタクト領域の形成をおこなっ
ていること、不純物理め込み層（５ａ、６ａ）下に導電
膜（タングステンシリサイド膜）２１を形成しているこ
と及びｎｐｎ型バイポーラトランジスタとｐｎｐ型バイ
ポーラトランジスタを共存形成していることが第１図と
の主な相違である。（ただしＭ２Ｓ部は同じであるため
省略している。）この改善により、不純物拡散層による
横方向の拡散が抑えられるので高集積化が可能である９
又、不純物理め込み層の一部及びコレクタコンタクト領
域に抵抗が低いタングステンシリサイド膜及び選択化学
気相成長タングステン膜を使用しコレクタ接続が形成で
きるのでより高速化が可能である。さらに、シリコン（
Ｓｉ）基板による島状のＳＯＩでシリコン（Ｓｉ）基板
の上下面を選択的に使用したバイポーラトランジスタが
形成できるので、従来技術ではできなかったｎｐｎ型バ
イポーラトランジスタとｐｎｐ型バイポーラトランジス
タの共存形成が可能であり、より汎用性のある半導体集
積回路の形成が可能となる。なお上記実施例においては
シリコン（Ｓｉ）基板エツチングのストッパーとして酸
化膜を形成しているが、不純物理め込み層又はタングス
テンシリサイド膜の一部を残すエツチングが精度よくで
きればこのエツチングストッパー膜は必ずしも必要では
ない。
（上記実施例で使用した上下に重なる二導電領域を持つ
半導体装置における選択化学気相成長タングステン膜に
よる下層導電領域への接続技術は本発明者により受付番
号１−３１９０２で出願されている。） 第３図は本発明の半導体装置における第３の実施例の模
式側断面図を示している。１．２．４．１４ａ、１４ｂ
、１５ａ、１５ｂ、１６〜２２．２７．２８は第１．２
図と同じ物を、２９はｎ−型オフセット領域、３０はｐ
−型オフセット領域、３１はｐ型チャネル領域、３２は
ｎ型チャネル領域を示している。
半導体装置における選択化学気相成長タングステン膜に
よる下層導電領域への接続技術は本発明者により受付番
号１−３１９０２で出願されている。） 第３図は本発明の半導体装置における第３の実施例の模
式側断面図を示している。１．２．４．１４ａ、１４ｂ
、１５ａ、１５ｂ、１６〜２２．２７．２８は第１．２
図と同じ物を、２９はｎ−型オフセット領域、３０はｐ
−型オフセット領域、３１はｐ型チャネル領域、３２は
ｎ型チャネル領域を示している。
同図においては、パーティカルな高耐圧のＣ−ＭＯ３を
形成したものである。Ｎチャネルトランジスタ部は、第
２のシリコン（Ｓｉ）基板下面にｎ＋型トドレイン領域
１４ｂ前記ｎ十型ドレイン領域１４ｂ上にｎ−型オフセ
ット領域２９、前記ｎ十型ドレイン領域１４ｂ下に導電
膜（タングステンシリサイド膜）２１を設け、上面にゲ
ート電極１７、ｎ十型ソース領域１４ａ 、 ｐ型チャ
ネル領域３１及び基板コンタクト領域（図示せず）を設
けてＮチャネルトランジスタを形成している。一方、Ｐ
チャネルトランジスタ部は、第２のシリコン（Ｓｉ）基
板下面にｐ十型トレイン領域１５ｂ、前記ｐ十型ドレイ
ン領域１５ｂ上にｐ−型オフセット領域３０、前記ｐ十
型トレイン領域１５ｂ下に導電膜（タングステンシリサ
イドり２１を設け、上面にゲート電極１１、ｐ＋＋ソー
ス領域１５ａ 、 ｎ型チャネル領域３２及び基板コン
タクト領域（図示せず）を設けてＰチャネルトランジス
タを形成している。下面に形成されたｎ十型ドレイン領
域１４ｂ及びｐ十型ドレイン領域１５ｂへの接続は第２
の実施例と同じ選択化学気相成長タングステン膜を使用
した技術を利用している９この場合には、シリコン（Ｓ
ｉ）基板による島状のＳＯＩでシリコン（Ｓｉ）基板の
上下面を選択的に使用したパーティカルなＭＯＳ）ラン
ジスタが形成できるため、ラッチアップを防止し、特性
が安定した極めて高耐圧なＣ−ＭＯＳが形成できる。
形成したものである。Ｎチャネルトランジスタ部は、第
２のシリコン（Ｓｉ）基板下面にｎ＋型トドレイン領域
１４ｂ前記ｎ十型ドレイン領域１４ｂ上にｎ−型オフセ
ット領域２９、前記ｎ十型ドレイン領域１４ｂ下に導電
膜（タングステンシリサイド膜）２１を設け、上面にゲ
ート電極１７、ｎ十型ソース領域１４ａ 、 ｐ型チャ
ネル領域３１及び基板コンタクト領域（図示せず）を設
けてＮチャネルトランジスタを形成している。一方、Ｐ
チャネルトランジスタ部は、第２のシリコン（Ｓｉ）基
板下面にｐ十型トレイン領域１５ｂ、前記ｐ十型ドレイ
ン領域１５ｂ上にｐ−型オフセット領域３０、前記ｐ十
型トレイン領域１５ｂ下に導電膜（タングステンシリサ
イドり２１を設け、上面にゲート電極１１、ｐ＋＋ソー
ス領域１５ａ 、 ｎ型チャネル領域３２及び基板コン
タクト領域（図示せず）を設けてＰチャネルトランジス
タを形成している。下面に形成されたｎ十型ドレイン領
域１４ｂ及びｐ十型ドレイン領域１５ｂへの接続は第２
の実施例と同じ選択化学気相成長タングステン膜を使用
した技術を利用している９この場合には、シリコン（Ｓ
ｉ）基板による島状のＳＯＩでシリコン（Ｓｉ）基板の
上下面を選択的に使用したパーティカルなＭＯＳ）ラン
ジスタが形成できるため、ラッチアップを防止し、特性
が安定した極めて高耐圧なＣ−ＭＯＳが形成できる。
第４図は本発明の半導体装置における第４の実施例の模
式側断面図を示している９１〜３．１６．１８〜２０．
２７．２８は第１．２図と同じ物を、３３はセルプレー
ト電極、３４はキャパシタ絶縁膜、３５は電荷蓄積電極
、３６はビットライン、３７はワードラインを示してい
る。
式側断面図を示している９１〜３．１６．１８〜２０．
２７．２８は第１．２図と同じ物を、３３はセルプレー
ト電極、３４はキャパシタ絶縁膜、３５は電荷蓄積電極
、３６はビットライン、３７はワードラインを示してい
る。
同図においては、１トランジスタ、１キヤパシタ型のＤ
ＲＡＭのセルの要部を示している。ｐ型の第２のシリコ
ン（Ｓｉ）基板３の上面にはワードライン３７、ビット
ライン３６、電荷が蓄積するｎ＋型不純物領域が設けら
れ、下面には選択的にｎ＋型不純物領域が設けられ、ｐ
−型の第２のシリコン（Ｓｉ）基板３に形成されたトレ
ンチの側壁に設けられたｎ十型不純物領域により上下面
のｎ十型不純物領域が接続され電荷蓄積電極３５を形成
している。又、下面にはキャパシタ絶縁膜３４を介して
セルプレート電極３３が形成されており、前記セルプレ
ート電極３３への接続は第２の実施例と同じ選択化学気
相成長タングステン膜を使用した技術を利用している。
ＲＡＭのセルの要部を示している。ｐ型の第２のシリコ
ン（Ｓｉ）基板３の上面にはワードライン３７、ビット
ライン３６、電荷が蓄積するｎ＋型不純物領域が設けら
れ、下面には選択的にｎ＋型不純物領域が設けられ、ｐ
−型の第２のシリコン（Ｓｉ）基板３に形成されたトレ
ンチの側壁に設けられたｎ十型不純物領域により上下面
のｎ十型不純物領域が接続され電荷蓄積電極３５を形成
している。又、下面にはキャパシタ絶縁膜３４を介して
セルプレート電極３３が形成されており、前記セルプレ
ート電極３３への接続は第２の実施例と同じ選択化学気
相成長タングステン膜を使用した技術を利用している。
上記実施例ではｐ−型の第２のシリコン（Ｓｉ）基板３
の下面にまでキャパシタを形成できるなめ容量の大幅な
増大が可能で、α線ソフトエラー耐性の改善及び高集積
化が可能となる。
の下面にまでキャパシタを形成できるなめ容量の大幅な
増大が可能で、α線ソフトエラー耐性の改善及び高集積
化が可能となる。
本発明の半導体装置における下面に形成する素子又は素
子の一部と上面に形成する素子又は素子の一部との位置
合せは下記のように形成した位置合せパターンを使用し
ておこなわれる。まず第２のシリコン（Ｓｉ）基板の下
面に深さ６．ＩＬｍ程度のトレンチを設け、このトレン
チに位置合せして下面の素子又は素子の一部を形成し、
次いで前記トレンチを絶縁膜で埋め込み、次いで第２の
シリコン（Ｓｌ）基板を絶縁膜を介して第１のシリコン
（Ｓｉ）基板に貼り合せ、次いで第２のシリコン（Ｓｉ
）基板を５７−ｎｌ程度に研削し、次いで第２のシリコ
ン（Ｓｉ）基板の上面から露出した絶縁膜のエツチング
をおこなえば下面に設けたトレンチがセルファラインで
上面に形成できるので、この位置合せパターンを使用し
て上面の素子又は素子の一部を形成すれば、上面の素子
又は素子の一部を下面の素子又は素子の一部に直接位置
合せすることが可能となる。
子の一部と上面に形成する素子又は素子の一部との位置
合せは下記のように形成した位置合せパターンを使用し
ておこなわれる。まず第２のシリコン（Ｓｉ）基板の下
面に深さ６．ＩＬｍ程度のトレンチを設け、このトレン
チに位置合せして下面の素子又は素子の一部を形成し、
次いで前記トレンチを絶縁膜で埋め込み、次いで第２の
シリコン（Ｓｌ）基板を絶縁膜を介して第１のシリコン
（Ｓｉ）基板に貼り合せ、次いで第２のシリコン（Ｓｉ
）基板を５７−ｎｌ程度に研削し、次いで第２のシリコ
ン（Ｓｉ）基板の上面から露出した絶縁膜のエツチング
をおこなえば下面に設けたトレンチがセルファラインで
上面に形成できるので、この位置合せパターンを使用し
て上面の素子又は素子の一部を形成すれば、上面の素子
又は素子の一部を下面の素子又は素子の一部に直接位置
合せすることが可能となる。
次いで本発明に係る半導体装置の製造方法の一実施例に
ついて第５図（ａ）〜（ｅ）及び第１図を参照して説明
する。（ただし位置合せパターンに関する記述は省略す
る。） 第５図（ａ） ｐ−型箱２のシリコン（Ｓｉ）基板３の下面に通常のフ
ォトリソグラフィー技術を利用し、レジストをマスク層
として、砒素をイオン注入してバイポーラ部ｎ十型埋め
込み層５ａ、ＭＯ８部ｎ十型埋め込み層５ｂを、硼素を
イオン注入して、ＭＯ３部ｐ＋型埋め込み層６ｂをそれ
ぞれ選択的に形成する。
ついて第５図（ａ）〜（ｅ）及び第１図を参照して説明
する。（ただし位置合せパターンに関する記述は省略す
る。） 第５図（ａ） ｐ−型箱２のシリコン（Ｓｉ）基板３の下面に通常のフ
ォトリソグラフィー技術を利用し、レジストをマスク層
として、砒素をイオン注入してバイポーラ部ｎ十型埋め
込み層５ａ、ＭＯ８部ｎ十型埋め込み層５ｂを、硼素を
イオン注入して、ＭＯ３部ｐ＋型埋め込み層６ｂをそれ
ぞれ選択的に形成する。
（なだし上下面を反対にした図を示している。）第５図
（ｂ） 次いでｐ−型箱１のシリコン（Ｓｉ）基板１上に絶縁膜
２を介してｐ−型箱２のシリコン（Ｓｉ）基板３の下面
を貼り合せる。次いでｐ−型箱２のシリコン（Ｓｉ）基
板３を研削し、５Ｐｍ程度の厚さにする９第５図（Ｃ） 次いでｐ−型箱２のシリコン（Ｓｉ）基板３に選択的に
絶縁膜２に達するトレンチを形成する。次いで前記トレ
ンチをトレンチ埋め込み酸化膜４により埋め込む。次い
で通常のフォトリソグラフィー技術を利用し、レジスト
をマスク層として、第１のドーズ量の燐をイオン注入し
て、ｎ−型ウェル領域８を、第２のドーズ量の燐をイオ
ン注入して、ｎ−型コレクタ領域７を、第３のドーズ量
の燐をイオン注入して、ｎ十型第１のコレクタコンタク
ト領域９を、硼素をイオン注入して、ｐ型ベース領域１
１をそれぞれ選択的に形成する。（Ｎチャネルトランジ
スタ形成部にもｐ−型箱２のシリコン（Ｓｉ）基板３よ
りやや高濃度のｐ−型ウェル領域を形成してもよい。） 第５図（ｄ） 次いでゲート酸化膜１６、多結晶シリコン膜を順次成長
させる９次いで通常のフォトリングラフィ−技術を利用
し、多結晶シリコン膜をパターニングしてゲート電極１
７を形成する。
（ｂ） 次いでｐ−型箱１のシリコン（Ｓｉ）基板１上に絶縁膜
２を介してｐ−型箱２のシリコン（Ｓｉ）基板３の下面
を貼り合せる。次いでｐ−型箱２のシリコン（Ｓｉ）基
板３を研削し、５Ｐｍ程度の厚さにする９第５図（Ｃ） 次いでｐ−型箱２のシリコン（Ｓｉ）基板３に選択的に
絶縁膜２に達するトレンチを形成する。次いで前記トレ
ンチをトレンチ埋め込み酸化膜４により埋め込む。次い
で通常のフォトリソグラフィー技術を利用し、レジスト
をマスク層として、第１のドーズ量の燐をイオン注入し
て、ｎ−型ウェル領域８を、第２のドーズ量の燐をイオ
ン注入して、ｎ−型コレクタ領域７を、第３のドーズ量
の燐をイオン注入して、ｎ十型第１のコレクタコンタク
ト領域９を、硼素をイオン注入して、ｐ型ベース領域１
１をそれぞれ選択的に形成する。（Ｎチャネルトランジ
スタ形成部にもｐ−型箱２のシリコン（Ｓｉ）基板３よ
りやや高濃度のｐ−型ウェル領域を形成してもよい。） 第５図（ｄ） 次いでゲート酸化膜１６、多結晶シリコン膜を順次成長
させる９次いで通常のフォトリングラフィ−技術を利用
し、多結晶シリコン膜をパターニングしてゲート電極１
７を形成する。
第５図（ｅ）
次いで通常のフォトリソグラフィー技術を利用し、レジ
ストをマスク層として、砒素をイオン注入して、ｎ十型
ソースドレイン領域（１４ａ 、 １４ｂ）、ｎ十型基
板コンタクト領域（図示せず）、ｎ十型エミッタ領域１
２、ｎ十型第２のコレクタコンタクト領域１０を、硼素
をイオン注入して、ｐ＋型ソースドレイン領域（１５ａ
、１５ｂ ） 、ｐ十型基板コンタクト領域（図示せ
ず）、ｐ十型ベースコンタクト領域１３をそれぞれ選択
的に形成する９次いでブロック用酸化膜１８、燐珪酸ガ
ラス（ＰＳＧ）膜１９を順次成長させる。
ストをマスク層として、砒素をイオン注入して、ｎ十型
ソースドレイン領域（１４ａ 、 １４ｂ）、ｎ十型基
板コンタクト領域（図示せず）、ｎ十型エミッタ領域１
２、ｎ十型第２のコレクタコンタクト領域１０を、硼素
をイオン注入して、ｐ＋型ソースドレイン領域（１５ａ
、１５ｂ ） 、ｐ十型基板コンタクト領域（図示せ
ず）、ｐ十型ベースコンタクト領域１３をそれぞれ選択
的に形成する９次いでブロック用酸化膜１８、燐珪酸ガ
ラス（ＰＳＧ）膜１９を順次成長させる。
第１図
次いで通常の技法を適用することにより電極コンタクト
窓の形成、Ａ１配線２０の形成等をおこなって半導体装
置を完成する９ 以上実施例に示したように、本発明の半導体装置によれ
ば、エピタキシャル層を使用せずに第２の半導体基板の
上下面に位置合せした素子又は素子の一部が形成される
ことにより、ラテラル及びパーティカル方向を微細化し
た半導体装置、特にパーティカル素子の形成が可能とな
る。又、絶縁膜による素子の島状分離を合せて、絶縁膜
上のシリコン基板にＳＯＩ素子が形成できるため、素子
特性の安定化、接合容量の低減化による高速化及びＣ−
ＭＯＳにおけるラッチアップの防止が可能となる。さら
に、ＤＲＡＭを形成すればキャパシターを半導体基板の
下面にまで形成できることにより容量増大がはかれ、α
線ソフトエラーの改善及び高集積化も可能となる。
窓の形成、Ａ１配線２０の形成等をおこなって半導体装
置を完成する９ 以上実施例に示したように、本発明の半導体装置によれ
ば、エピタキシャル層を使用せずに第２の半導体基板の
上下面に位置合せした素子又は素子の一部が形成される
ことにより、ラテラル及びパーティカル方向を微細化し
た半導体装置、特にパーティカル素子の形成が可能とな
る。又、絶縁膜による素子の島状分離を合せて、絶縁膜
上のシリコン基板にＳＯＩ素子が形成できるため、素子
特性の安定化、接合容量の低減化による高速化及びＣ−
ＭＯＳにおけるラッチアップの防止が可能となる。さら
に、ＤＲＡＭを形成すればキャパシターを半導体基板の
下面にまで形成できることにより容量増大がはかれ、α
線ソフトエラーの改善及び高集積化も可能となる。
［発明の効果］
以上説明のように本発明によれば、バイポーラ及びＭＩ
Ｓ型半導体装置において、シリコン基板によるＳ○■の
パーティカル素子の形成が可能となるため、バイポーラ
トランジスタの高集積化及び高速化、パーティカルな高
耐圧Ｃ−ＭＯＳの形成、Ｃ−ＭＯＳのラッチアップの改
善、ＤＲＡＭのソフトエラー耐性の強化及び高集積化等
が実現でき、極めて高性能且つ高集積を併せ持つ半導体
集積回路を得ることができる。
Ｓ型半導体装置において、シリコン基板によるＳ○■の
パーティカル素子の形成が可能となるため、バイポーラ
トランジスタの高集積化及び高速化、パーティカルな高
耐圧Ｃ−ＭＯＳの形成、Ｃ−ＭＯＳのラッチアップの改
善、ＤＲＡＭのソフトエラー耐性の強化及び高集積化等
が実現でき、極めて高性能且つ高集積を併せ持つ半導体
集積回路を得ることができる。
第１図は本発明の半導体装置における第１の実施例の模
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図は本発明の半導体装置における第３の実施例の模
式側断面図、 第４図は本発明の半導体装置における第４の実施例の模
式側断面図、 第５図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第６図は従来の半導体装置の模式側断面図である。 図において、 １はｐ−型箱１のシリコン（Ｓｉ）基板、２は酸化膜、 ３はｐ−型箱２のシリコン（Ｓｉ）基板、４はトレンチ
埋め込み酸化膜、 ５ａはバイポーラ部ｎ十型埋め込み層、５ｂはＭＯ５部
ｎ十型埋め込み層、 ６ａはバイポーラ部ｐ十型埋め込み層、６ｂはＭＯ３部
ｐ十型埋め込み層、 ７はｎ−型コレクタ領域、 ８ｉｎ−型ウェル領域、 ９まｎ十型第１のコレクタコンタクト領域、０よｎ十型
第２のコレクタコンタクト領域、１まｐ型ベース領域、 ２ｉｎ十型エミツタ領域、 ３、ｔｐ＋型ベースコンタクト領域、 ４ａ、１４ｂはｎ十型ソースドレイン領域、５ａ、 １
５ｂはｐ＋、型ソースドレイン領域、６はゲート酸化膜
、 ７はゲート電極、 ８はブロック用酸化膜、 ９は燐珪酸ガラス（ＰＳＧ）膜、 ２０はＡ１配線、 ２１は導電膜（タングステンシリサイドＷＡ）、２２は
エツチングストッパー膜（酸化膜）、２３はｐ−型コレ
クタ領域、 ２４はｎ型ベース領域、 ２５はｐ十型・エミッタ領域、 ２６はｎ十型ベースコンタクト領域、 ２１は側壁絶縁膜、 ２８は埋め込み導電膜（選択化学気相成長タングステン
膜）、 ２９はｎ−型オフセット領域、 ３０はｐ−型オフセット領域、 ３１はｐ型チャネル領域、 ３２はｎ型チャネル領域、 ３３はセルプレート電極、 ・ ３４はキャパシタ絶縁膜、 ３５は電荷蓄積電極、 ３６はビットライン、 ３７はワードラインを示す。
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図は本発明の半導体装置における第３の実施例の模
式側断面図、 第４図は本発明の半導体装置における第４の実施例の模
式側断面図、 第５図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第６図は従来の半導体装置の模式側断面図である。 図において、 １はｐ−型箱１のシリコン（Ｓｉ）基板、２は酸化膜、 ３はｐ−型箱２のシリコン（Ｓｉ）基板、４はトレンチ
埋め込み酸化膜、 ５ａはバイポーラ部ｎ十型埋め込み層、５ｂはＭＯ５部
ｎ十型埋め込み層、 ６ａはバイポーラ部ｐ十型埋め込み層、６ｂはＭＯ３部
ｐ十型埋め込み層、 ７はｎ−型コレクタ領域、 ８ｉｎ−型ウェル領域、 ９まｎ十型第１のコレクタコンタクト領域、０よｎ十型
第２のコレクタコンタクト領域、１まｐ型ベース領域、 ２ｉｎ十型エミツタ領域、 ３、ｔｐ＋型ベースコンタクト領域、 ４ａ、１４ｂはｎ十型ソースドレイン領域、５ａ、 １
５ｂはｐ＋、型ソースドレイン領域、６はゲート酸化膜
、 ７はゲート電極、 ８はブロック用酸化膜、 ９は燐珪酸ガラス（ＰＳＧ）膜、 ２０はＡ１配線、 ２１は導電膜（タングステンシリサイドＷＡ）、２２は
エツチングストッパー膜（酸化膜）、２３はｐ−型コレ
クタ領域、 ２４はｎ型ベース領域、 ２５はｐ十型・エミッタ領域、 ２６はｎ十型ベースコンタクト領域、 ２１は側壁絶縁膜、 ２８は埋め込み導電膜（選択化学気相成長タングステン
膜）、 ２９はｎ−型オフセット領域、 ３０はｐ−型オフセット領域、 ３１はｐ型チャネル領域、 ３２はｎ型チャネル領域、 ３３はセルプレート電極、 ・ ３４はキャパシタ絶縁膜、 ３５は電荷蓄積電極、 ３６はビットライン、 ３７はワードラインを示す。
Claims (2)
- （１）第１の半導体基板上に絶縁膜を介して第２の半導
体基板が貼り合せられている半導体装置であって、該第
２の半導体基板の下面に選択的に形成された素子又は素
子の一部に従属して該第２の半導体基板の上面に選択的
に素子又は素子の一部が形成されていることを特徴とす
る半導体装置。 - （２）前記第２の半導体基板の下面に選択的に形成され
た素子又は素子の一部はｐ型及びｎ型両領域を含むこと
を特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1084352A JP3018017B2 (ja) | 1989-04-03 | 1989-04-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1084352A JP3018017B2 (ja) | 1989-04-03 | 1989-04-03 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02262359A true JPH02262359A (ja) | 1990-10-25 |
| JP3018017B2 JP3018017B2 (ja) | 2000-03-13 |
Family
ID=13828125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1084352A Expired - Fee Related JP3018017B2 (ja) | 1989-04-03 | 1989-04-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018017B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009135427A (ja) * | 2007-11-06 | 2009-06-18 | Denso Corp | 半導体装置及びその製造方法 |
| US7911023B2 (en) | 2007-11-06 | 2011-03-22 | Denso Corporation | Semiconductor apparatus including a double-sided electrode element and method for manufacturing the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021048204A (ja) | 2019-09-17 | 2021-03-25 | キオクシア株式会社 | 半導体装置及びその製造方法 |
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| JPS6334949A (ja) * | 1986-07-29 | 1988-02-15 | Toshiba Corp | 半導体装置及びその製造方法 |
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1989
- 1989-04-03 JP JP1084352A patent/JP3018017B2/ja not_active Expired - Fee Related
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| US7911023B2 (en) | 2007-11-06 | 2011-03-22 | Denso Corporation | Semiconductor apparatus including a double-sided electrode element and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3018017B2 (ja) | 2000-03-13 |
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