JPS58153371A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- JPS58153371A JPS58153371A JP3766182A JP3766182A JPS58153371A JP S58153371 A JPS58153371 A JP S58153371A JP 3766182 A JP3766182 A JP 3766182A JP 3766182 A JP3766182 A JP 3766182A JP S58153371 A JPS58153371 A JP S58153371A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＭＯＳ）ランジスタ（以下ｒＭＯ８ＴＪと呼
ぶ）に関するものである。
ぶ）に関するものである。
以下、ｎチャネル形ＭＯ８Ｔ（以下「ｎ形ＭＯ８Ｔ」と
呼ぶ）を例にとり説明する。
呼ぶ）を例にとり説明する。
第１図は従来のｎ形ＭＯ８Ｔの一例を示す断面図である
。
。
図において、ｆｉｌはｐ形半導体基板、（２）はｐ形半
導体基板（１）の主面部にｎ形ＭＯ８Ｔ形成領域を取り
囲んで設けられた誘電体分離領域、（３）は多結晶シリ
コンからなりｐ形半導体基板ｆｉｌの誘電体分離領域（
２）によって取り囲まれた主面上の一部にゲート絶縁膜
（４）を介して設けられたシリコンゲート電極、（６）
および（６）はそれぞれシリコンゲート電極（３）とゲ
ート絶縁膜（４）とを拡散マスクにしたセルファライン
方法でｐ形半導体基板＋１＋の主面部に形成されたｎ＋
形ンース領域およびｎ＋形ドレイン領域、（））はシリ
コンゲート電極（３）の表面上からｎ＋形ンース領域（
６）およびｎ＋形ドレイン領域（６）の各表面上を通っ
て誘電体分離領域（２）の表面上にわたって形成された
表面絶縁膜、（８）および（９）はそれぞれ表面絶縁膜
（７）にこれを貫通してｎ”形ソース領域（６）および
♂形ソース領域（６）の各表面上に達するように設けら
れたソース側開口部およびドレイン側開口部、ｎｏ＋お
よび（Ｉｌｌはそれぞれ表面絶縁膜（７）の表面上に形
成されソース側開口部（８）およびドレイン側開口部（
９）を通してｎ１ソース領域（５）およびｎ＋ｉドレイ
ン領域（６）にオーミック接続されたソース電極および
ドレイン電極である。
導体基板（１）の主面部にｎ形ＭＯ８Ｔ形成領域を取り
囲んで設けられた誘電体分離領域、（３）は多結晶シリ
コンからなりｐ形半導体基板ｆｉｌの誘電体分離領域（
２）によって取り囲まれた主面上の一部にゲート絶縁膜
（４）を介して設けられたシリコンゲート電極、（６）
および（６）はそれぞれシリコンゲート電極（３）とゲ
ート絶縁膜（４）とを拡散マスクにしたセルファライン
方法でｐ形半導体基板＋１＋の主面部に形成されたｎ＋
形ンース領域およびｎ＋形ドレイン領域、（））はシリ
コンゲート電極（３）の表面上からｎ＋形ンース領域（
６）およびｎ＋形ドレイン領域（６）の各表面上を通っ
て誘電体分離領域（２）の表面上にわたって形成された
表面絶縁膜、（８）および（９）はそれぞれ表面絶縁膜
（７）にこれを貫通してｎ”形ソース領域（６）および
♂形ソース領域（６）の各表面上に達するように設けら
れたソース側開口部およびドレイン側開口部、ｎｏ＋お
よび（Ｉｌｌはそれぞれ表面絶縁膜（７）の表面上に形
成されソース側開口部（８）およびドレイン側開口部（
９）を通してｎ１ソース領域（５）およびｎ＋ｉドレイ
ン領域（６）にオーミック接続されたソース電極および
ドレイン電極である。
ところで、この従来例のｎ形ＭＯ８Ｔでは、基板電位を
容易に与えることができるが、形状の小形化を図る場合
には、セルファライン方法の拡散マスクに用いられるシ
リコンゲート電極（３）の形状を小さくしなければなら
ず、シリコンゲート電＆（３）の抵抗が増大するという
問題があった。また、ｎ＋形ソース領域（５）およびｎ
＋形ドレイン領域（６）とｐ形半導体基板ｉｌ＋との間
に形成されるｐｎ接合の容量が大きいので、動作の高速
化を図ることが容易ではないという問題もあった。
容易に与えることができるが、形状の小形化を図る場合
には、セルファライン方法の拡散マスクに用いられるシ
リコンゲート電極（３）の形状を小さくしなければなら
ず、シリコンゲート電＆（３）の抵抗が増大するという
問題があった。また、ｎ＋形ソース領域（５）およびｎ
＋形ドレイン領域（６）とｐ形半導体基板ｉｌ＋との間
に形成されるｐｎ接合の容量が大きいので、動作の高速
化を図ることが容易ではないという問題もあった。
とのようなｐｎ接合の容ｆを減少させて動作の高速化を
図ったＭＯ８Ｔが先行技術によって開発されている。
図ったＭＯ８Ｔが先行技術によって開発されている。
第２図はこの先行技術になるｎ形ＭＯ８Ｔを示す断面図
である。
である。
図において、第１図に示した従来例の符号と同一符号は
同等部分を示す。Ｑ２）は絶縁体基板、ｏ：ｉｔｉ絶縁
体基板０２：Ｉの表面上の一部に成層されたｐ形多結晶
半導体層を溶融させて形成されたｐ形単結晶半導体膚で
ある。なお、誘電体分離領域（２）は絶縁体基板ａ２）
の表面上にｐ形単結晶半導体層ｏｓｎ−取り囲んで形成
されている。また、ｎ＋形ソース領域（６）およびｎ形
ソース領域（６）はｐ形単結晶半導体層Ｈの表面上の一
部にゲート絶縁膜（４）を介して設けられたシリコンケ
ート電極（３）を拡散マスクにしたセルファライン方法
でｐ形単結晶半導体層（ｌ（支）の表面から絶縁体基板
（＋２）の表面に達するように形成されている。
同等部分を示す。Ｑ２）は絶縁体基板、ｏ：ｉｔｉ絶縁
体基板０２：Ｉの表面上の一部に成層されたｐ形多結晶
半導体層を溶融させて形成されたｐ形単結晶半導体膚で
ある。なお、誘電体分離領域（２）は絶縁体基板ａ２）
の表面上にｐ形単結晶半導体層ｏｓｎ−取り囲んで形成
されている。また、ｎ＋形ソース領域（６）およびｎ形
ソース領域（６）はｐ形単結晶半導体層Ｈの表面上の一
部にゲート絶縁膜（４）を介して設けられたシリコンケ
ート電極（３）を拡散マスクにしたセルファライン方法
でｐ形単結晶半導体層（ｌ（支）の表面から絶縁体基板
（＋２）の表面に達するように形成されている。
このように構成された先行技術になるｎ形ＭＯ８？では
、ｐ形単結晶半導体／ｍＯ′４の厚さを薄くするととＫ
よってｎ＋形ソース領域（６）およびｎ＋形ドレイン領
域（６）とｐ形単結晶半導体層０３１との間に形成され
るｐｎ接合の容量を減少させることができるので、動作
の高速化を容易に図ることができる。しかし、形状の小
形化を図る場合には、第１図に示した従来例と同様に、
シリコンゲート電極（３）の形状を小さくしなければな
らず、シリコンゲート電極（３）の抵抗が増大するとい
う欠点がある。その上、ｐ形単結晶半導体層Ｈに基板電
位を与えることが容易ではないので、ｐ形単結晶半導体
層０３１を７０−ティングの状態で使用しなければなら
ず、ｐ形単結晶半導体ＪｉｉＨをフローティングの状態
で使用する場合には、例えばキンク（Ｋｉｎｋ）効果な
どの不安定な現象が生ずるという欠点もある。
、ｐ形単結晶半導体／ｍＯ′４の厚さを薄くするととＫ
よってｎ＋形ソース領域（６）およびｎ＋形ドレイン領
域（６）とｐ形単結晶半導体層０３１との間に形成され
るｐｎ接合の容量を減少させることができるので、動作
の高速化を容易に図ることができる。しかし、形状の小
形化を図る場合には、第１図に示した従来例と同様に、
シリコンゲート電極（３）の形状を小さくしなければな
らず、シリコンゲート電極（３）の抵抗が増大するとい
う欠点がある。その上、ｐ形単結晶半導体層Ｈに基板電
位を与えることが容易ではないので、ｐ形単結晶半導体
層０３１を７０−ティングの状態で使用しなければなら
ず、ｐ形単結晶半導体ＪｉｉＨをフローティングの状態
で使用する場合には、例えばキンク（Ｋｉｎｋ）効果な
どの不安定な現象が生ずるという欠点もある。
この発明は、上述の欠点に鑑みてなされたもので、絶縁
体基板の主面部に設けられた凹部内にゲート電極および
ゲート絶縁膜を順次形成し、このゲート絶縁膜の表面上
に接してソース領域およびドレイン領域間の単結晶半導
体層を形成するようにすることによって、形状を小形化
しても低抵抗ゲート電極を実現で色、かつ基板電極を有
し安定な動作可能なＭＯ８Ｔを提供することを目的とす
る。
体基板の主面部に設けられた凹部内にゲート電極および
ゲート絶縁膜を順次形成し、このゲート絶縁膜の表面上
に接してソース領域およびドレイン領域間の単結晶半導
体層を形成するようにすることによって、形状を小形化
しても低抵抗ゲート電極を実現で色、かつ基板電極を有
し安定な動作可能なＭＯ８Ｔを提供することを目的とす
る。
第３図はこの発明の一実施例のｎ形ＭＯ８丁を示す断面
図である。
図である。
図において、第１図および第２図に示した符号と同一符
号は同郷部分を示す。（１４）は絶縁体基板Ｑ６の表面
部の一部に設けられた凹部で、この凹部（１４）内にシ
リコンケート電極（３）およびゲート絶縁膜（４）は順
次形成されている。なお、ｎ＋形ンース領域（６）およ
びｎ＋形ドレイン領域（６）間のｐ形単結晶半導体層（
１３１はゲート絶縁膜（４）の表面上に接するように形
成されており、表面絶縁膜（））はｐ形単結晶半導体層
０渇の表面上からｎ＋形ソース領域（６）およびｎ１形
ドレイン領域（６）の各表面上を通って誘電体分離領域
（２）の表面上にわたって形成されている。ＯＦ２は表
面絶縁膜（７）にこれを貫通してｎ＋形ンース領域（６
）およびｎ＋形ドレイン領域（６１間のｐ形単結晶牛導
体層Ｏ（支）の表面上に達するように設けられた開口部
、（ｌ・は開口部（Ｉ鴎を通してｐ形単結晶半導体層Ｈ
にオーミック接続された基板電極である。
号は同郷部分を示す。（１４）は絶縁体基板Ｑ６の表面
部の一部に設けられた凹部で、この凹部（１４）内にシ
リコンケート電極（３）およびゲート絶縁膜（４）は順
次形成されている。なお、ｎ＋形ンース領域（６）およ
びｎ＋形ドレイン領域（６）間のｐ形単結晶半導体層（
１３１はゲート絶縁膜（４）の表面上に接するように形
成されており、表面絶縁膜（））はｐ形単結晶半導体層
０渇の表面上からｎ＋形ソース領域（６）およびｎ１形
ドレイン領域（６）の各表面上を通って誘電体分離領域
（２）の表面上にわたって形成されている。ＯＦ２は表
面絶縁膜（７）にこれを貫通してｎ＋形ンース領域（６
）およびｎ＋形ドレイン領域（６１間のｐ形単結晶牛導
体層Ｏ（支）の表面上に達するように設けられた開口部
、（ｌ・は開口部（Ｉ鴎を通してｐ形単結晶半導体層Ｈ
にオーミック接続された基板電極である。
このようなこの実施例の構成では、シリコンゲート電極
（３）の形状をｎ＋形ソース領域（６）およびｎ＋形ド
レイン領域（６１間のｐ形単結晶半導体層Ｈの形状に無
関係に設定することができるので、シリコンゲート電極
（３）の形状を大会＜シてこのシリコンゲート電極（３
）の低抵抗化を図ることが可能であり、かつ領域１１）
および（６）間のｐ形単結晶半導体ＦｆＩＩ０３１の形
状を小さくして素子の小形化を図ることができる。その
上、基板電極−を通してｐ形単結晶半導体層Ｈに基板電
位を与えることができるので、第２図に示した先行技術
になるｎ形ＭＯ８Ｔのような不安定な現象が生ずること
なく、安定な動作を行うことかで龜る。
（３）の形状をｎ＋形ソース領域（６）およびｎ＋形ド
レイン領域（６１間のｐ形単結晶半導体層Ｈの形状に無
関係に設定することができるので、シリコンゲート電極
（３）の形状を大会＜シてこのシリコンゲート電極（３
）の低抵抗化を図ることが可能であり、かつ領域１１）
および（６）間のｐ形単結晶半導体ＦｆＩＩ０３１の形
状を小さくして素子の小形化を図ることができる。その
上、基板電極−を通してｐ形単結晶半導体層Ｈに基板電
位を与えることができるので、第２図に示した先行技術
になるｎ形ＭＯ８Ｔのような不安定な現象が生ずること
なく、安定な動作を行うことかで龜る。
この実施例では、シリコンゲート電極（３）ヲ絶縁体基
板（Ｉｆｉ内に形成したが、第４図に断面図を示す他の
実施例のように、絶縁体基板Ｑｌの主面上に形成された
絶縁層Ｏη内にシリコンゲート電＆（３）を形成しても
よい。この場合には、絶縁体基板（１２１の主面が平坦
でないときでも、絶縁層（ｌηの表面を平坦にで色るａ
ｔた、第３図および第４図に示した実施例において、開
口部（１６１を通してｐ形単結晶半導体層−の表面上に
棒状の半導体層を上積し、この半導体層の端面がソース
電極（＋０１およびドレイン電極（川より上方に出るよ
うにして、この半導体層の端面に基板電極（ｌ・を設け
ると、ソース電極−およびドレイン電極（Ｉｌｉ間の間
隔をさらに狭くすることが可能となり、素子の小形化を
より一層図ることができる。また、第３図および第４図
に示した実施例では、シリコンゲート電極（３）を用い
たが、必ずしもこれはシリコンゲート電極に限定する必
要がなく、金属ゲート１ｉｌｃ＆でも、シリサイドゲー
ト電極でもよい。
板（Ｉｆｉ内に形成したが、第４図に断面図を示す他の
実施例のように、絶縁体基板Ｑｌの主面上に形成された
絶縁層Ｏη内にシリコンゲート電＆（３）を形成しても
よい。この場合には、絶縁体基板（１２１の主面が平坦
でないときでも、絶縁層（ｌηの表面を平坦にで色るａ
ｔた、第３図および第４図に示した実施例において、開
口部（１６１を通してｐ形単結晶半導体層−の表面上に
棒状の半導体層を上積し、この半導体層の端面がソース
電極（＋０１およびドレイン電極（川より上方に出るよ
うにして、この半導体層の端面に基板電極（ｌ・を設け
ると、ソース電極−およびドレイン電極（Ｉｌｉ間の間
隔をさらに狭くすることが可能となり、素子の小形化を
より一層図ることができる。また、第３図および第４図
に示した実施例では、シリコンゲート電極（３）を用い
たが、必ずしもこれはシリコンゲート電極に限定する必
要がなく、金属ゲート１ｉｌｃ＆でも、シリサイドゲー
ト電極でもよい。
なお、これまで、ｎ形ＭＯ日Ｔを例にと９述べたが、こ
の発明はこれに限らず、ｐ形ＭＯ８Ｔにも適用するこ１
とができる０ 以上、説明したように、この発明のＭＯ８Ｔでは、絶縁
体基板の主面部に設けられた凹部内にゲート電極および
ゲート絶縁膜が順次形成され、このゲート絶縁膜の表面
上に接してソース領域およびドレイン領域間の単結晶半
導体層が形成されているので、上記ゲート電極の形状を
上記ソース・ドレイン領域間の上記単結晶半導体層の形
状に無関係に設定することができる。従って、上記ゲー
ト電極の形状を大きくして上記ゲート電極の低抵抗化を
図ることが可能になり、かつ上記ソース・ドレイン領域
間の上記単結晶半導体層の形状を小さくして素子の小形
化を図ることができる。その上、上記ソース−ドレイン
領域間の上記単結晶半導体層に基板電極を設けて基板電
位を与えることができるので、不安定な現象が生ずるこ
となく、安定な動作を行うことができる。
の発明はこれに限らず、ｐ形ＭＯ８Ｔにも適用するこ１
とができる０ 以上、説明したように、この発明のＭＯ８Ｔでは、絶縁
体基板の主面部に設けられた凹部内にゲート電極および
ゲート絶縁膜が順次形成され、このゲート絶縁膜の表面
上に接してソース領域およびドレイン領域間の単結晶半
導体層が形成されているので、上記ゲート電極の形状を
上記ソース・ドレイン領域間の上記単結晶半導体層の形
状に無関係に設定することができる。従って、上記ゲー
ト電極の形状を大きくして上記ゲート電極の低抵抗化を
図ることが可能になり、かつ上記ソース・ドレイン領域
間の上記単結晶半導体層の形状を小さくして素子の小形
化を図ることができる。その上、上記ソース−ドレイン
領域間の上記単結晶半導体層に基板電極を設けて基板電
位を与えることができるので、不安定な現象が生ずるこ
となく、安定な動作を行うことができる。
第１図は従来Ｏｎ形ＭＯ８Ｔの一例を示す断面図、第２
図は先行技術になるｎ形Ｍ、０８Ｔを示す断面図、第３
図はこの発明の一実施例のｎ形ＭＯＥＩＴを示す断面図
、第４図はこの発明の他の実施例のｎ形ＭＯ８Ｔを示す
断面図である。 図において、（３）はゲート電極、（４）はゲート絶縁
膜、（５）および（６）はそれぞれｎ４形ソース領域お
よびｎ“形ドレイン領域（ｗ、２伝導形のソース領域お
よびドレイン領域） 、ｆｌｏｌはソース電極、（Ｉｔ
ｌはドレイン電極、０舊は絶縁体基板、錦はｐ形単結晶
半導体層（第１伝導形の単結晶半導体層）、ｆ１４）は
凹部、（ｌｅｔは基板電極、Ｑ？Ｉは絶縁層である。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す〇 代理人 葛 野 信 −（外１名） 第１１！［ 第２図 第３図 第４図 １、事件の表示 特願昭５７−５）６６ユ号３、
補正をする者 ６、 補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書の第７頁第５行Ｋ「大きくして」とあるの
を「大きく、もしくは厚くして」と訂正する０ （２） 同、第８頁第２行に「半導体層」とめるのを
「半導体層または金属層」と訂正する。 （３）同、第８頁第１４行に［ｐ形ＭＯ８ＴＪとあるの
を「ｐ形ＭＯ８’［’や相補形ＭＯ８’ｌ”Ｊと訂正す
る。 （４）同、第９頁第１１行に「動作」とあるのを「高速
動作」と訂正する。 以上
図は先行技術になるｎ形Ｍ、０８Ｔを示す断面図、第３
図はこの発明の一実施例のｎ形ＭＯＥＩＴを示す断面図
、第４図はこの発明の他の実施例のｎ形ＭＯ８Ｔを示す
断面図である。 図において、（３）はゲート電極、（４）はゲート絶縁
膜、（５）および（６）はそれぞれｎ４形ソース領域お
よびｎ“形ドレイン領域（ｗ、２伝導形のソース領域お
よびドレイン領域） 、ｆｌｏｌはソース電極、（Ｉｔ
ｌはドレイン電極、０舊は絶縁体基板、錦はｐ形単結晶
半導体層（第１伝導形の単結晶半導体層）、ｆ１４）は
凹部、（ｌｅｔは基板電極、Ｑ？Ｉは絶縁層である。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す〇 代理人 葛 野 信 −（外１名） 第１１！［ 第２図 第３図 第４図 １、事件の表示 特願昭５７−５）６６ユ号３、
補正をする者 ６、 補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書の第７頁第５行Ｋ「大きくして」とあるの
を「大きく、もしくは厚くして」と訂正する０ （２） 同、第８頁第２行に「半導体層」とめるのを
「半導体層または金属層」と訂正する。 （３）同、第８頁第１４行に［ｐ形ＭＯ８ＴＪとあるの
を「ｐ形ＭＯ８’［’や相補形ＭＯ８’ｌ”Ｊと訂正す
る。 （４）同、第９頁第１１行に「動作」とあるのを「高速
動作」と訂正する。 以上
Claims (1)
- 【特許請求の範囲】 （り主面の一部に凹部が設けられた絶縁体基板、この絶
縁体基板の上記凹部内に順次形成されたゲート電極およ
びゲート絶縁膜、このゲート絶縁膜の表面上からその両
側の上記絶縁体基板の上記主面上の部分に伸びるように
形成された第１伝導形の単結晶半導体層、この単結晶半
導体層の上記ゲート絶縁膜上の両側の部分に第２伝導形
の不純物をそれぞれ導入して形成された第２伝導形のソ
ース領域およびドレイン領域、並びに上記ソース領域、
上記ドレイン領域およびこれらのソース・ドレイン領域
間の上記単結晶半導体層にそれぞれ接続されたソース電
極、ドレイン電極および基板電極を備えたＭＯＳ ）ラ
ンジスタ。 （２）絶縁体基板は表面部にその表面を平坦化するため
の絶縁層を有し、凹部は上記絶縁層の主面の一部に設け
られたことを特徴とする特許請求の範囲第１項記載のＭ
ＯＳ ）ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3766182A JPS58153371A (ja) | 1982-03-08 | 1982-03-08 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3766182A JPS58153371A (ja) | 1982-03-08 | 1982-03-08 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58153371A true JPS58153371A (ja) | 1983-09-12 |
Family
ID=12503816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3766182A Pending JPS58153371A (ja) | 1982-03-08 | 1982-03-08 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58153371A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4695856A (en) * | 1983-08-19 | 1987-09-22 | Hitachi, Ltd. | Semiconductor device |
| US6018181A (en) * | 1990-10-12 | 2000-01-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5235982A (en) * | 1975-09-13 | 1977-03-18 | Commissariat Energie Atomique | Method of improving mos tramsistor characteristics on insulator and device obtained by said method |
| JPS55132072A (en) * | 1979-03-31 | 1980-10-14 | Toshiba Corp | Mos semiconductor device |
-
1982
- 1982-03-08 JP JP3766182A patent/JPS58153371A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5235982A (en) * | 1975-09-13 | 1977-03-18 | Commissariat Energie Atomique | Method of improving mos tramsistor characteristics on insulator and device obtained by said method |
| JPS55132072A (en) * | 1979-03-31 | 1980-10-14 | Toshiba Corp | Mos semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4695856A (en) * | 1983-08-19 | 1987-09-22 | Hitachi, Ltd. | Semiconductor device |
| US6018181A (en) * | 1990-10-12 | 2000-01-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
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