JPS62118576A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62118576A JPS62118576A JP25886385A JP25886385A JPS62118576A JP S62118576 A JPS62118576 A JP S62118576A JP 25886385 A JP25886385 A JP 25886385A JP 25886385 A JP25886385 A JP 25886385A JP S62118576 A JPS62118576 A JP S62118576A
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- JP
- Japan
- Prior art keywords
- region
- source region
- drain region
- channel
- silicon
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し％特に高速で動作し、かつ
微細加工に適し、大規模集積回路化に適した構ａ會１す
るＭ ＯＳ型半導体素子を少くとも一つ含む半導体装置
に関する。
微細加工に適し、大規模集積回路化に適した構ａ會１す
るＭ ＯＳ型半導体素子を少くとも一つ含む半導体装置
に関する。
従米、高速でル１ノ作し微細加工に適する半導体装置の
代表的な素子の例として、シリコンゲート型ＭＯ８）ラ
ンジスタかあり、例えけエル・エル・バダｘ （Ｌ＋
Ｌ ＊ Ｖ ａ ｄ ａ ｓ ｇ ） 、 エイ、ニス
、グローブ（Ａ。
代表的な素子の例として、シリコンゲート型ＭＯ８）ラ
ンジスタかあり、例えけエル・エル・バダｘ （Ｌ＋
Ｌ ＊ Ｖ ａ ｄ ａ ｓ ｇ ） 、 エイ、ニス
、グローブ（Ａ。
８、Ｇｒｏｖｅ）、ティー・エイ、ロウェ（’１’ ａ
Ａ Ｒｏｗｅ）及びジー・イー・ムア（Ｇ、Ｅ、Ｍｏ
ｏｒｅ） の論文”シリコン、ゲート・チクノロシイ
（８１）１ｃｏｎ−ｇａｔｅ ｔｅｃｈｎｏｌｏｇｙ
）、”アイ響イー・イー・イー１スペクトラＡ（ＴＥＥ
Ｅ Ｓｐｅｃｔｒｕｍ）。
Ａ Ｒｏｗｅ）及びジー・イー・ムア（Ｇ、Ｅ、Ｍｏ
ｏｒｅ） の論文”シリコン、ゲート・チクノロシイ
（８１）１ｃｏｎ−ｇａｔｅ ｔｅｃｈｎｏｌｏｇｙ
）、”アイ響イー・イー・イー１スペクトラＡ（ＴＥＥ
Ｅ Ｓｐｅｃｔｒｕｍ）。
６ 、Ｐ２Ｂ、ＯＣｔ １９６９ に掲載されてい
る。
る。
従来のシリコンゲート型ＭＯ８）ランジスタで目、シリ
コンゲートのセルファジインでソース領埴、ドレイン領
琥の不純物を１選択的に形成可能で、ゲート電極とドレ
イン領域、ソース領域との重なシはドレイン領域とソー
ス領域の半導体基板中の接合の深さと同程度の距離に自
動位置合せが出来る様になっていた。
コンゲートのセルファジインでソース領埴、ドレイン領
琥の不純物を１選択的に形成可能で、ゲート電極とドレ
イン領域、ソース領域との重なシはドレイン領域とソー
ス領域の半導体基板中の接合の深さと同程度の距離に自
動位置合せが出来る様になっていた。
上述した半導体装置では、構成要素となるシリコンゲー
ト型ＭＵＳ）ランジスタのゲート電極によるセルファジ
インでソース領域とドレイン領域が得られたが、ソース
領域とドレイン領域は金属配線層と結合する必要があシ
、ソース領域とドレ・ｆン領域はめる程度半導体基板中
の接合深さが必要でめった。例えは、シリコン素子で金
属配線がアルミニウムである場合０．３μ程度以上の接
合の深さが必要である。千扛以上浅いとアロイスパイク
により接合が破壊される恐れがあるからである。
ト型ＭＵＳ）ランジスタのゲート電極によるセルファジ
インでソース領域とドレイン領域が得られたが、ソース
領域とドレイン領域は金属配線層と結合する必要があシ
、ソース領域とドレ・ｆン領域はめる程度半導体基板中
の接合深さが必要でめった。例えは、シリコン素子で金
属配線がアルミニウムである場合０．３μ程度以上の接
合の深さが必要である。千扛以上浅いとアロイスパイク
により接合が破壊される恐れがあるからである。
従ってゲート電極幅は所望するチャンネル長よυ０６μ
程度長くなり素子寸法が七扛だけ大きくなる欠点があ
った。
程度長くなり素子寸法が七扛だけ大きくなる欠点があ
った。
従来は、前述ゲートによるセルファジインでゲート電極
をソース領域、ドレイン用域に位置合せする必要がなく
、それだけ位置合せの余裕をもつ必要がなくなり微細化
に適し高速動作する素子が得られる有効な手段であった
。しかし、近年は位置合せ精度は技術進歩に従って００
５μ 根度迄、９９％以上の確率で達成可能となった為
、むしろこの接合の深さによる素子寸法増大が問題とな
って来た。
をソース領域、ドレイン用域に位置合せする必要がなく
、それだけ位置合せの余裕をもつ必要がなくなり微細化
に適し高速動作する素子が得られる有効な手段であった
。しかし、近年は位置合せ精度は技術進歩に従って００
５μ 根度迄、９９％以上の確率で達成可能となった為
、むしろこの接合の深さによる素子寸法増大が問題とな
って来た。
また、ドレイン領域、ソース領域の接合の深さは拡散層
を形成する時の熱処理により決定するので製造東件によ
り０．０５〜０．２μ程度以上のばらつきが生じること
も多く短チャンネル化に伴って素子の耐圧不良を発生す
ることがめった。
を形成する時の熱処理により決定するので製造東件によ
り０．０５〜０．２μ程度以上のばらつきが生じること
も多く短チャンネル化に伴って素子の耐圧不良を発生す
ることがめった。
また、ソース領域、ドレイン領域と基板間に寄生静電容
量が存在し高速での動作能力全低下させる欠点もあった
。
量が存在し高速での動作能力全低下させる欠点もあった
。
本発明の半導体装ｍｔゴ、ドレイン領域とソース領域の
対向する’＋ｎ［１面に絶縁物領域を有するＭ ＯＳ型
半導体素子會有して構成さ扛る。
対向する’＋ｎ［１面に絶縁物領域を有するＭ ＯＳ型
半導体素子會有して構成さ扛る。
なお前述の絶縁物領域は、チャンネルとなる領域以外の
少くとも全てのソース領域とドレイン領域の対向する側
面に存在することが好ましい。
少くとも全てのソース領域とドレイン領域の対向する側
面に存在することが好ましい。
また、前述の絶縁物領域はシリコン基板を用いる半導体
装置では酸化シリコンか窒化シリコンで形成するのが好
都合である。
装置では酸化シリコンか窒化シリコンで形成するのが好
都合である。
次に、本発明の実施例について図面全参照して説明する
。
。
第１図は本発明の一実施例の縦断面図である。
第１図に示すように、本実施例では、半導体基板１上の
ドレイン領域２とソース領域３の間に絶縁物領域４があ
シ、前述絶縁物４上にチャ／ネルとなる領域６があり、
チャンネル上にゲート電極７がある。層間絶縁膜８にド
レイ／領域とソース領域に金属配線層１０とを導通させ
る為にコンタクト孔９が形成さｎている。素子間分離の
為に絶縁物Ｎ５が形成されている。ドレイン領域２、ソ
ース領域３の接合の深さは前述の絶縁物領域４の存在で
チャンネル長に影響していない。後述する様に本発明の
半導体装置の素子の場合、チャンネル領域６はドレイン
領域２．ソース領域３をほぼ形成した後形成出来る為、
ソース領域、ドレイン領域のチャンネル長に与える横波
がりの影響はチャンネル領域の深さ程度である。
ドレイン領域２とソース領域３の間に絶縁物領域４があ
シ、前述絶縁物４上にチャ／ネルとなる領域６があり、
チャンネル上にゲート電極７がある。層間絶縁膜８にド
レイ／領域とソース領域に金属配線層１０とを導通させ
る為にコンタクト孔９が形成さｎている。素子間分離の
為に絶縁物Ｎ５が形成されている。ドレイン領域２、ソ
ース領域３の接合の深さは前述の絶縁物領域４の存在で
チャンネル長に影響していない。後述する様に本発明の
半導体装置の素子の場合、チャンネル領域６はドレイン
領域２．ソース領域３をほぼ形成した後形成出来る為、
ソース領域、ドレイン領域のチャンネル長に与える横波
がりの影響はチャンネル領域の深さ程度である。
第２図（ａｌ〜（ｄｌは第１図に示した本発明の一実施
例の製造方法を説明するために工程順に示した半導体ペ
レヅトの縦断面図でおる。本実施例は次の工程により作
成することが出来る。
例の製造方法を説明するために工程順に示した半導体ペ
レヅトの縦断面図でおる。本実施例は次の工程により作
成することが出来る。
まず、第２図ｋｌに示すようにＰ型のシリコン基板１）
に２００〜３００Ｋｅ■ の高エネルギーで酸素粒子ビ
ームを選択的に１４．１５で示す領域にシリコン基板１
）．表面から０．５μ程度の深さに打ち込み１０００℃
程度の窒素雰囲気中で熱処理を性成とシリコン基板ｌｌ
を同一導電型にする為にホトレジスト２１でマスクした
後、全面にヒＸを５０〜１００Ｋｅ■程度でｌＸｌ０
〜ｌＸ１０ ａｔｍ・／ａｍ”程イオン注入する。そ
の後９５０℃程の窒素雰囲気中で熱処理を行って接合の
深さ￥１ｉ−０，２μ程にす６一 る。
に２００〜３００Ｋｅ■ の高エネルギーで酸素粒子ビ
ームを選択的に１４．１５で示す領域にシリコン基板１
）．表面から０．５μ程度の深さに打ち込み１０００℃
程度の窒素雰囲気中で熱処理を性成とシリコン基板ｌｌ
を同一導電型にする為にホトレジスト２１でマスクした
後、全面にヒＸを５０〜１００Ｋｅ■程度でｌＸｌ０
〜ｌＸ１０ ａｔｍ・／ａｍ”程イオン注入する。そ
の後９５０℃程の窒素雰囲気中で熱処理を行って接合の
深さ￥１ｉ−０，２μ程にす６一 る。
次に、第２図ｆｃｌに示すようにホトレジスト２１を除
去し全面に多結晶シリコン膜５００Ａ程成長し、不要の
多結晶シリコンを除去した後レーザ光線でアニールして
多結晶シリコンを単結晶シリコン化すると同時にシリコ
ン基板１）よりヒ素を前述の単結晶化したシリコン中に
拡散しドレイン領域１２．ソース領域１３を形成する。
去し全面に多結晶シリコン膜５００Ａ程成長し、不要の
多結晶シリコンを除去した後レーザ光線でアニールして
多結晶シリコンを単結晶シリコン化すると同時にシリコ
ン基板１）よりヒ素を前述の単結晶化したシリコン中に
拡散しドレイン領域１２．ソース領域１３を形成する。
その後、単結晶化したシリコン層でチャンネル領域とな
る領域２３をシリコン基板１）と同電導化する為に１５
０ＫｅＶ＠のエネルギでホウ素を１０ ” 〜１０ ”
’ａ ｔｍ／ｅｍ２程イオン注入する。
る領域２３をシリコン基板１）と同電導化する為に１５
０ＫｅＶ＠のエネルギでホウ素を１０ ” 〜１０ ”
’ａ ｔｍ／ｅｍ２程イオン注入する。
次に、第２図（ｄｌに示すように２０ＯＡ程のゲート酸
化膜２２を形成し多結晶シリコンゲート電極１７を形成
する。多結晶シリコンゲート電極の位置合せ精度は前述
の様に近年は０．０５μ程の精度でも実現可能となって
いる。次いで、スパッタ酸化膜やＢＰＳＧ膜などにより
層間絶縁膜を形成することで表面を平担化した後、コン
タクト孔１９ｅ形成し金属配線２０を形成すると本発明
の構造が得ら扛る。
化膜２２を形成し多結晶シリコンゲート電極１７を形成
する。多結晶シリコンゲート電極の位置合せ精度は前述
の様に近年は０．０５μ程の精度でも実現可能となって
いる。次いで、スパッタ酸化膜やＢＰＳＧ膜などにより
層間絶縁膜を形成することで表面を平担化した後、コン
タクト孔１９ｅ形成し金属配線２０を形成すると本発明
の構造が得ら扛る。
本実施例で最終的なドレイン領域１２１ソース領域１３
の接合の深さは０．３μ程で、ドレイン領域、ソース領
域の横方向への拡散ｔまそれぞれ０．０５μ程である。
の接合の深さは０．３μ程で、ドレイン領域、ソース領
域の横方向への拡散ｔまそれぞれ０．０５μ程である。
従来のシリコンゲート型ＭＯ８）ランジスタの場合前述
横波がりは％０，３μ位と考えられる。
横波がりは％０，３μ位と考えられる。
尚、シリコン基板はＮ型でもよく、その時は、ドレイン
領域、ソース領域を形成する不純物はホウ素でよいこと
は吾うまでもない。
領域、ソース領域を形成する不純物はホウ素でよいこと
は吾うまでもない。
以上説明した様に、ソース領域、ドレイン領域の対向す
る側面に絶縁膜層？！：形成することＶこよりドレイン
領域、ソース領域の横方向の拡散を、前述シリコン素子
の場合で６分の１程（０，３→０．０５μ）に低減出来
、かつ基板とドレイン領域、ソース領域の寄生靜電答量
を５０係程低減出来る効果がある０
る側面に絶縁膜層？！：形成することＶこよりドレイン
領域、ソース領域の横方向の拡散を、前述シリコン素子
の場合で６分の１程（０，３→０．０５μ）に低減出来
、かつ基板とドレイン領域、ソース領域の寄生靜電答量
を５０係程低減出来る効果がある０
第１図は本発明の一実施例の縦断面図、第２図（ａｌ〜
（ｄｌは第１図に示した本発明の一実施例の製造方法全
簡明するために工程順に示した半導体ベレットの縦断面
図でおる。 ｌ・・・・・・半導体基板％２・・・・・・ドレイン領
域、３・・・・・・ソース領域、４・・・・・・絶縁物
領域、５・・・・・・素子間分離の絶縁物領域、６・・
・・・・チャンネル領域、７・・・・・・ゲート電極、
８・・・・・・層間絶縁膜、９・・・・・・コンタクト
孔、１０・・・・・・金属配線層、１）・・・・・・Ｐ
型シリコン基板、１２・・・・・・ドレイン領域、１３
・・・・・・ソース領域％１４・・・・・・絶縁物領域
、１５・・・・・・素子間分離の絶縁物頭切、１７・・
・・・・ゲート電極％１８・・・・・・層間絶縁物領域
、１９・・・・・・コンタクト孔、２０・・・・・・金
属配線層、２１・・・・・・ホトレジスト％２２・川・
・ゲート酸化膜、２３・・・・・・チャンネルとなる領
域。 ＝９＝
（ｄｌは第１図に示した本発明の一実施例の製造方法全
簡明するために工程順に示した半導体ベレットの縦断面
図でおる。 ｌ・・・・・・半導体基板％２・・・・・・ドレイン領
域、３・・・・・・ソース領域、４・・・・・・絶縁物
領域、５・・・・・・素子間分離の絶縁物領域、６・・
・・・・チャンネル領域、７・・・・・・ゲート電極、
８・・・・・・層間絶縁膜、９・・・・・・コンタクト
孔、１０・・・・・・金属配線層、１）・・・・・・Ｐ
型シリコン基板、１２・・・・・・ドレイン領域、１３
・・・・・・ソース領域％１４・・・・・・絶縁物領域
、１５・・・・・・素子間分離の絶縁物頭切、１７・・
・・・・ゲート電極％１８・・・・・・層間絶縁物領域
、１９・・・・・・コンタクト孔、２０・・・・・・金
属配線層、２１・・・・・・ホトレジスト％２２・川・
・ゲート酸化膜、２３・・・・・・チャンネルとなる領
域。 ＝９＝
Claims (3)
- （１）半導体基板上のドレイン領域とソース領域で対向
する側面間に絶縁物領域を有するＭＯＳ型半導体素子を
少くとも一つ具備することを特徴とする半導体装置。 - （２）ドレイン領域とソース領域で対向する側面間に形
成した絶縁物領域はチャンネル領域を除く両領域の側面
領域を少なくとも全て覆っている特許請求の範囲第（１
）項記載の半導体装置。 - （３）シリコンを基板として形成した絶縁物領域が酸化
シリコン、又は窒化シリコン膜である特許請求の範囲第
（１）項又は第（２）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25886385A JPH0616559B2 (ja) | 1985-11-18 | 1985-11-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25886385A JPH0616559B2 (ja) | 1985-11-18 | 1985-11-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62118576A true JPS62118576A (ja) | 1987-05-29 |
| JPH0616559B2 JPH0616559B2 (ja) | 1994-03-02 |
Family
ID=17326078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25886385A Expired - Lifetime JPH0616559B2 (ja) | 1985-11-18 | 1985-11-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616559B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198799A (ja) * | 1991-02-22 | 1993-08-06 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6838698B1 (en) | 1990-12-25 | 2005-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having source/channel or drain/channel boundary regions |
| JP2006093694A (ja) * | 2004-09-20 | 2006-04-06 | Internatl Business Mach Corp <Ibm> | Ｆｅｔにおける埋め込みバイアス・ウェル |
| US7253437B2 (en) | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
-
1985
- 1985-11-18 JP JP25886385A patent/JPH0616559B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6838698B1 (en) | 1990-12-25 | 2005-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having source/channel or drain/channel boundary regions |
| US7253437B2 (en) | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
| US7375375B2 (en) | 1990-12-25 | 2008-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JPH05198799A (ja) * | 1991-02-22 | 1993-08-06 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2006093694A (ja) * | 2004-09-20 | 2006-04-06 | Internatl Business Mach Corp <Ibm> | Ｆｅｔにおける埋め込みバイアス・ウェル |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0616559B2 (ja) | 1994-03-02 |
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