JP2019114627A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】第１ゲート電極と第２ゲート電極との短絡を抑制することができる半導体装置を提供する。【解決手段】一実施形態に係る半導体装置は、半導体基板と、ゲート絶縁膜と、第１ゲート電極と、積層膜と、第２ゲート電極とを備える。半導体基板は、第１領域と、第１領域に隣接する第２領域とを含む第１面を有する。ゲート絶縁膜は、第１領域の上に配置される。第１ゲート電極は、ゲート絶縁膜の上に配置され、かつ、側面を有する。積層膜は、第２領域の上及び第１ゲート電極の側面の上に配置される第１酸化物膜と、第１酸化物膜の上に配置される窒化物膜と、窒化物膜の上に配置される第２酸化物膜とを有する。第２ゲート電極は、第２領域にある積層膜の上に配置される。第２ゲート電極よりも上方にある側面は、第２ゲート電極側に向かって突出する突出部を含む。【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関する。より具体的には、本発明は、不揮発性メモリ素子を有する半導体装置及びその製造方法に関する。
従来から、不揮発性メモリ素子としてＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）トランジスタを有する半導体装置が知られている。ＭＯＮＯＳトランジスタを有する半導体装置は、第１領域と第１領域に隣接する第２領域とを含む第１面を有する半導体基板と、第１領域の上に配置されるゲート絶縁膜と、ゲート絶縁膜の上に配置されるコントロールゲートと、第２領域の上及びコントロールゲートの側面の上に配置されるＯＮＯ膜と、第２領域に位置するＯＮＯ膜の上に配置されるワードゲートとを有している。
このような半導体装置の例として、例えば特許文献１（特開２０１１−６０９９７号公報）に記載の半導体装置がある。
特開２０１１−６０９９７号公報
ＭＯＮＯＳトランジスタの形成は、以下の工程により行われる。すなわち、第１に、第１領域の上にゲート絶縁膜が形成される。第２に、ゲート絶縁膜の上にコントロールゲートが形成される。第３に、第１面及びコントロールゲートを覆うようにＯＮＯ膜が形成される。第４に、第２領域にあるＯＮＯ膜の上にワードゲートが形成される。第５に、第１面及びコントロールゲートの上面を覆うＯＮＯ膜が除去される。
第１面及びコントロールゲートの上面を覆うＯＮＯ膜を除去する際に、コントロールゲートの側面を覆うＯＮＯ膜の一部が除去されてしまう場合がある。コントロールゲートの側面を覆うＯＮＯ膜が過度に除去されてしまうと、コントロールゲート及びワードゲートをシリサイド化する際に、コントロールゲートとワードゲートとが短絡してしまうおそれがある。
その他の課題及び新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施形態に係る半導体装置は、半導体基板と、ゲート絶縁膜と、第１ゲート電極と、積層膜と、第２ゲート電極とを備える。半導体基板は、第１領域と、第１領域に隣接する第２領域とを含む第１面を有する。ゲート絶縁膜は、第１領域の上に配置される。第１ゲート電極は、ゲート絶縁膜の上に配置され、かつ、側面を有する。積層膜は、第２領域の上及び第１ゲート電極の側面の上に配置される第１酸化物膜と、第１酸化物膜の上に配置される窒化物膜と、窒化物膜の上に配置される第２酸化物膜とを有する。第２ゲート電極は、第２領域にある積層膜の上に配置される。第２ゲート電極よりも上方にある側面は、第２ゲート電極側に向かって突出する突出部を含む。
一実施形態に係る半導体装置によると、第１ゲート電極と第２ゲート電極との短絡を抑制することができる。
第１実施形態に係る半導体装置の概略レイアウト図である。 第１実施形態に係る半導体装置の断面図である。 第１実施形態に係る半導体装置の製造方法を示す工程図である。 ゲート絶縁膜形成工程Ｓ１１が行われる前における第１実施形態に係る半導体装置の断面図である。 ゲート絶縁膜形成工程Ｓ１１における第１実施形態に係る半導体装置の断面図である。 第１ゲート電極形成工程Ｓ１２における第１実施形態に係る半導体装置の断面図である。 積層膜形成工程Ｓ１３における第１実施形態に係る半導体装置の断面図である。 第２ゲート電極形成工程Ｓ１４における第１実施形態に係る半導体装置の断面図である。 第１不純物注入工程Ｓ１５における第１実施形態に係る半導体装置の断面図である。 積層膜除去工程Ｓ１６における第１実施形態に係る半導体装置の断面図である。 サイドウォールスペーサ形成工程Ｓ１７における第１実施形態に係る半導体装置の断面図である。 第２不純物注入工程Ｓ１８における第１実施形態に係る半導体装置の断面図である。 シリサイド膜形成工程Ｓ１９における第１実施形態に係る半導体装置の断面図である。 層間絶縁膜形成工程Ｓ２１における第１実施形態に係る半導体装置の断面図である。 コンタクトプラグ形成工程Ｓ２２における第１実施形態に係る半導体装置の断面図である。 比較例に係る半導体装置の断面図である。 第２実施形態に係る半導体装置の断面図である。 第３実施形態に係る半導体装置の断面図である。 第４実施形態に係る半導体装置の断面図である。
実施形態の詳細を、図面を参照して説明する。なお、同一又は相当する部分に同一の符号を付すものとし、重複する説明は繰り返さない。
（第１実施形態）
第１実施形態に係る半導体装置の構成を説明する。
第１実施形態に係る半導体装置は、不揮発性メモリ素子を含む半導体装置である。第１実施形態に係る半導体装置は、例えばマイクロコントローラである。より具体的には、図１に示すように、第１実施形態に係る半導体装置は、ロジック回路ＬＯＧと、アナログ回路ＡＮＬと、揮発性メモリ回路ＶＭと、不揮発性メモリ回路ＮＶＭとを有している。ロジック回路ＬＯＧは、例えばＣＰＵ（Central Processing Unit）である。アナログ回路ＡＮＬは、例えばＡＤＣ（Analog to Digital Convertor）回路である。揮発性メモリ回路ＶＭは、例えばＳＲＡＭ（Synchronous Random Access Memory）回路である。不揮発性メモリ回路は、ＭＯＮＯＳトランジスタＴｒを含んでいる。
図２に示すように、第１実施形態に係る半導体装置は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＯと、第１ゲート電極ＣＧと、積層膜ＬＦと、第２ゲート電極ＭＧと、サイドウォールスペーサＳＷＳと、シリサイド膜ＳＩＬと、層間絶縁膜ＩＬＤと、コンタクトプラグＣＰと、配線層ＷＬとを有している。
半導体基板ＳＵＢは、例えば、単結晶のシリコン（Ｓｉ）により形成されている。半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。第２面ＳＳは、第１面ＦＳの反対面である。第１面ＦＳ及び第２面ＳＳは、半導体基板ＳＵＢの主面（他の面よりも相対的に面積が大きい面）を構成している。
半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲと、チャネル領域ＣＲとを有している。ソース領域ＳＲ及びドレイン領域ＤＲの導電型は、第１導電型である。チャネル領域ＣＲの導電型は、第２導電型である。第２導電型は、第１導電型の反対の導電型である。例えば、第１導電型がｎ型である場合、第２導電型はｐ型である。
ソース領域ＳＲは、第１面ＦＳに配置されている。ソース領域ＳＲは、第１部分ＳＲ１と、第２部分ＳＲ２とを有している。第２部分ＳＲ２は、第１部分ＳＲ１に隣接して配置されている。第１部分ＳＲ１は、第２部分ＳＲ２よりもドレイン領域ＤＲに近い側に配置されている。第１部分ＳＲ１中における不純物濃度は、第２部分ＳＲ２中における不純物濃度よりも低い。すなわち、第１部分ＳＲ１は、ＬＤＤ（Lightly Doped Diffusion）構造となっている。
ドレイン領域ＤＲは、第１面ＦＳに配置されている。ドレイン領域ＤＲは、ソース領域ＳＲと離間している。ドレイン領域ＤＲは、第１部分ＤＲ１と、第２部分ＤＲ２とを有している。第２部分ＤＲ２は、第１部分ＤＲ１に隣接して配置されている。第１部分ＤＲ１は、第２部分ＤＲ２よりもソース領域ＳＲに近い側に配置されている。第１部分ＤＲ１中における不純物濃度は、第２部分ＤＲ２中における不純物濃度よりも低い。すなわち、第１部分ＤＲ１は、ＬＤＤ構造となっている。
チャネル領域ＣＲは、第１面ＦＳに配置されている。チャネル領域ＣＲは、ソース領域ＳＲとドレイン領域ＤＲとにより挟み込まれている。
第１面ＦＳは、第１領域ＦＳ１と、第２領域ＦＳ２とを含んでいる。第１領域ＦＳ１及び第２領域ＦＳ２は、互いに隣接して配置されている。チャネル領域ＣＲは、第１領域ＦＳ１及び第２領域ＦＳ２にある第１面ＦＳに配置されている。第１領域ＦＳ１は、ソース領域ＳＲ側にある第２領域ＦＳ２とドレイン領域ＤＲ側にある第２領域ＦＳ２とにより挟み込まれている。
ゲート絶縁膜ＧＯは、例えば、二酸化珪素（ＳｉＯ２）により形成されている。ゲート絶縁膜ＧＯは、第１領域ＦＳ１の上に配置されている。
第１ゲート電極ＣＧは、例えば、不純物がドープされた多結晶のＳｉにより形成されている。第１ゲート電極ＣＧは、ゲート絶縁膜ＧＯの上に配置されている。このことを別の観点からいえば、第１ゲート電極ＣＧは、チャネル領域ＣＲと絶縁されながら対向している。第１ゲート電極ＣＧは、側面ＣＧａと、上面ＣＧｂと、底面ＣＧｃとを有している。底面ＣＧｃは、上面ＣＧｂの反対面である。
第２ゲート電極ＭＧよりも上方にある側面ＣＧａは、突出部ＣＧｄを有している。突出部ＣＧｄは、第２ゲート電極ＭＧ側に向かって突出している。
側面ＣＧａは、第１部分ＣＧａ１と、第２部分ＣＧａ２とを含んでいる。第１部分ＣＧａ１は、上面ＣＧｂに連なる側面ＣＧａの部分である。第２部分ＣＧａ２は、第１部分ＣＧａ１及び底面ＣＧｃに連なる側面ＣＧａの部分である。
第１部分ＣＧａ１と上面ＣＧｂとがなす角度は、角度θ１である。角度θ１は、９０°未満である。第１部分ＣＧａ１と上面ＣＧｂとにより画される第１ゲート電極ＣＧの部分は、突出部ＣＧｄを構成している。第２部分ＣＧａ２と上面ＣＧｂとがなす角度は、角度θ２である。角度θ２は、例えば９０°である。
積層膜ＬＦは、第１酸化物膜ＯＸＦ１と、窒化物膜ＮＦと、第２酸化物膜ＯＸＦ２とにより構成されている。第１酸化物膜ＯＸＦ１は、側面ＣＧａの上及び第２領域ＦＳ２の上に配置されている。第１酸化物膜ＯＸＦ１は、例えば、ＳｉＯ２により形成されている。
窒化物膜ＮＦは、第１酸化物膜ＯＸＦ１の上に配置されている。窒化物膜ＮＦは、例えば、窒化珪素（Ｓｉ３Ｎ４）により形成されている。第２酸化物膜ＯＸＦ２は、窒化物膜ＮＦの上に配置されている。第２酸化物膜ＯＸＦ２は、例えばＳｉＯ２により形成されている。
第２ゲート電極ＭＧは、第２領域ＦＳ２にある積層膜ＬＦの上に配置されている。第２ゲート電極ＭＧは、側面ＣＧａの上にある積層膜ＬＦを介して対向するように配置されている。第２ゲート電極ＭＧは、例えば、不純物がドープされた多結晶のＳｉにより形成されている。第２ゲート電極ＭＧは、第１ゲート電極ＣＧよりも高さが低い。
ソース領域ＳＲ、ドレイン領域ＤＲ、チャネル領域ＣＲ、ゲート絶縁膜ＧＯ、積層膜ＬＦ、第１ゲート電極ＣＧ及び第２ゲート電極ＭＧは、ＭＯＮＯＳトランジスタＴｒを構成している。
サイドウォールスペーサＳＷＳは、第２ゲート電極ＭＧ及び第２ゲート電極ＭＧよりも上方に位置する側面ＣＧａを覆うように配置されている。第２ゲート電極ＭＧを覆うサイドウォールスペーサＳＷＳには、開口が設けられている。サイドウォールスペーサＳＷＳは、例えば、Ｓｉ３Ｎ４により形成されている。
シリサイド膜ＳＩＬは、上面ＣＧｂに配置されている。また、シリサイド膜ＳＩＬは、サイドウォールスペーサＳＷＳの開口から露出する第２ゲート電極ＭＧの表面に配置されている。シリサイド膜ＳＩＬは、ソース領域ＳＲ及びドレイン領域ＤＲが設けられている部分の第１面ＦＳにも配置されている。シリサイド膜ＳＩＬは、例えばコバルト（Ｃｏ）とＳｉとの化合物により形成されている。
層間絶縁膜ＩＬＤは、第１面ＦＳの上に配置されている。層間絶縁膜ＩＬＤは、ＭＯＮＯＳトランジスタＴｒを覆うように配置されている。層間絶縁膜ＩＬＤは、例えば、ＳｉＯ２により形成されている。
層間絶縁膜ＩＬＤには、コンタクトホールＣＨが設けられている、コンタクトホールＣＨは、層間絶縁膜ＩＬＤを貫通している。コンタクトホールＣＨは、ソース領域ＳＲ及びドレイン領域ＤＲの上に設けられている。図２においては図示されていないが、コンタクトホールＣＨは、第１ゲート電極ＣＧ及び第２ゲート電極ＭＧの上にも設けられている。このことを別の観点からいえば、コンタクトホールＣＨからはシリサイド膜ＳＩＬが露出している。
コンタクトプラグＣＰは、コンタクトホールＣＨ中に配置されている。コンタクトプラグＣＰは、シリサイド膜ＳＩＬを介し、ソース領域ＳＲ、ドレイン領域ＤＲ、第１ゲート電極ＣＧ及び第２ゲート電極ＭＧに電気的に接続されている。コンタクトプラグＣＰは、例えばタングステン（Ｗ）により形成されている。
配線層ＷＬは、層間絶縁膜ＩＬＤの上に配置されている。配線層ＷＬは、コンタクトプラグＣＰに電気的に接続されている。すなわち、配線層ＷＬは、コンタクトプラグＣＰ及びシリサイド膜ＳＩＬを介してソース領域ＳＲ、ドレイン領域ＤＲ、第１ゲート電極ＣＧ及び第２ゲート電極ＭＧに電気的に接続されている。配線層ＷＬは、例えばアルミニウム（Ａｌ）、Ａｌ合金、銅（Ｃｕ）、Ｃｕ合金等により形成されている。
第１実施形態に係る半導体装置の製造方法を説明する。
図３に示すように、第１実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。
フロントエンド工程Ｓ１は、ゲート絶縁膜形成工程Ｓ１１と、第１ゲート電極形成工程Ｓ１２と、積層膜形成工程Ｓ１３と、第２ゲート電極形成工程Ｓ１４と、第１不純物注入工程Ｓ１５と、積層膜除去工程Ｓ１６と、サイドウォールスペーサ形成工程Ｓ１７と、第２不純物注入工程Ｓ１８と、シリサイド膜形成工程Ｓ１９とを有している。バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線層形成工程Ｓ２３とを有している。
図４に示すように、ゲート絶縁膜形成工程Ｓ１１が行われる前には、第１領域ＦＳ１と第２領域ＦＳ２とを含む第１面ＦＳを有する半導体基板ＳＵＢが準備される。図５に示すように、ゲート絶縁膜形成工程Ｓ１１においては、ゲート絶縁膜ＧＯの形成が行われる。ゲート絶縁膜ＧＯの形成は、例えば、第１面ＦＳを熱酸化することにより行われる。
図６に示すように、第１ゲート電極形成工程Ｓ１２においては、第１ゲート電極ＣＧの形成が行われる。第１ゲート電極形成工程Ｓ１２においては、第１に、第１ゲート電極ＣＧを構成する材料の成膜が行われる。この成膜は、例えばＣＶＤ（Chemical Vapor Deposition）により行われる。
第１ゲート電極形成工程Ｓ１２においては、第２に、成膜された第１ゲート電極ＣＧを構成する材料の上に、フォトレジストが塗布されるとともに、当該フォトレジストがフォトリソグラフィによりパターンニングされる。
第１ゲート電極形成工程Ｓ１２においては、第３に、成膜された第１ゲート電極ＣＧを構成する材料のエッチングが行われる。このエッチングは、上記のフォトレジストをマスクとして行われる。このエッチングは、第１エッチングと、第１エッチングの後に行われる第２エッチングにより行われる。
第１エッチング及び第２エッチングは、例えば、フルオロカーボン系の反応性ガスを含むエッチングガスを用いたＲＩＥ（Reactive Ion Etching）等の異方性エッチングにより行われる。
第１エッチングの温度は、第２エッチングの温度よりも低いことが好ましい（第２エッチングの温度は、第１エッチングの温度よりも高いことが好ましい）。第１エッチングに用いられるエッチングガス中におけるフッ素濃度は、第２エッチングに用いられるエッチングガス中におけるフッ素濃度よりも低いことが好ましい（第２エッチングに用いられるエッチングガス中におけるフッ素濃度は、第１エッチングに用いられるエッチングガス中におけるフッ素濃度よりも高いことが好ましい）。
エッチング温度が低くなるほど、エッチングの際の側面ＣＧａ上における重合膜の形成が阻害される。また、エッチングガス中におけるフッ素濃度が低くなるほど、エッチングの際の側面ＣＧａ上の重合膜の形成が阻害される。重合膜の形成が阻害されるほど、深さ方向におけるエッチング速度と幅方向におけるエッチング速度の比が小さくなる。
そのため、第１エッチングの温度を第２エッチングの温度よりも低くする又は第１エッチングに用いられるエッチングガス中におけるフッ素濃度を第２エッチングに用いられるエッチングガス中におけるフッ素濃度よりも低くすることにより、角度θ１を小さくすることができる。
なお、第１ゲート電極ＣＧの形成後には、第１ゲート電極ＣＧをマスクとするＲＩＥ等の異方性エッチングが行われることにより、第１領域ＦＳ１以外に位置する第１面ＦＳ上のゲート絶縁膜ＧＯが除去される。
図７に示すように、積層膜形成工程Ｓ１３においては、積層膜ＬＦが形成される。積層膜形成工程Ｓ１３は、第１酸化物膜ＯＸＦ１、窒化物膜ＮＦ及び第２酸化物膜ＯＸＦ２を構成する材料を、ＣＶＤ等により順次成膜することにより行われる。
図８に示すように、第２ゲート電極形成工程Ｓ１４においては、第２ゲート電極ＭＧの形成が行われる。第２ゲート電極形成工程Ｓ１４においては、第１に、第２ゲート電極ＭＧを構成する材料の成膜が、ＣＶＤ等により行われる。第２ゲート電極形成工程Ｓ１４においては、第２に、成膜された第２ゲート電極ＭＧを構成する材料に対するエッチバックが行われる。
図９に示すように、第１不純物注入工程Ｓ１５においては、第１部分ＳＲ１及び第１部分ＤＲ１の形成が行われる。第１部分ＳＲ１及び第１部分ＤＲ１の形成は、第１ゲート電極ＣＧ及び第２ゲート電極ＭＧをマスクとするイオン注入により行われる。
図１０に示すように、積層膜除去工程Ｓ１６においては、上面ＣＧｂを覆う積層膜ＬＦの除去が行われる。上面ＣＧｂを覆う積層膜ＬＦの除去は、ＲＩＥ等の異方性エッチングにより行われる。
なお、突出部ＣＧｄの下方にある積層膜ＬＦを構成する材料は、異方性エッチングの際に突出部ＣＧｄが庇として作用することにより、除去され難い。
図１１に示すように、サイドウォールスペーサ形成工程Ｓ１７においては、サイドウォールスペーサＳＷＳの形成が行われる。サイドウォールスペーサ形成工程Ｓ１７においては、第１に、サイドウォールスペーサＳＷＳを構成する材料の成膜が行われる。サイドウォールスペーサ形成工程Ｓ１７においては、第２に、成膜されたサイドウォールスペーサＳＷＳを構成する材料のエッチバックが行われる。
なお、突出部ＣＧｄの下方にあるサイドウォールスペーサＳＷＳを構成する材料は、エッチバックの際に突出部ＣＧｄが庇として作用することにより、除去され難い。
図１２に示すように、第２不純物注入工程Ｓ１８においては、第２部分ＳＲ２及び第２部分ＤＲ２の形成が行われる。第２部分ＳＲ２及び第２部分ＤＲ２の形成は、第１ゲート電極ＣＧ、第２ゲート電極ＭＧ及びサイドウォールスペーサＳＷＳをマスクとするイオン注入により行われる。
図１３に示すように、シリサイド膜形成工程Ｓ１９においては、シリサイド膜ＳＩＬの形成が行われる。シリサイド膜形成工程Ｓ１９においては、第１に、Ｃｏ等の成膜がスパッタリング等により行われる。シリサイド膜形成工程Ｓ１９においては、第２に、熱処理が行われる。この熱処理により、Ｃｏ等の膜と接している半導体基板ＳＵＢ、第１ゲート電極ＣＧ及び第２ゲート電極ＭＧのＳｉが、成膜されたＣｏ等と反応することにより、シリサイド化する。なお、半導体基板ＳＵＢ、第１ゲート電極ＣＧ及び第２ゲート電極ＭＧのＳｉと反応することなく残存したＣｏ等の膜は、エッチングにより除去される。
図１４に示すように、層間絶縁膜形成工程Ｓ２１においては、層間絶縁膜ＩＬＤの形成が行われる。層間絶縁膜形成工程Ｓ２１においては、第１に、層間絶縁膜ＩＬＤを構成する材料の成膜が行われる。層間絶縁膜形成工程Ｓ２１においては、第２に、層間絶縁膜ＩＬＤの平坦化が、ＣＭＰ（Chemical Mechanical Polishing）等により行われる。
図１５に示すように、コンタクトプラグ形成工程Ｓ２２においては、コンタクトプラグＣＰの形成が行われる。コンタクトプラグ形成工程Ｓ２２においては、第１に、コンタクトホールＣＨの形成が、ＲＩＥ等の異方性エッチングにより行われる。コンタクトプラグ形成工程Ｓ２２においては、第２に、コンタクトプラグＣＰを構成する材料のコンタクトホールＣＨへの埋め込みがＣＶＤ等により行われる。コンタクトプラグ形成工程Ｓ２２においては、第３に、コンタクトホールＣＨからはみ出したコンタクトプラグＣＰを構成する材料の除去がＣＭＰ等により行われる。
配線層形成工程Ｓ２３においては、配線層ＷＬの形成が行われる。配線層形成工程Ｓ２３においては、第１に、配線層ＷＬを構成する材料の成膜がスパッタリング等により行われる。配線層形成工程Ｓ２３においては、第２に、成膜された配線層ＷＬを構成する材料のパターンニングがフォトリソグラフィ及びエッチングにより行われる。以上により、図２に示される第１実施形態に係る半導体装置の構造が形成される。
第１実施形態に係る半導体装置の効果を、比較例と対比しながら説明する。
図１６に示すように、比較例に係る半導体装置において、側面ＣＧａは、突出部ＣＧｄを有していない。そのため、比較例に係る半導体装置においては、積層膜除去工程Ｓ１６が行われる際に、第２ゲート電極ＭＧよりも上方にある側面ＣＧａを覆う積層膜ＬＦが除去されやすい。その結果、比較例に係る半導体装置においては、第２ゲート電極ＭＧよりも上方にある側面ＣＧａが露出しやすい。
第２ゲート電極ＭＧよりも上方にある側面ＣＧａが積層膜ＬＦで覆われていない場合には（第２ゲート絶縁膜ＭＧよりも上方にある側面ＣＧａが露出している場合には）、第１ゲート電極ＣＧ及び第２ゲート電極ＭＧがシリサイド化されることにより、第１ゲート電極ＣＧと第２ゲート電極ＭＧとが互いに短絡しやすい。
他方で、第１実施形態に係る半導体装置において、側面ＣＧａは、突出部ＣＧｄを有している。突出部ＣＧｄよりも下方にある積層膜ＬＦは、突出部ＣＧｄが積層膜除去工程Ｓ１６において庇として作用することにより、除去されがたい。すなわち、第１実施形態に係る半導体装置においては、第２ゲート電極ＭＧよりも上方にある側面ＣＧａが積層膜ＬＦにより覆われた状態を維持しやすい。
また、第１実施形態に係る半導体装置においては、サイドウォールスペーサＳＷＳを形成する際に、突出部ＣＧｄが庇として作用することにより、側面ＣＧａがサイドウォールスペーサＳＷＳにより覆われた状態を維持しやすい。そのため、第１実施形態に係る半導体装置によると、第１ゲート電極ＣＧと第２ゲート電極ＭＧとの短絡を抑制することができる。
第１部分ＣＧａ１と上面ＣＧｂとがなす角度θ１が鋭角である場合、第１ゲート電極ＣＧを形成する際のエッチング条件を調整することにより、突出部ＣＧｄを形成することができる。そのため、この場合には、製造プロセスに大幅な変更を加えることなく、第１実施形態に係る半導体装置を製造することができる。
（第２実施形態）
第２実施形態に係る半導体装置の構成を説明する。なお、第１実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さないものとする。
第２実施形態に係る半導体装置は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＯと、第１ゲート電極ＣＧと、積層膜ＬＦと、第２ゲート電極ＭＧと、サイドウォールスペーサＳＷＳと、シリサイド膜ＳＩＬと、層間絶縁膜ＩＬＤと、配線層ＷＬとを有している。
半導体基板ＳＵＢは、第１領域ＦＳ１と第２領域ＦＳ２とを含む第１面ＦＳと、第２面ＳＳとを有している。半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲと、チャネル領域ＣＲとを有している。
第１ゲート電極ＣＧは、側面ＣＧａと、上面ＣＧｂと、底面ＣＧｃとを有している。側面ＣＧａは、突出部ＣＧｄを含んでいる。側面ＣＧａは、第１部分ＣＧａ１と、第２部分ＣＧａ２とを有している。積層膜ＬＦは、第１酸化物膜ＯＸＦ１と、窒化物膜ＮＦと、第２酸化物膜ＯＸＦ２とを有している。これらの点に関して、第２実施形態に係る半導体装置は、第１実施形態に係る半導体装置と共通している。
しかしながら、第２実施形態に係る半導体装置は、側面ＣＧａの構成の詳細に関して、第１実施形態に係る半導体装置と異なっている。
第２実施形態に係る半導体装置においては、図１７に示すように、角度θ２は、角度θ１に等しい。すなわち、第１部分ＣＧａ１に位置する側面ＣＧａと第２部分ＣＧａ２に位置する側面ＣＧａとは、平行（面一）になっている。
第２実施形態に係る半導体装置の製造方法を説明する。なお、第１実施形態に係る半導体装置の製造方法と異なる点を主に説明し、重複する説明は繰り返さない。
第２実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。
フロントエンド工程Ｓ１は、ゲート絶縁膜形成工程Ｓ１１と、第１ゲート電極形成工程Ｓ１２と、積層膜形成工程Ｓ１３と、第２ゲート電極形成工程Ｓ１４と、第１不純物注入工程Ｓ１５と、積層膜除去工程Ｓ１６と、サイドウォールスペーサ形成工程Ｓ１７と、第２不純物注入工程Ｓ１８と、シリサイド膜形成工程Ｓ１９とを有している。バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線層形成工程Ｓ２３とを有している。
これらの点に関して、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と共通している。しかしながら、第２実施形態に係る半導体装置の製造方法は、第１ゲート電極形成工程Ｓ１２の詳細に関して、第１実施形態に係る半導体装置の製造方法と異なっている。
第２実施形態に係る半導体装置の製造方法においては、第１ゲート電極形成工程Ｓ１２は、エッチング条件を変更することなく行われる。すなわち、エッチングガス中におけるフッ素濃度は一定であり、エッチング温度は一定である。そのため、第２実施形態に係る半導体装置においては、側面ＣＧａの傾斜角が一定となる（角度θ１と角度θ２とが等しくなる）。
第２実施形態に係る半導体装置の効果を説明する。なお、第１実施形態に係る半導体装置の効果と異なる点を主に説明し、重複する説明は繰り返さないものとする。
第２実施形態に係る半導体装置においては、第１ゲート電極形成工程Ｓ１２のエッチング条件を変更されない。そのため、第１実施形態に係る半導体装置と比較して、第１ゲート電極形成工程Ｓ１２をさらに簡易化することができる。
（第３実施形態）
第３実施形態に係る半導体装置の構成を説明する。なお、第１実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さないものとする。
第３実施形態に係る半導体装置は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＯと、第１ゲート電極ＣＧと、積層膜ＬＦと、第２ゲート電極ＭＧと、サイドウォールスペーサＳＷＳと、シリサイド膜ＳＩＬと、層間絶縁膜ＩＬＤと、配線層ＷＬとを有している。
半導体基板ＳＵＢは、第１領域ＦＳ１と第２領域ＦＳ２とを含む第１面ＦＳと、第２面ＳＳとを有している。半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲと、チャネル領域ＣＲとを有している。
第１ゲート電極ＣＧは、側面ＣＧａと、上面ＣＧｂと、底面ＣＧｃとを有している。側面ＣＧａは、突出部ＣＧｄを含んでいる。側面ＣＧａは、第１部分ＣＧａ１と、第２部分ＣＧａ２とを有している。積層膜ＬＦは、第１酸化物膜ＯＸＦ１と、窒化物膜ＮＦと、第２酸化物膜ＯＸＦ２とを有している。これらの点に関して、第３実施形態に係る半導体装置は、第１実施形態に係る半導体装置と共通している。
しかしながら、第３実施形態に係る半導体装置は、側面ＣＧａの構成の詳細に関して、第１実施形態に係る半導体装置と異なっている。
第３実施形態に係る半導体装置においては、図１８に示すように、角度θ２は、鈍角となっている。すなわち、角度θ２は、９０°を超えている。上面ＣＧｂは、幅Ｗ１を有している。底面ＣＧｃは、幅Ｗ２を有している。幅Ｗ２は、幅Ｗ１よりも大きいことが好ましい。幅Ｗ１は、ソース領域ＳＲからドレイン領域ＤＲに向かう方向における上面ＣＧｂの幅である。すなわち、幅Ｗ１は、ＭＯＮＯＳトランジスタＴｒのチャネル長方向における上面ＣＧｂの幅である。幅Ｗ２は、ＭＯＮＯＳトランジスタＴｒのチャネル長方向における底面ＣＧｃの幅である。幅Ｗ２は、ＭＯＮＯＳトランジスタＴｒのチャネル長に相当する。
第３実施形態に係る半導体装置の製造方法を説明する。なお、第１実施形態に係る半導体装置の製造方法と異なる点を主に説明し、重複する説明は繰り返さない。
第３実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。
フロントエンド工程Ｓ１は、ゲート絶縁膜形成工程Ｓ１１と、第１ゲート電極形成工程Ｓ１２と、積層膜形成工程Ｓ１３と、第２ゲート電極形成工程Ｓ１４と、第１不純物注入工程Ｓ１５と、積層膜除去工程Ｓ１６と、サイドウォールスペーサ形成工程Ｓ１７と、第２不純物注入工程Ｓ１８と、シリサイド膜形成工程Ｓ１９とを有している。バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線層形成工程Ｓ２３とを有している。
これらの点に関して、第３実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と共通している。しかしながら、第３実施形態に係る半導体装置の製造方法は、第１ゲート電極形成工程Ｓ１２の詳細に関して、第１実施形態に係る半導体装置の製造方法と異なっている。
第３実施形態に係る半導体装置の製造方法においては、第１エッチングと、第２エッチングとが行われる。しかしながら、第１エッチングの温度と第２エッチングとの温度差、第１エッチングに用いられるエッチングガス中のフッ素濃度と第２エッチングガスに用いられるエッチングガス中のフッ素濃度との差は、第１実施形態に係る半導体装置の製造方法と比較して大きくなっている。そのため、第４実施形態に係る半導体装置においては、第２エッチングにおいて重合膜の形成が促進され、角度θ２が鈍角化する。
第３実施形態に係る半導体装置の効果を説明する。なお、第１実施形態に係る半導体装置の効果と異なる点を主に説明し、重複する説明は繰り返さないものとする。
半導体装置の製造工程における第３実施形態に係る半導体装置においては、角度θ２が鈍角であり、幅Ｗ２が幅Ｗ１よりも大きくなっている。そのため、底面ＣＧｃのチャネル長方向における端は、第１面ＦＳに垂直な方向からみた場合に、上面ＣＧｂのチャネル長方向における端よりも外側に位置する。そのため、第３実施形態に係る半導体装置によると、幅Ｗ２を測長ＳＥＭ（Secondary Electron Microscope）等で測定することで、ＭＯＮＯＳトランジスタＴｒのゲート長をインライン管理することができる。
（第４実施形態）
第４実施形態に係る半導体装置の構成を説明する。なお、第１実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さないものとする。
第４実施形態に係る半導体装置は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＯと、第１ゲート電極ＣＧと、積層膜ＬＦと、第２ゲート電極ＭＧと、サイドウォールスペーサＳＷＳと、シリサイド膜ＳＩＬと、層間絶縁膜ＩＬＤと、配線層ＷＬとを有している。
半導体基板ＳＵＢは、第１領域ＦＳ１と第２領域ＦＳ２とを含む第１面ＦＳと、第２面ＳＳとを有している。半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲと、チャネル領域ＣＲとを有している。
第１ゲート電極ＣＧは、側面ＣＧａと、上面ＣＧｂと、底面ＣＧｃとを有している。側面ＣＧａは、突出部ＣＧｄを含んでいる。側面ＣＧａは、第１部分ＣＧａ１と、第２部分ＣＧａ２とを有している。積層膜ＬＦは、第１酸化物膜ＯＸＦ１と、窒化物膜ＮＦと、第２酸化物膜ＯＸＦ２とを有している。これらの点に関して、第４実施形態に係る半導体装置は、第１実施形態に係る半導体装置と共通している。
しかしながら、第４実施形態に係る半導体装置は、第１ゲート電極ＣＧの構造の詳細に関して、第１実施形態に係る半導体装置と異なっている。
図１９に示すように、第４実施形態に係る半導体装置においては、側面ＣＧａは、凹部ＣＧｅを有している。凹部ＣＧｅにおいて、側面ＣＧａは、第２ゲート電極ＭＧとは反対側に窪んでいる。凹部ＣＧｅは、突出部ＣＧｄよりも下方であって、第２ゲート電極ＭＧよりも上方に位置している。
第１ゲート電極ＣＧは、第１層ＣＧ１と、第２層ＣＧ２と、第３層ＣＧ３とを有していてもよい。第２層ＣＧ２は、第１層ＣＧ１の上に配置されている。第３層ＣＧ３は、ゲート絶縁膜ＧＯの上に配置されている。第１層ＣＧ１は、第３層ＣＧ３の上に配置されている。凹部ＣＧｅは、第１層ＣＧ１に位置する側面ＣＧａに設けられている。
第１層ＣＧ１に対するエッチングレートは、第２層ＣＧ２及び第３層ＣＧ３に対するエッチングレートよりも高くてもよい。第１層ＣＧ１は、第２層ＣＧ２及び第３層ＣＧ３を構成する多結晶のＳｉよりも酸素濃度が高い多結晶のＳｉであってもよい。第１層ＣＧ１はアモルファスＳｉであり、第２層ＣＧ２及び第３層ＣＧ３は多結晶のＳｉであってもよい。
第４実施形態に係る半導体装置の製造方法を説明する。なお、第１実施形態に係る半導体装置の製造方法と異なる点を主に説明し、重複する説明は繰り返さない。
第４実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。
フロントエンド工程Ｓ１は、ゲート絶縁膜形成工程Ｓ１１と、第１ゲート電極形成工程Ｓ１２と、積層膜形成工程Ｓ１３と、第２ゲート電極形成工程Ｓ１４と、第１不純物注入工程Ｓ１５と、積層膜除去工程Ｓ１６と、サイドウォールスペーサ形成工程Ｓ１７と、第２不純物注入工程Ｓ１８と、シリサイド膜形成工程Ｓ１９とを有している。バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線層形成工程Ｓ２３とを有している。
これらの点に関して、第４実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と共通している。しかしながら、第４実施形態に係る半導体装置の製造方法は、第１ゲート電極形成工程Ｓ１２の詳細に関して、第１実施形態に係る半導体装置の製造方法と異なっている。
第４実施形態に係る半導体装置の製造方法においては、第１ゲート電極形成工程Ｓ１２は、エッチング条件を変更することなく行われる。すなわち、エッチングガス中におけるフッ素濃度は一定であり、エッチング温度は一定である。しかしながら、第４実施形態に係る半導体装置の製造方法においては、第１層ＣＧ１に対するエッチングレートが第２層ＣＧ２及び第３層ＣＧ３に対するエッチングレートよりも高いため、側面ＣＧａに凹部ＣＧｅを形成することができる。
第４実施形態に係る半導体装置の効果を説明する。なお、第１実施形態に係る半導体装置の効果と異なる点を主に説明し、重複する説明は繰り返さないものとする。
第４実施形態に係る半導体装置においては、第１ゲート電極形成工程Ｓ１２のエッチング条件を変更されない。そのため、第１実施形態に係る半導体装置と比較して、第１ゲート電極形成工程Ｓ１２をさらに簡易化することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＮＬ アナログ回路、ＣＧ 第１ゲート電極、ＣＧ１ 第１層、ＣＧ２ 第２層、ＣＧ３ 第３層、ＣＧａ 側面、ＣＧａ１ 第１部分、ＣＧａ２ 第２部分、ＣＧｂ 上面、ＣＧｃ 底面、ＣＧｄ 突出部、ＣＧｅ 凹部、ＣＨ コンタクトホール、ＣＰ コンタクトプラグ、ＣＲ チャネル領域、ＤＲ ドレイン領域、ＤＲ１ 第１部分、ＤＲ２ 第２部分、ＦＳ 第１面、ＦＳ１ 第１領域、ＦＳ２ 第２領域、ＧＯ ゲート絶縁膜、ＩＬＤ 層間絶縁膜、ＬＦ 積層膜、ＬＯＧ ロジック回路、ＮＦ 窒化物膜、ＮＶＭ 不揮発性メモリ回路、ＯＸＦ１ 第１酸化物膜、ＯＸＦ２ 第２酸化物膜、Ｓ１ フロントエンド工程、Ｓ２ バックエンド工程、Ｓ１１ ゲート絶縁膜形成工程、Ｓ１２ 第１ゲート電極形成工程、Ｓ１３ 積層膜形成工程、Ｓ１４ 第２ゲート電極形成工程、Ｓ１５ 第１不純物注入工程、Ｓ１６ 積層膜除去工程、Ｓ１７ サイドウォールスペーサ形成工程、Ｓ１８ 第２不純物注入工程、Ｓ１９ シリサイド膜形成工程、Ｓ２１ 層間絶縁膜形成工程、Ｓ２２ コンタクトプラグ形成工程、Ｓ２３ 配線層形成工程、ＳＩＬ シリサイド膜、ＳＲ ソース領域、ＳＲ１ 第１部分、ＳＲ２ 第２部分、ＳＳ 第２面、ＳＵＢ 半導体基板、ＳＷＳ サイドウォールスペーサ、Ｔｒ ＭＯＮＯＳトランジスタ、ＶＭ 揮発性メモリ回路、Ｗ１，Ｗ２ 幅、ＷＬ 配線層。

Claims (13)

  1. 第１領域と、前記第１領域に隣接する第２領域とを含む第１面を有する半導体基板と、
    前記第１領域の上に配置されるゲート絶縁膜と、
    前記ゲート絶縁膜の上に配置され、かつ、側面を有する第１ゲート電極と、
    前記第２領域の上及び前記側面の上に配置される第１酸化物膜と、前記第１酸化物膜の上に配置される窒化物膜と、前記窒化物膜の上に配置される第２酸化物膜とを有する積層膜と、
    前記第２領域にある前記積層膜の上に配置される第２ゲート電極とを備え、
    前記第２ゲート電極よりも上方にある前記側面は、前記第２ゲート電極側に向かって突出する突出部を含む、半導体装置。
  2. 前記第１ゲート電極は、上面をさらに有し、
    前記側面は、前記上面に連なる第１部分を含み、
    前記第１部分と前記上面とがなす角度は、９０°未満である、請求項１に記載の半導体装置。
  3. 前記第１ゲート電極は、前記上面の反対面である底面をさらに有し、
    前記側面は、前記上面側から前記底面側にわたって、前記上面に対して一定の角度をなす、請求項２に記載の半導体装置。
  4. 前記第１ゲート電極は、前記上面の反対面である底面をさらに有し、
    前記側面は、前記第１部分及び前記底面に連なる第２部分をさらに含み、
    前記第２部分と前記上面とがなす角度は、９０°以上である、請求項２に記載の半導体装置。
  5. 前記第２部分と前記上面とがなす角度は、鈍角である、請求項４に記載の半導体装置。
  6. 前記底面の幅は、前記上面の幅よりも大きい、請求項５に記載の半導体装置。
  7. 前記積層膜は、前記第２ゲート電極よりも上方にある前記側面を被覆する、請求項２に記載の半導体装置。
  8. 前記第２ゲート電極及び前記第２ゲート電極よりも上方に位置する前記側面を覆うように配置されるサイドウォールスペーサをさらに備える、請求項１に記載の半導体装置。
  9. 前記第２ゲート電極よりも上方にある前記側面は、前記突出部よりも下方に位置し、かつ、前記第２ゲート電極とは逆方向に窪む凹部を含む、請求項１に記載の半導体装置。
  10. 前記第２ゲート電極は、第１層と、前記第１層の上にあり、かつ、前記第１層よりもエッチングゲートが低い第２層とを有し、
    前記凹部は、前記第１層に形成される、請求項９に記載の半導体装置。
  11. 第１領域と、前記第１領域に隣接する第２領域とを含む第１面を有する半導体基板を準備する工程と、
    前記第１領域の上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の上に側面を有する第１ゲート電極を形成する工程と、
    前記第２領域の上及び前記側面の上に配置される第１酸化物膜と、前記第１酸化物膜の上に配置される窒化物膜と、前記窒化物膜の上に配置される第２酸化物膜とを有する積層膜を形成する工程と、
    前記積層膜の上に第２ゲート電極を形成する工程とを備え、
    前記第１ゲート電極は、前記第２ゲート電極よりも上方にある前記側面が前記第２ゲート電極側に向かって突出する突出部を含むように形成される、半導体装置の製造方法。
  12. 前記第１ゲート電極は、上面と、前記上面の反対面である底面とをさらに有し、
    前記側面は、前記上面に連なる第１部分と、前記第１部分及び前記底面に連なる第２部分とを含み、
    前記第１ゲート電極は、第１エッチングと、前記第１エッチングの後に行われる第２エッチングとにより形成され、
    前記第２エッチングにおける温度は、前記第１エッチングにおける温度よりも高い、請求項１１に記載の半導体装置の製造方法。
  13. 前記第１ゲート電極は、上面と、前記上面の反対面である底面とをさらに有し、
    前記側面は、前記上面に連なる第１部分と、前記第１部分及び前記底面に連なる第２部分とを含み、
    前記第１ゲート電極は、第１エッチングと、前記第１エッチングの後に行われる第２エッチングとにより形成され、
    前記第２エッチングに用いられるエッチングガス中におけるフッ素濃度は、前記第１エッチングに用いられるエッチングガス中におけるフッ素濃度よりも低い、請求項１１に記載の半導体装置の製造方法。
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