CN110061004A - 半导体器件 - Google Patents

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Abstract

本发明提供一种包括存储区域和逻辑区域的半导体器件及其制造方法。存储区域包括通过将电荷累积到侧壁绝缘膜中来存储信息的晶体管(存储晶体管)。使存储区域中包括的存储晶体管的侧壁绝缘膜的宽度大于逻辑区域中包括的晶体管(逻辑晶体管)的侧壁绝缘膜的宽度。利用本发明，可以实现作为存储晶体管的展现出优良编程速度的晶体管和包括这种晶体管的半导体器件。

Description

半导体器件
本申请是中国申请号为201610182618.3、申请日为2016年3月28日、发明名称为“半导体器件”的发明专利申请的分案申请。
技术领域
本文讨论的实施例涉及半导体器件。
背景技术
半导体器件中的一种是非易失性存储器。例如，已知一种非易失性存储器，其包括通过将电荷(热载流子)累积到栅极电极侧壁的侧壁绝缘膜中来存储信息的MOS(金属氧化物半导体)型场效应晶体管作为存储晶体管。
对于这种非易失性存储器，已知一种技术，使位于包含存储晶体管的存储部周边的电路部中包括的晶体管的侧壁绝缘膜的厚度增加，以便减小该电路部中包括的晶体管的热载流子的注入效率。
例如，参见第2008/0062745号美国专利申请公开、第2008-244097号日本特开专利公开以及第09-252059号日本特开专利公开。
在设置有通过在侧壁绝缘膜中累积热载流子来存储信息的存储晶体管组的非易失性存储器中，整个非易失性存储器的编程速度取决于单个存储晶体管的编程速度。如果单个存储晶体管的编程速度不足够，则根据非易失性存储器的容量(capacitance)，在包括该非易失性存储器的系统允许的时间段内可能不能够进行预定编程。
发明内容
根据一个方案，提供了一种包括存储区域和逻辑区域的半导体器件，其中存储区域包括第一晶体管，该第一晶体管包括：第一栅极绝缘膜，设置在半导体衬底上方；第一栅极电极，设置在第一栅极绝缘膜上方；第一侧壁绝缘膜，设置在第一栅极电极的侧壁上且设置在半导体衬底上方；以及第一源极区和第一漏极区，在半导体衬底中分别设置在第一栅电极的两侧，第一晶体管通过将电荷累积到第一侧壁绝缘膜中来存储信息；其中逻辑区域包括第二晶体管，该第二晶体管包括：第二栅极绝缘膜，设置在半导体衬底上方；第二栅极电极，设置在第二栅极绝缘膜上方；第二侧壁绝缘膜，设置在第二栅极电极的侧壁上且设置在半导体衬底上方；以及第二源极区和第二漏极区，在半导体衬底中分别设置在第二栅极电极的两侧；并且其中第一侧壁绝缘膜的宽度大于第二侧壁绝缘膜的宽度。
根据另一个方案，提供了一种半导体器件，包括第一晶体管，所述第一晶体管包括：第一栅极绝缘膜，设置在半导体衬底上方；第一栅极电极，设置在所述第一栅极绝缘膜上方；第一侧壁绝缘膜，设置在所述第一栅极电极的侧壁上且设置在所述半导体衬底上方；第一源极区和第一漏极区，其在所述半导体衬底中分别设置在所述第一栅极电极的两侧，且包含第一导电类型杂质；第一沟道区，在所述半导体衬底中设置在所述第一源极区与所述第一漏极区之间，以及第二杂质区，其在所述半导体衬底中设置在所述第一沟道区下方，且包含与第一导电类型不同的第二导电类型的杂质，所述杂质的浓度高于所述第一沟道区的杂质的浓度，所述第一晶体管通过将电荷累积到所述第一侧壁绝缘膜中来存储信息。
根据另一个方案，提供了一种制造半导体器件的方法，包括：
在半导体衬底的第一区域中形成第一杂质区；
在所述半导体衬底的第二区域中形成第二杂质区；
在所述第一杂质区上方通过外延生长形成第一沟道区；
形成隔离膜，所述隔离膜将所述半导体衬底中的第一区域和第二区域分开；
在所述第一区域上方形成第一栅极绝缘膜；
在所述第二区域上方形成第二栅极绝缘膜；
在所述第一栅极绝缘膜和第二栅极绝缘膜上方形成栅极电极膜；
在所述第一区域上方形成所述栅极电极膜的第一栅极电极，在所述第二区域上方保留所述栅极电极膜；
在所述第一栅极电极的侧壁上和所述第一区域上方形成第一侧壁绝缘膜；
在所述第二区域上方形成所述栅极电极膜的第二栅极电极；
在所述第二栅极电极的侧壁上和所述第二区域上方形成第二侧壁绝缘膜；
在所述第一区域上方的第一栅极电极的两侧形成第一源极区和第一漏极区；以及
在所述第二区域上方的第二栅极电极的两侧形成第二源极区和第二漏极区；
其中，
第一晶体管包括第一杂质区、第一沟道区、第一栅极绝缘膜、第一栅极电极、第一侧壁绝缘膜、第一源极区和第一漏极区；
第二晶体管包括第二杂质区、第二栅极绝缘膜、第二栅极电极、第二侧壁绝缘膜、第二源极区和第二漏极区；
所述第一晶体管通过将电荷累积到所述第一侧壁绝缘膜中来存储信息；以及
所述第一杂质区包括第一杂质和第二杂质，所述第二杂质抑制所述第一杂质的扩散，所述第一杂质至少包括硼，并且所述第二杂质至少包括锗和碳。
利用本发明，可以实现作为存储晶体管的展现出优良编程速度的晶体管和包括这种晶体管的半导体器件。
附图说明
图1示出根据第一实施例的半导体器件的示例；
图2示出根据另一个实施例的半导体器件的示例；
图3A和图3B为电荷注入到存储晶体管的侧壁绝缘膜中的解释性视图；
图4示出根据第二实施例的半导体器件的示例；
图5A至图5C示出根据第二实施例的存储晶体管的编程特性；
图6A和图6B示出根据比较示例的存储晶体管的编程特性；
图7为根据第二实施例的存储晶体管的编程特性的评估的解释性视图；
图8为示出根据第三实施例的半导体器件的制造方法的示例的视图(部分1)；
图9为示出根据第三实施例的半导体器件的制造方法的示例的视图(部分2)；
图10为示出根据第三实施例的半导体器件的制造方法的示例的视图(部分3)；
图11为示出根据第三实施例的半导体器件的制造方法的示例的视图(部分4)；
图12为示出根据第三实施例的半导体器件的制造方法的示例的视图(部分5)；
图13为示出根据第三实施例的半导体器件的制造方法的示例的视图(部分6)；
图14为示出根据第四实施例的半导体器件的制造方法的示例的视图(部分1)；
图15为示出根据第四实施例的半导体器件的制造方法的示例的视图(部分2)；
图16为示出根据第四实施例的半导体器件的制造方法的示例的视图(部分3)；
图17为示出根据第四实施例的半导体器件的制造方法的示例的视图(部分4)；
图18为示出根据第四实施例的半导体器件的制造方法的示例的视图(部分5)；
图19为示出根据第四实施例的半导体器件的制造方法的示例的视图(部分6)；
图20为示出根据第四实施例的半导体器件的制造方法的示例的视图(部分7)；
图21为示出根据第四实施例的半导体器件的制造方法的示例的视图(部分8)；
图22为示出根据第四实施例的半导体器件的制造方法的示例的视图(部分9)；
图23为示出根据第四实施例的半导体器件的制造方法的示例的视图(部分10)；
图24为示出根据第四实施例的半导体器件的制造方法的示例的视图(部分11)；
图25为示出根据第四实施例的半导体器件的制造方法的示例的视图(部分12)；
图26为示出根据第五实施例的半导体器件的制造方法的示例的视图(部分1)；
图27为示出根据第五实施例的半导体器件的制造方法的示例的视图(部分2)；
图28为示出根据第五实施例的半导体器件的制造方法的示例的视图(部分3)；
图29为示出根据第五实施例的半导体器件的制造方法的示例的视图(部分4)；
图30为示出根据第五实施例的半导体器件的制造方法的示例的视图(部分5)；
图31为示出根据第五实施例的半导体器件的制造方法的示例的视图(部分6)；
图32示出根据第六实施例的半导体器件的第一构造示例；
图33示出根据第六实施例的半导体器件的第二构造示例；
图34为示出根据第七实施例的半导体器件的制造方法的示例的视图(部分1)；
图35为示出根据第七实施例的半导体器件的制造方法的示例的视图(部分2)；
图36为示出根据第八实施例的半导体器件的制造方法的示例的视图(部分1)；
图37为示出根据第八实施例的半导体器件的制造方法的示例的视图(部分2)；
图38为示出根据第八实施例的半导体器件的制造方法的示例的视图(部分3)；
图39为示出根据第八实施例的半导体器件的制造方法的示例的视图(部分4)；
图40示出比较示例的存储晶体管；
图41示出双位单元式(twin-bit cell type)非易失性存储器的示例；
图42为双位单元式非易失性存储器的编程操作的解释性视图；
图43为双位单元式非易失性存储器的读取操作的解释性视图；
图44为双位单元式非易失性存储器的擦除操作的解释性视图；
图45为双位单元式非易失性存储器的面积的解释性视图；
图46示出根据实施例的存储晶体管的示例；
图47A至图47D示出当磷用于LDD(轻掺杂漏极)区的杂质时的浓度分布曲线的示例；
图48A至图48D示出当砷用于LDD区的杂质时的浓度分布曲线的示例；
图49示出具有SCR(屏蔽)层的存储晶体管的编程特性的示例；
图50示出具有SCR层的存储晶体管的擦除特性的示例；
图51A和图51B为示出具有SCR层的存储晶体管的编程特性的LDD区浓度依赖性的视图(部分1)；
图52A和图52B为示出具有SCR层的存储晶体管的编程特性的LDD区浓度依赖性的视图(部分2)；
图53A和图53B为示出具有SCR层的存储晶体管的编程特性的LDD区浓度依赖性的视图(部分3)；
图54为示出具有SCR层的存储晶体管的编程特性的SCR层浓度依赖性和SD区杂质类型依赖性的视图(部分1)；
图55为示出具有SCR层的存储晶体管的编程特性的SCR层浓度依赖性和SD区杂质类型依赖性的视图(部分2)；
图56示出具有SCR层的存储晶体管的编程特性的另一个示例；
图57示出使用具有SCR层的存储晶体管的非易失性存储器的示例；
图58A和图58B为使用具有SCR层的存储晶体管的非易失性存储器的编程操作的解释性视图；
图59A和图59B为使用具有SCR层的存储晶体管的非易失性存储器的读取操作的解释性视图；
图60A和图60B为使用具有SCR层的存储晶体管的非易失性存储器的擦除操作的解释性视图；
图61为示出非易失性存储器的制造方法的示例的视图(部分1)；
图62为示出非易失性存储器的制造方法的示例的视图(部分2)；
图63为示出非易失性存储器的制造方法的示例的视图(部分3)；
图64为示出非易失性存储器的制造方法的示例的视图(部分4)；
图65为示出非易失性存储器的制造方法的示例的视图(部分5)；
图66为示出非易失性存储器的制造方法的另一个示例的视图(部分1)；
图67为示出非易失性存储器的制造方法的另一个示例的视图(部分2)；
图68为示出非易失性存储器的制造方法的另一个示例的视图(部分3)；
图69为示出非易失性存储器的制造方法的另一个示例的视图(部分4)；
图70为示出非易失性存储器的制造方法的另一个示例的视图(部分5)；
图71为示出非易失性存储器的制造方法的另一个示例的视图(部分6)；以及
图72为具有SCR层的存储晶体管的解释性视图。
具体实施方式
下文将参考附图描述一些实施例，其中附图中类似的附图标记表示类似的元件。
首先，将描述第一实施例。
图1示出根据第一实施例的半导体器件的示例。图1示意性地示出根据第一实施例的半导体器件的主要部分的示例性横截面。
图1所示的半导体器件1A是非易失性存储器的示例，并且包括设置在存储区域10a中的晶体管(存储晶体管)10和设置在逻辑区域20a中的晶体管(逻辑晶体管)20。存储晶体管10和逻辑晶体管20形成(混合安装)在p型或n型的共同半导体衬底2上。诸如硅(Si)衬底或硅锗(SiGe)衬底等各种类型的半导体衬底可以用于半导体衬底2。形成存储晶体管10的区域(元件区)和形成逻辑晶体管20的区域(元件区)由使用STI(浅沟槽隔离)、热氧化等形成在半导体衬底2中的元件隔离区3限定。
需指出，虽然图1示出了一个存储晶体管10，但半导体器件1A的存储区域10a可以包括多个存储晶体管10，或者包括至少一个存储晶体管10和另外的存储晶体管。虽然图1示出了一个逻辑晶体管20，但半导体器件1A的逻辑区域20a可以包括多个逻辑晶体管20，或者至少一个逻辑晶体管20和另外的逻辑晶体管。
如图1所示，存储晶体管10包括：栅极绝缘膜11，设置在半导体衬底2上方；栅极电极12，设置在栅极绝缘膜11上方；以及侧壁绝缘膜13，设置在栅极电极12的侧壁上且设置在半导体衬底2上方。存储晶体管10还包括：杂质区14a和杂质区14b，其分别设置在半导体衬底2中的栅极电极12的两侧(沿栅极长度方向的两侧)，且用作源极区或漏极区。存储晶体管10还可以包括：LDD(轻掺杂漏极)区15a和LDD区15b，位于侧壁绝缘膜13下方的半导体衬底2中的用作源极区或漏极区的杂质区14a和杂质区14b的内侧。
在本文中，诸如氧化硅(SiO2)、氮化硅(Si3N4)以及氧化铪(HfO2)等各种类型的绝缘材料可以用于栅极绝缘膜11。例如，基于为存储晶体管10设定的阈值电压来设定栅极绝缘膜11的膜厚度。
除了多晶硅之外，诸如钛(Ti)、钨(W)等金属及其氮化物可以用于栅极电极12。
例如，侧壁绝缘膜13包括作为绝缘膜的氧化物膜13a和氮化物膜13b的堆叠结构。例如，氧化硅用于氧化物膜13a。例如，氮化硅用于氮化物膜13b。例如，氧化物膜13a设置为在栅极电极12的侧壁上且在半导体衬底2上具有L形横截面，且氮化物膜13b设置在氧化物膜13a上。虽然图1示出了具有氧化物膜13a和氮化物膜13b的两层结构的侧壁绝缘膜13，但可以使侧壁绝缘膜13具有通过在具有L形横截面的氧化物膜以及氮化物膜上方另外设置氧化物膜获得的三层结构，或者可以使侧壁绝缘膜13具有四层或更多层绝缘膜的堆叠结构。除此之外，还可以使侧壁绝缘膜43具有氧化物膜或氮化物膜的单层结构。侧壁绝缘膜13设置为使得栅极电极12的栅极长度方向(半导体衬底2的水平面方向)的宽度(厚度)W1设定得大于逻辑晶体管20的侧壁绝缘膜23(后文描述)的宽度(厚度)W2。
杂质区14a和杂质区14b包含预定浓度的预定导电类型的杂质，即，诸如磷(P)或砷(As)等n型杂质，或诸如硼(B)等P型杂质。
LDD区15a和LDD区15b包含导电类型与杂质区14a和杂质区14b中包含的杂质的导电类型相同的杂质，而杂质浓度低于杂质区14a和杂质区14b的杂质浓度。
在存储晶体管10中，位于栅极电极12下方的杂质区14a与杂质区14b之间的(或LDD区15a与LDD区15b之间的)区域用作使载流子(电子或空穴)移动的沟道区16。
存储晶体管10是通过在侧壁绝缘膜13中累积电荷(电子或空穴)来存储信息的非易失性存储晶体管。在具有包括氧化物膜13a和氮化物膜13b的堆叠结构的侧壁绝缘膜13的存储晶体管10中，电荷主要累积在氮化物膜13b中。氮化硅等构成的氮化物膜13b具有电荷捕获水平，而氧化硅等构成的氧化物膜13a抑制在氮化物膜13b中累积的电荷的分散(scattering)。
如图1所示，逻辑晶体管20包括：栅极绝缘膜21，设置在半导体衬底2上方；栅极电极22，设置在栅极绝缘膜21上方；以及侧壁绝缘膜23，设置在栅极电极22的侧壁上且设置在半导体衬底2上方。逻辑晶体管20还包括：杂质区24a和杂质区24b，在半导体衬底2中分别设置在栅极电极22的两侧(栅极长度方向的两侧)，且用作源极区或漏极区。逻辑晶体管20还可以包括：LDD区25a和LDD区25b，位于侧壁绝缘膜23下方的半导体衬底2中的用作源极区或漏极区的杂质区24a和杂质区24b的内侧。
在本文中，诸如氧化硅、氮化硅以及氧化铪等各种类型的绝缘材料可以用于栅极绝缘膜21。例如，基于为逻辑晶体管20设定的阈值电压来设定栅极绝缘膜21的膜厚度。
除了多晶硅之外，诸如钛等金属及其氮化物可以用于栅极电极22。
侧壁绝缘膜23包括氧化硅等构成的氧化物膜，或氮化硅等构成的氮化物膜。侧壁绝缘膜23不一定需要包括氧化物膜和氮化物膜的堆叠结构，因此可以使侧壁绝缘膜23具有诸如氧化物膜或氮化物膜等绝缘膜的单层结构。侧壁绝缘膜23设置为使得栅极电极22的栅极长度方向(半导体衬底2的水平面方向)的宽度(厚度)W2设定得小于存储晶体管10的侧壁绝缘膜13的宽度W1。
杂质区24a和杂质区24b包含预定浓度的n型或p型导电性的杂质。
LDD区25a和LDD区25b包含导电类型与杂质区24a和杂质区24b中包含的杂质的导电类型相同的杂质，而杂质浓度低于杂质区24a和杂质区24b的杂质浓度。
在逻辑晶体管20中，位于栅极电极22下方的杂质区24a与杂质区24b之间的(或LDD区25a与LDD区25b之间的)区域用作使载流子(电子或空穴)移动的沟道区26。
例如，使用逻辑区域20a的逻辑晶体管20，以便在存储区域10a的存储晶体管10上进行编程(写入)和读取(读出)操作。
如下进行存储晶体管10的编程操作和读取操作的每一个。
首先，通过将栅极电极12、杂质区14a、杂质区14b以及半导体衬底2的每一个节点设定为预定电势以产生热载流子，并将产生的热载流子注入到侧壁绝缘膜13中累积(保留)，来进行编程操作。
现在，假设存储晶体管10是n沟道型，半导体衬底2(在非操作期间的沟道区16)为p型，以及杂质区14a和杂质区14b(LDD区15a和LDD区15b)是n型。
如果电子注入到杂质区14b侧的侧壁绝缘膜13(13d)，例如，杂质区14a(源极)和半导体衬底2接地并且正电压施加到栅极电极12和杂质区14b(漏极)。可选择地，负电压可以施加到半导体衬底2。如果以此方式调节这些电势，则在n沟道存储晶体管10中，反转层(未示出)形成在沟道区16中，因此电子通过沟道区16从杂质区14a朝向杂质区14b流动。通过沟道区16朝向杂质区14b流动的电子由于施加到杂质区14b的正电压引起的电场而在杂质区14b的附近变为高能状态，从而产生热电子。在杂质区14b附近产生的热电子通过施加到栅极电极12的正电压引起的电场被注入并累积到杂质区14b侧的侧壁绝缘膜13d中。
例如，通过将杂质区14b(源极)和半导体衬底2接地并将正电压施加到栅极电极12和杂质区14a(漏极)，来进行n沟道存储晶体管10中的读取操作。如果电子已经注入并累积到杂质区14b侧的侧壁绝缘膜13d中，则侧壁绝缘膜13下方的区域、例如LDD区15b感生出正电荷，以增加LDD区15b的电阻。因此，从杂质区14a流动到杂质区14b的电流将减少。如果电子尚未注入并累积到杂质区14b侧的侧壁绝缘膜13d中，则侧壁绝缘膜13下方的区域、例如LDD区15b的电阻将不增加，因此从杂质区14a流动到杂质区14b的电流也不会减少。如上所述，根据从杂质区14a流动到杂质区14b的电流，读出侧壁绝缘膜13d中的电子的存在或不存在(“0”或“1”的信息)。
当进行将电子注入到杂质区14a侧的侧壁绝缘膜13(13c)的编程操作时，施加到杂质区14a和杂质区14b的电压(源极电压和漏极电压)可以从在上述编程操作期间施加的电压切换。而且，类似地，当进行读出侧壁绝缘膜13c的电子的存在或不存在的读取操作时，施加到杂质区14a和杂质区14b的电压(源极电压和漏极电压)可以从在上述读取操作期间施加的电压切换。
存储晶体管10用作根据侧壁绝缘膜13c和侧壁绝缘膜13d的每一个的注入电子的存在或不存在来存储2位信息的存储单元。
当存储晶体管10设定为p沟道型时，半导体衬底2(非操作期间的沟道区16)设定为n型，并且杂质区14a和杂质区14b(LDD区15a和LDD区15b)设定为p型。
在p沟道存储晶体管10中，例如，通过向每一个节点施加具有的符号与在上述编程操作期间施加的电压相反的电压，将空穴注入并累积到侧壁绝缘膜13中。在p沟道存储晶体管10中，例如，通过向每一个节点施加具有的符号与在上述读取操作期间施加的电压相反的电压，来读出侧壁绝缘膜13中存在或不存在空穴。
接下来，描述上述存储晶体管10和逻辑晶体管20的侧壁绝缘膜13和侧壁绝缘膜23。
首先，为了比较，在图2中示出了根据另一个实施例的半导体器件的示例，其中使存储晶体管的侧壁绝缘膜的宽度等于逻辑晶体管的侧壁绝缘膜的宽度。
图2所示的半导体器件100与上述图1所示的根据第一实施例的半导体器件1A的不同在于，半导体器件100包括设置有宽度W2与逻辑晶体管20的侧壁绝缘膜23相同的侧壁绝缘膜113的存储晶体管110。
LDD区15a和LDD区15b具有抑制在编程操作期间热载流子的产生以及热载流子向侧壁绝缘膜13(13c、13d)中的注入的变化的作用，从而实现编程速度的较小变化。而且在图2所示的半导体器件100中，与不设置这些LDD区15a和LDD区15b的情况相比，LDD区15a和LDD区15b的设置实现编程速度的较小变化。然而，即使设置这些LDD区15a和LDD区15b，有时也不能获得半导体器件100需要的足够的编程速度。当包括多个存储晶体管110的存储区域110a(非易失性存储器)的存储容量相对较小时，即使单个存储晶体管110(存储单元)的编程速度相对较慢，编程时间整体上落入可接受水平内。然而，当存储容量变得相对较大时，有时编程时间整体上不落入可接受水平内。
用于提高编程速度的技术之一是用于产生更多热载流子的技术。为此，可以增加侧壁绝缘膜13下方的电场并且可以增加沟道区16的杂质浓度。然而，如果沟道区16的杂质浓度以此方式增加，不方便地，存储晶体管110的阈值电压将增加并且读取电流将减小。
另一方面，在上文图1所示的半导体器件1A中，存储晶体管10的侧壁绝缘膜13的宽度W1设定得大于逻辑晶体管20的侧壁绝缘膜23的宽度W2。因此，当热载流子注入到侧壁绝缘膜13时，侧壁绝缘膜13下方的区域的电阻将容易发生变化，从而将实现编程速度的改善。
图3A和图3B为电荷注入到存储晶体管的侧壁绝缘膜中的解释性视图。图3A示出电荷注入到相对较窄的侧壁绝缘膜中的示例，而图3B示出电荷注入到相对较宽的侧壁绝缘膜中的示例。即，图3A对应于电荷注入到上文图2所示的存储晶体管110的侧壁绝缘膜113中的示例。图3B对应于电荷注入到上文图1所示的存储晶体管10的侧壁绝缘膜13中的示例。
在图3A中，作为高浓度源极/漏极扩散层的杂质区14a、14b和杂质区24a、24b，是通过在形成侧壁绝缘膜113和侧壁绝缘膜23之后注入杂质离子来形成。随后的激活退火将杂质横向扩散到侧壁绝缘膜113和侧壁绝缘膜23下方。逻辑晶体管20的侧壁绝缘膜23的宽度W2设定为使得杂质区24a、24b将横向扩散而不能到达栅极电极22下方。如果侧壁绝缘膜23的宽度W2比需要的大，寄生电阻将增加，性能将降低。另一方面，如果存储晶体管110的侧壁绝缘膜113的宽度设定为与逻辑晶体管20的侧壁绝缘膜23的宽度W2相同，由于杂质区14a、14b的横向扩散，侧壁绝缘膜113下方的杂质浓度将变得比需要的浓度高，因此几乎不会受到累积在侧壁绝缘膜113中的电荷13e的影响。结果是，需要更多电荷13e注入到侧壁绝缘膜113中，因此编程会花费较长时间。
相反，在图3B中，存储晶体管10的侧壁绝缘膜13的宽度设定为比逻辑晶体管20的侧壁绝缘膜23的宽度W2大的宽度W1。因此，即使在形成侧壁绝缘膜13之后通过离子注入形成的杂质区14a、14b的杂质横向扩散，将存在在侧壁绝缘膜13下方具有足够大的宽度的LDD区15a、15b。结果是，即使电荷量相同，当电荷13e注入到侧壁绝缘膜13时的电阻变化将增加，使得编程时间将减少。
电子和空穴两者注入到侧壁绝缘膜113和侧壁绝缘膜13中的情况也一样。
存储晶体管10的侧壁绝缘膜13的宽度W1设定为大于与存储晶体管10一起混合安装在半导体衬底2中的逻辑晶体管20的侧壁绝缘膜23的宽度W2。
从上述视点来看，侧壁绝缘膜13的较宽的宽度更好，但是，实际上，侧壁绝缘膜13的宽度局限于从栅极电极12的侧壁到连接至杂质区14a和杂质区14b的插塞(未示出)的宽度。需指出，通过侧壁绝缘膜13的宽度的增加量，存储晶体管10的元件区可以延伸，并且杂质区14a和杂质区14b可以沿远离栅极电极12的方向移位。然而，在这种情况下，需要考虑包括一组存储晶体管10的存储区域10a的尺寸的增加以及包括存储区域10a的半导体器件1A的尺寸的增加。
为了提高存储晶体管10的编程速度的目的，除了将侧壁绝缘膜13的宽度W1设定为大于逻辑晶体管20的侧壁绝缘膜23的宽度W2之外，可以将氧化物膜13a的膜厚度变薄。通过以此方式使主要设置在注入电荷的氮化物膜13b与半导体衬底2之间的氧化物膜13a的膜厚度变薄，热载流子的注入概率将增加，因此实现了编程速度的改善。然而，需指出，氧化物膜13a的膜厚度越薄，注入的电荷将越容易消散，并且会降低数据保持特性。
需指出，如果侧壁绝缘膜23的宽度W2在逻辑晶体管20侧增加，热载流子注入到逻辑晶体管20的侧壁绝缘膜23中的概率可能会减小。然而，因为侧壁绝缘膜23的宽度W2的增加增大了LDD区25a和LDD区25b的长度并且增大了寄生电阻，所以晶体管性能将降低。
接下来，将描述第二实施例。
图4示出根据第二实施例的半导体器件的示例。图4示意性地示出根据第二实施例的半导体器件的主要部分的示例性横截面。
图4所示的半导体器件1B是非易失性存储器的示例，并且包括设置在存储区域40a中的晶体管(存储晶体管)40。存储晶体管40形成在p型或n型半导体衬底2上。诸如硅衬底等各种类型的半导体衬底可以用于半导体衬底2。形成存储晶体管40的区域(元件区)由使用STI等在半导体衬底2中形成的元件隔离区3限定。
需指出，虽然图4示出了一个存储晶体管40，半导体器件1B的存储区域40a可以包括多个存储晶体管40或者至少一个存储晶体管40和另外的存储晶体管。
如图4所示，存储晶体管40包括：栅极绝缘膜41，设置在半导体衬底2上方；栅极电极42，设置在栅极绝缘膜41上方；以及侧壁绝缘膜43，设置在栅极电极42的侧壁上且设置在半导体衬底2上方。存储晶体管40还包括：杂质区44a和杂质区44b，在半导体衬底2中分别设置在栅极电极42的两侧(栅极长度方向的两侧)，且用作源极区或漏极区。存储晶体管40可以包括：LDD区45a和LDD区45b，位于侧壁绝缘膜43下方的半导体衬底2中的杂质区44a和杂质区44b的内侧。存储晶体管40还包括：沟道区46，设置在杂质区44a与杂质区44b之间的(或LDD区45a与LDD区45b之间的)区域中，且在栅极电极42下方；以及杂质区47，设置在沟道区46下方。
在本文中，诸如氧化硅等各种类型的绝缘材料可以用于栅极绝缘膜41。例如，基于为存储晶体管40设定的阈值电压、编程电压以及擦除电压来设定栅极绝缘膜41的膜厚度。
诸如多晶硅等各种类型的导电材料可以用于栅极电极42。
侧壁绝缘膜43包括氧化硅等构成的氧化物膜43a和氮化硅等构成的氮化物膜43b的堆叠结构。例如，氧化物膜43a设置为在半导体衬底2上且在栅极电极42的侧壁具有L形横截面，且氮化物膜43b设置在氧化物膜43a上。侧壁绝缘膜43可以具有通过在具有L形横截面的氧化物膜以及氮化物膜上另外设置氧化物膜获得的三层结构，或者侧壁绝缘膜43可以具有四层或更多层绝缘膜的堆叠结构。除此之外，侧壁绝缘膜43可以具有氧化物膜或氮化物膜的单层结构。
杂质区44a和杂质区44b包含预定浓度的n型或p型导电杂质。
LDD区45a和LDD区45b包含导电类型与杂质区44a和杂质区44b中包含的杂质的导电类型相同的杂质，而杂质浓度低于杂质区44a和杂质区44b的杂质浓度。
沟道区46是有意不添加杂质的非掺杂区，或者是包含浓度极低的杂质的区域。例如，沟道区46的杂质浓度设定为等于或小于1×1017cm-3。
杂质区47是设置在沟道区46下方且包含的杂质的浓度高于沟道区46的浓度的区域。杂质区47也称为屏蔽层(screen layer)。杂质区47包含预定浓度的杂质，杂质区47包含的杂质的导电类型与用作源极区或漏极区的杂质区44a和杂质区44b中包含的杂质的导电类型不同。通过杂质区47的杂质浓度控制存储晶体管40的阈值电压。而且，杂质区47抑制用作源极区或漏极区的杂质区44a与杂质区44b之间的穿通现象。因为杂质区47从半导体衬底2与栅极绝缘膜41之间的接口以沟道区46的厚度量嵌入到半导体衬底2中，并且杂质区47的杂质浓度调节阈值电压，所以杂质区47的杂质浓度设定得相对较高，大约1x1019cm-3，例如。
存储晶体管40是通过将电荷(电子或空穴)累积到侧壁绝缘膜43中来存储信息的非易失性存储晶体管。
如同第一实施例中描述的存储晶体管10，可以执行存储晶体管40的编程操作和读取操作的每一个。即，通过将栅极电极42、杂质区44a、杂质区44b以及半导体衬底2的每一个节点设定为预定电势以产生热载流子，并将产生的热载流子注入并累积在侧壁绝缘膜43中，来进行每一个操作。
在存储晶体管40中，通过嵌入到半导体衬底2中的杂质区47的杂质浓度来控制阈值电压，并且杂质区47上方的沟道区46的杂质浓度设定得较低。在存储晶体管40中，沟道区46的杂质浓度未增加而是沟道区46下方的杂质区47的杂质浓度增加以便增加在编程操作期间热载流子的产生。因为杂质区47远离半导体衬底2与栅极绝缘膜41之间的接口设置，即使杂质区47的杂质浓度增加，存储晶体管40的阈值电压不会显著增加。
即，在未设置有这种杂质区47的存储晶体管中，如果沟道区的杂质浓度增加以增加热载流子的产生，不方便地，阈值电压可能增加，读取电流可能减小。相反，如上所述，在具有设置在沟道区46下方的浓度相对较高的杂质区47的存储晶体管40中，可以增加热载流子的产生并控制阈值电压而不会引起这种不便。
为了有效实现诸如增加热载流子的产生、控制阈值电压以及抑制穿通现象等功能，杂质区47设置为接触用作源极区或漏极区的杂质区44a和杂质区44b。
在存储晶体管40中，如上所述，通过采用杂质区47实现编程速度的改善。
图5A至图5C示出根据第二实施例的存储晶体管的编程特性。图5A示意性地示出根据第二实施例的存储晶体管的构造示例，而图5B和图5C分别示出栅极电压Vg[V]与读取电流(漏极电流)Id[A]之间的关系的示例。图6A和图6B示出根据比较示例的存储晶体管的编程特性。图6A示意性地示出根据比较示例的存储晶体管的构造示例，而图6B示出栅极电压Vg[V]与读取电流(漏极电流)Id[A]之间的关系的示例。
在图5A所示的存储晶体管40中，栅极绝缘膜41的膜厚度设定为7nm，栅极电极42的栅极长度Lg设定为0.1μm或0.5μm，以及侧壁绝缘膜43的宽度设定为74nm。LDD区45a和LDD区45b通过在加速度能量为35keV以及剂量为2.5×1012cm-2的条件下从四个方向注入磷形成，而杂质区44a和杂质区44b形成为具有充分高于2.5×1012cm-2的浓度。沟道区46形成为非掺杂层，而设置在半导体衬底2中沟道区46下方的杂质区47通过在加速度能量为20keV以及剂量为2.4×1013cm-2的条件下注入硼形成。
在杂质区44a(源极)和半导体衬底2都设定为0V的电压条件下进行针对存储晶体管40的编程操作，并且栅极电极42和杂质区44b(漏极)都设定为4.5V。在这些电压条件下在编程时间Tp设定为1ms、100μs以及10μs的情况下执行编程操作之后，通过将杂质区44b(源极)和半导体衬底2设定为0V并将正电压施加到栅极电极42和杂质区44a(漏极)来执行读取操作。在本文中，例如，杂质区44a的电压为0.5V。在图5B(在0.1μm的栅极长度的情况下)和在图5C(在0.5μm的栅极长度的情况下)示出了在读取操作期间栅极电压Vg与从漏极流动到源极的读取电流Id之间的关系。图5B和图5C还示出了编程之前的读取电流Id(初始)。
在图6A所示的存储晶体管40A中，栅极电极42的栅极长度Lg设定为0.35μm，并且设置了从半导体衬底2的表面起具有预定深度的沟道区(为了方便起见，称为“平坦沟道区”)46A。通过在3.2×1012cm-2的相对较低的剂量的条件下注入硼形成平坦沟道区46A。其它构造与图5A的存储晶体管40相同。
同样在与图5A的存储晶体管40的编程操作相同的电压和编程时间条件下执行针对存储晶体管40A的编程操作，并且随后执行读取操作。图6B示出了在读取操作期间栅极电压Vg与从漏极流动到源极的读取电流Id之间的关系。图6B还示出了编程之前的读取电流(初始)。
在图5A的具有设置在沟道区46下方的浓度相对较高的杂质区47的存储晶体管40中，如图5B和图5C所示，即使编程时间Tp减少一位或更多位，诸如从1ms减少到100μs和10μs，也可执行编程。
另一方面，在图6A的设置有平坦沟道区46A的存储晶体管40A中，如图6B所示，即使编程时间Tp为1ms，IV特性根本不改变，因此不执行编程。图6B表明初始、10μs之后、100μs之后以及1ms之后的全部IV特性彼此重叠且不改变，即，根本不执行编程。在设置有平坦沟道区46A的存储晶体管40A中，为了编程需要施加较高的电压，即使施加了这种较高的电压，与存储晶体管40相比，编程速度较慢。
图7为根据第二实施例的存储晶体管的编程特性的评估的解释性视图。图7的横轴表示编程电压Vp[V]，而图7的纵轴表示在执行编程操作特定时间段之后检测的读取电流与编程之前的读取电流之间的比(电流比)R[％]。
根据图7，在设置有杂质区47的存储晶体管40(图5A)中，分别在编程电压Vp＝3.5V和编程时间Tp＝1ms、Vp＝4.0V和Tp＝100μs、以及Vp＝4.5V和Tp＝10μs条件下执行编程操作之后的电流比R大约为30％且大体相等。即，在存储晶体管40中，当编程电压Vp增加0.5V时，编程速度增加一位。
在设置有位于沟道区46下方的浓度相对较高的杂质区47的存储晶体管40中，可以实现编程速度的显著改善。
接下来，将描述第三实施例。
在本文中，作为第三实施例，将描述在上述第一实施例中描述的包括存储晶体管10和逻辑晶体管20的半导体器件和I/O晶体管。
图8至图13示出根据第三实施例的半导体器件的制造方法的示例。在本文中，图8为第一制造步骤的主要部分的示例性横截面示意图，图9为第二制造步骤的主要部分的示例性横截面示意图，图10为第三制造步骤的主要部分的示例性横截面示意图，图11为第四制造步骤的主要部分的示例性横截面示意图，图12为第五制造步骤的主要部分的示例性横截面示意图，以及图13为第六制造步骤的主要部分的示例性横截面示意图。在下文中，将参考图8至图13依次描述根据第三实施例的半导体器件的制造步骤的示例。
首先，如图8所示，使用STI在半导体衬底2中形成限定存储晶体管10的元件区10b(图13)、逻辑晶体管20的元件区20b(图13)以及I/O晶体管30的元件区30b(图13)的元件隔离区3。在形成元件隔离区3之前或之后在半导体衬底2中形成阱区6。例如，阱区6为p型。在形成阱区6和元件隔离区3之后，执行用于调节存储晶体管10、逻辑晶体管20以及I/O晶体管30的每一个阈值电压的杂质注入(沟道杂质注入)。
随后，使用热氧化在半导体衬底2上形成例如膜厚度为7nm的氧化物膜，去除在逻辑晶体管20的元件区20b中形成的氧化物膜，并且再次使用热氧化在半导体衬底2上形成例如膜厚度为1.8nm的氧化物膜。因此，如图8所示，分别在存储晶体管10的元件区10b、逻辑晶体管20的元件区20b以及I/O晶体管30的元件区30b中形成各自具有预定膜厚度的栅极绝缘膜11、栅极绝缘膜21以及栅极绝缘膜31。
在形成栅极绝缘膜11、栅极绝缘膜21以及栅极绝缘膜31之后，形成例如膜厚度为100nm的作为栅极电极材料的多晶硅4，如图8所示。
接下来，如图9所示，在多晶硅4上形成抗蚀剂材料，并且然后通过进行曝光和显影形成其中形成有存储晶体管10的栅极电极12的区域以及覆盖元件区20b和元件区30b的抗蚀剂图案5a。将抗蚀剂图案5a用作掩模，蚀刻多晶硅4以形成存储晶体管10的栅极电极12。
在形成栅极电极12之后，去除抗蚀剂图案5a，并且然后将保留在半导体衬底2上的栅极电极12和多晶硅4用作掩模，在元件区10b的半导体衬底2上进行杂质注入。通过这种杂质注入，在栅极电极12的两侧在半导体衬底2中形成LDD区15a和LDD区15b，如图10所示。在加速度能量为10keV和剂量为1×1013cm-2的条件下通过注入例如作为n型杂质的砷形成LDD区15a和LDD区15b。在LDD区15a与LDD区15b之间形成存储晶体管10的沟道区16。
在形成LDD区15a和LDD区15b之后，首先形成氧化物膜13a以覆盖暴露的栅极电极12、多晶硅4以及栅极绝缘膜11，并且然后在氧化物膜13a上形成氮化物膜13b。例如，形成膜厚度为10nm的氧化物膜13a，并且在氧化物膜13a上形成膜厚度为150nm的氮化物膜13b。然后，回蚀刻形成的氧化物膜13a和氮化物膜13b以便在半导体衬底2上方且在元件区10b的栅极电极12的侧壁形成存储晶体管10的具有预定宽度W1的侧壁绝缘膜13，如图11所示。需指出，除了栅极电极12和半导体衬底2上方之外，类似地还在(位于元件隔离区3上的)多晶硅4的侧壁形成侧壁绝缘膜13。
在形成侧壁绝缘膜13之后，在表面形成抗蚀剂材料，并且然后进行曝光和显影。因此，如图12所示，形成覆盖元件区10b、形成逻辑晶体管20的栅极电极22的区域以及形成I/O晶体管30的栅极电极32的区域。将抗蚀剂图案5b用作掩模，蚀刻多晶硅4以形成逻辑晶体管20的栅极电极22和I/O晶体管30的栅极电极32。需指出，图12示出了多晶硅4的一部分(边缘)还保留在元件隔离区3上的形式。
在形成栅极电极22和栅极电极32之后，去除抗蚀剂图案5b，并且然后分别在元件区20b和元件区30b的半导体衬底2上进行杂质注入。通过上述杂质注入，分别地，在栅极电极22的两侧在半导体衬底2中形成LDD区25a和LDD区25b，并且在栅极电极32的两侧在半导体衬底2中形成LDD区35a和LDD区35b，如图13所示。在加速度能量为1.5keV和剂量为1×1015cm-2的条件下通过注入例如作为n型杂质的砷形成LDD区25a和LDD区25b。在加速度能量为35keV和剂量为1×1013cm-2的条件下通过注入例如作为n型杂质的磷形成LDD区35a和LDD区35b。在LDD区25a与LDD区25b之间形成逻辑晶体管20的沟道区26，并且在LDD区35a与LDD区35b之间形成I/O晶体管30的沟道区36。
接下来，形成膜厚度为80nm的绝缘膜(例如，氧化硅膜)，然后回蚀刻绝缘膜。因此，如图13所示，在半导体衬底2上方且在元件区20b的栅极电极22的侧壁形成具有预定宽度W2的逻辑晶体管20的侧壁绝缘膜23。同时，在半导体衬底2上方且在元件区30b的栅极电极32的侧壁形成I/O晶体管30的侧壁绝缘膜33。逻辑晶体管20的侧壁绝缘膜23和I/O晶体管30的侧壁绝缘膜33形成为具有小于存储晶体管10的侧壁绝缘膜13的宽度W1的预定宽度W2。需指出，类似地还在保留在元件隔离区3上的多晶硅4的侧壁形成侧壁绝缘膜23(或33)。
随后，将栅极电极12及其侧壁的侧壁绝缘膜13、栅极电极22及其侧壁的侧壁绝缘膜23以及栅极电极32及其侧壁的侧壁绝缘膜33用作掩模，在半导体衬底2上注入诸如磷等n型杂质。可以在元件区10b、元件区20b以及元件区30b上共同进行上述杂质注入，或者可以在元件区10b、元件区20b以及元件区30b上单独进行上述杂质注入。
此时，在元件区10b的浓度变得高于LDD区15a和LDD区15b且杂质注入到比LDD区15a和LDD区15b深的区域的条件下进行针对元件区10b的半导体衬底2的杂质注入。类似地，在元件区20b的浓度变得高于LDD区25a和LDD区25b且杂质注入到比LDD区25a和LDD区25b深的区域的条件下进行针对元件区20b的半导体衬底2的杂质注入，并且在元件区30b的浓度变得高于LDD区35a和LDD区35b且杂质注入到比LDD区35a和LDD区35b深的区域的条件下进行针对元件区30b的半导体衬底2的杂质注入。例如，在加速度能量为8keV和剂量为1×1016cm-2的条件下注入磷。因此，在元件区10b的半导体衬底2中的n型LDD区15a和LDD区15b的外侧形成用作存储晶体管10的源极区或漏极区的n型杂质区14a和杂质区14b。类似地，在元件区20b的半导体衬底2中的n型LDD区25a和LDD区25b的外侧形成用作逻辑晶体管20的源极区或漏极区的n型杂质区24a和杂质区24b，并且在元件区30b的半导体衬底2中的n型LDD区35a和LDD区35b的外侧形成用作I/O晶体管30的源极区或漏极区的n型杂质区34a和杂质区34b。
利用上述制造步骤，如图13所示，获得了具有混合安装在共同的半导体衬底2上的存储晶体管10、逻辑晶体管20以及I/O晶体管30的半导体器件1C(非易失性存储器)。在那之后，进行层间绝缘膜的形成、插塞的形成、包括导体(诸如布线和通孔)的上部布线层的形成等。
在根据第三实施例的半导体器件1C中，存储晶体管10的侧壁绝缘膜13的宽度W1设定为大于逻辑晶体管20的侧壁绝缘膜23(以及I/O晶体管30的侧壁绝缘膜33)的宽度W2。因此，如上述第一实施例描述的，实现了存储晶体管10的编程速度的改善。上述制造步骤可以制造设置有展现出优良的编程速度的存储晶体管10的半导体器件1C。
需指出，虽然本文示出了一个存储晶体管10，半导体器件1C可以包括多个存储晶体管10，或者至少一个存储晶体管10和另外的存储晶体管。而且，虽然本文示出了一个逻辑晶体管20，半导体器件1C可以包括多个逻辑晶体管20，或者至少一个逻辑晶体管20和另外的逻辑晶体管。而且，虽然本文示出了一个I/O晶体管30，半导体器件1C可以包括多个I/O晶体管30，或者至少一个I/O晶体管30和另外的I/O晶体管。
接下来，将描述第四实施例。
在本文中，作为第四实施例，将描述包括在上述第二实施例中描述的存储晶体管40以及另一个逻辑晶体管和I/O晶体管的半导体器件。
图14至图25示出根据第四实施例的半导体器件的制造方法的示例。在本文中，图14为第一制造步骤的主要部分的示例性横截面示意图，图15为第二制造步骤的主要部分的示例性横截面示意图，图16为第三制造步骤的主要部分的示例性横截面示意图，图17为第四制造步骤的主要部分的示例性横截面示意图，图18为第五制造步骤的主要部分的示例性横截面示意图，图19为第六制造步骤的主要部分的示例性横截面示意图，图20为第七制造步骤的主要部分的示例性横截面示意图，图21为第八制造步骤的主要部分的示例性横截面示意图，图22为第九制造步骤的主要部分的示例性横截面示意图，图23为第十制造步骤的主要部分的示例性横截面示意图，图24为第十一制造步骤的主要部分的示例性横截面示意图，以及图25为第十二制造步骤的主要部分的示例性横截面示意图。在下文中，将参考图14至图25依次描述根据第四实施例的半导体器件的制造步骤的示例。
首先，如图14所示，在半导体衬底2上形成使存储晶体管的元件区40b(图25)开放且覆盖逻辑晶体管20的元件区20b(图25)和I/O晶体管30的元件区30b(图25)的抗蚀剂图案5c。将抗蚀剂图案5c用作掩模，在元件区40b的半导体衬底2上进行预定杂质注入。利用这种杂质注入，在元件区40b的半导体衬底2中形成设置在存储晶体管40的沟道区46(图25)下方的阱区6a和具有相对较高的浓度的杂质区47。例如，阱区6a和杂质区47分别为p型。
例如，在如下条件下进行杂质注入。在加速度能量为135keV或185keV和剂量为4×1013cm-2的条件下注入硼。在加速度能量为30keV和剂量为5×1014cm-2的条件下注入锗(Ge)。在加速度能量为5keV和剂量为5×1014cm-2的条件下注入碳(C)。在加速度能量为20keV和剂量为3×1013cm-2的条件下注入硼。通过分别在预定条件下注入这些杂质的每一个，在元件区40b的半导体衬底2中形成p型阱区6a和杂质区47。需指出，注入锗和碳抑制杂质区47中包含的p型杂质向下部区域和/或上部区域的扩散。
在形成阱区6a和杂质区47之后，去除抗蚀剂图案5c，并且然后在半导体衬底2上外延生长半导体材料。例如，当硅衬底用作半导体衬底2时，在半导体衬底2上外延生长膜厚度为25nm的作为与半导体衬底2相同类型的半导体材料的硅。利用半导体材料的外延生长，如图15所示，在元件区40b的杂质区47上形成半导体层8(非掺杂层)。在半导体层8中形成存储晶体管40的沟道区46。需指出，虽然由于外延生长在元件区20b和元件区30b中也形成与元件区40b的半导体层8类似的半导体层，在本文中，为了方便起见，半导体层描述为集成到半导体衬底2中的层。在形成半导体层8之后，如图15所示，形成限定元件区40b、元件区30b以及元件区20b的元件隔离区3。
接下来，如图16所示，形成覆盖元件区40b且使元件区20b和元件区30b开放的抗蚀剂图案5d。将抗蚀剂图案5d用作掩模，在元件区20b和元件区30b的半导体衬底2上进行预定杂质注入。利用这种杂质注入，在元件区20b和元件区30b的半导体衬底2中形成阱区6b，如图16所示。例如，阱区6b为p型。例如，通过在加速度能量为135keV或185keV和剂量为4×1013cm-2的条件下注入硼并且在加速度能量为15keV和剂量为3×1012cm-2的条件下注入氟化硼(BF、BF2)进行阱区6b的形成。
在形成阱区6b之后，去除抗蚀剂图案5d，并且如图17所示，新形成覆盖元件区30b和元件区40b且使元件区20b开放的抗蚀剂图案5e。将抗蚀剂图案5e用作掩模，在元件区20b的半导体衬底2上进行用于调节逻辑晶体管20的阈值电压的杂质注入。例如，通过在加速度能量为15keV和剂量为1×1013cm-2的条件下注入氟化硼进行这种杂质注入。因此，如图17所示，形成逻辑晶体管20的沟道区26。
随后，去除抗蚀剂图案5e，如图18所示，分别在元件区20b、元件区30b以及元件区40b的半导体衬底2上使用热氧化形成例如膜厚度为7nm的氧化物膜7。然后，新形成使元件区20b开放的抗蚀剂图案5f，并且然后去除在元件区20b的半导体衬底2上形成的氧化物膜7。
接下来，去除抗蚀剂图案5f，并且再次使用热氧化在半导体衬底2上形成例如膜厚度为1.8nm的氧化物膜。因此，分别在逻辑晶体管20的元件区20b、I/O晶体管30的元件区30b以及存储晶体管40的元件区40b中形成各自具有预定膜厚度的栅极绝缘膜21、栅极绝缘膜31以及栅极绝缘膜41，如图19所示。
在形成栅极绝缘膜21、栅极绝缘膜31以及栅极绝缘膜41之后，形成例如膜厚度为100nm的作为栅极电极材料的多晶硅4，如图20所示，并且然后进行多晶硅4的图案化。因此，形成逻辑晶体管20的栅极电极22、I/O晶体管30的栅极电极32以及存储晶体管40的栅极电极42。
在形成栅极电极22、栅极电极32以及栅极电极42之后，如图21所示，形成使元件区40b开放的抗蚀剂图案5g，并且然后将抗蚀剂图案5g用作掩模，在元件区40b的半导体衬底2上进行杂质注入。利用这种杂质注入，并且在栅极电极42的两侧在半导体衬底2中形成LDD区45a和LDD区45b，如图21所示。在加速度能量为10keV和剂量为1×1013cm-2的条件下例如通过注入作为n型杂质的砷形成LDD区45a和LDD区45b。在位于之前形成的浓度相对较高的杂质区47上方的LDD区45a与LDD区45b之间形成存储晶体管40的沟道区46。
如图22所示，形成使元件区30b开放的抗蚀剂图案5h，并且然后将抗蚀剂图案5h用作掩模，在元件区30b的半导体衬底2上进行杂质注入以形成I/O晶体管30的LDD区35a和LDD区35b。而且，如图23所示，形成使元件区20b开放的抗蚀剂图案5i，并且然后将抗蚀剂图案5i用作掩模，在元件区20b的半导体衬底2上进行杂质注入以形成逻辑晶体管20的LDD区25a和LDD区25b。在加速度能量为35keV和剂量为3×1013cm-2的条件下通过注入例如作为n型杂质的磷形成图22所示的I/O晶体管30的LDD区35a和LDD区35b。在加速度能量为1.5keV和剂量为1×1015cm-2的条件下通过注入例如作为n型杂质的砷形成图23所示的逻辑晶体管20的LDD区25a和LDD区25b。在LDD区35a与LDD区35b之间形成I/O晶体管30的沟道区36，而在LDD区25a与LDD区25b之间形成逻辑晶体管20的沟道区26。
需指出，图21至图23所示的步骤的顺序可以彼此互换执行。
接下来，形成膜厚度为80nm的绝缘膜(例如，氧化硅膜或氮化硅膜)或其堆叠膜，然后对其进行回蚀刻。因此，如图24所示，在栅极电极22、栅极电极32以及栅极电极42各自的侧壁形成侧壁绝缘膜23、侧壁绝缘膜33以及侧壁绝缘膜43。
需指出，当在氧化硅等构成的氧化物膜和氮化硅等构成的氮化物膜的堆叠结构中仅形成侧壁绝缘膜43时，如上文图19，可以在形成栅极绝缘膜21、栅极绝缘膜31以及栅极绝缘膜41之后执行以下步骤。
即，在上文图19的步骤之后，首先在栅极绝缘膜21、栅极绝缘膜31以及栅极绝缘膜41上形成多晶硅4。接下来，根据在第三实施例中描述的上文图9的步骤的示例，在存储晶体管40的元件区40b中形成栅极电极42(与图9的栅极电极12对应的元件)。接下来，根据图10(或图21)的步骤的示例，在存储晶体管40的元件区40b中形成LDD区45a和LDD区45b(与图10的LDD区15a和LDD区15b对应的元件)。接下来，根据图11的步骤的示例，氧化物膜和氮化物膜(与图11的氧化物膜13a和氮化物膜13b对应的元件)堆叠并形成有预定膜厚度，并且然后回蚀刻以形成氧化物膜和氮化物膜构成的堆叠结构的侧壁绝缘膜43(与图11的侧壁绝缘膜13对应的元件)。接下来，根据图12的步骤的示例，元件区30b和元件区20b的多晶硅4图案化以形成栅极电极32和栅极电极22。
随后，根据在第四实施例中描述的图22和图23的步骤的示例，分别在元件区30b和元件区20b中形成LDD区35a和LDD区35b以及LDD区25a和LDD区25b。然后，具有预定膜厚度的单层氧化硅膜形成为绝缘膜，并且然后回蚀刻以分别在元件区30b和元件区20b中形成各自具有单层结构的侧壁绝缘膜33和侧壁绝缘膜23。
因此，可以分别在氧化物膜和氮化物膜的堆叠结构中形成元件区40b的侧壁绝缘膜43，在单层结构中形成元件区30b的侧壁绝缘膜33以及元件区20b的侧壁绝缘膜23，并且获得如图24中的结构。这促进了电荷在侧壁绝缘膜43中的累积，并且还可以抑制电荷累积到侧壁绝缘膜33和侧壁绝缘膜23中，从而使I/O晶体管30和逻辑晶体管20的性能的恶化最小化。
根据侧壁绝缘膜33、侧壁绝缘膜43以及侧壁绝缘膜23采用的结构，可以根据需要改变这些步骤。
在以上述方式执行步骤直到图24的步骤之后，工艺进行到图25的步骤。在本文中，首先，将栅极电极22及其侧壁的侧壁绝缘膜23、栅极电极32及其侧壁的侧壁绝缘膜33以及栅极电极42及其侧壁的侧壁绝缘膜43用作掩模，针对半导体衬底2注入诸如磷等n型杂质。在加速度能量为8keV和剂量为1×1016cm-2的条件下通过注入磷进行这种杂质注入。因此，如图25所示，在元件区20b的半导体衬底2中的n型LDD区25a和LDD区25b的外侧形成用作逻辑晶体管20的源极区或漏极区的n型杂质区24a和杂质区24b。类似地，如图25所示，在元件区30b的半导体衬底2中的n型LDD区35a和LDD区35b的外侧形成用作I/O晶体管30的源极区或漏极区的n型杂质区34a和杂质区34b。如图25所示，在元件区40b的半导体衬底2中的n型LDD区45a和LDD区45b的外侧形成用作存储晶体管40的源极区或漏极区的n型杂质区44a和杂质区44b。
利用上述步骤，如图25所示，获得了具有混合安装在共同的半导体衬底2上的逻辑晶体管20、I/O晶体管30以及存储晶体管40的半导体器件1D(非易失性存储器)。在那之后，进行层间绝缘膜的形成、插塞的形成、包括导体(诸如布线和通孔)的上部布线层的形成等。
在根据第四实施例的半导体器件1D中，具有较低杂质浓度的沟道区46设置在存储晶体管40中，并且具有相对较高的浓度的杂质区47设置在沟道区46下方。因此，如第二实施例描述的，实现了存储晶体管40的编程速度的改善。上述步骤可以制造设置有展现出优良的编程速度的存储晶体管40的半导体器件1D。
需指出，虽然本文示出了一个存储晶体管40，半导体器件1D可以包括多个存储晶体管40，或者至少一个存储晶体管40和另外的存储晶体管。而且，虽然本文示出了一个逻辑晶体管20，半导体器件1D可以包括多个逻辑晶体管20，或者至少一个逻辑晶体管20和另外的逻辑晶体管。而且，虽然本文示出了一个I/O晶体管30，半导体器件1D可以包括多个I/O晶体管30，或者至少一个I/O晶体管30和另外的I/O晶体管。
接下来，将描述第五实施例。
在本文中，作为第五实施例，描述了半导体器件，存储晶体管以及与存储晶体管混合安装的逻辑晶体管采用如上所述的具有设置在低杂质浓度的沟道区下方的高杂质浓度的区域的沟道结构。
图26至图31示出根据第五实施例的半导体器件的制造方法的示例。在本文中，图26为第一制造步骤的主要部分的示例性横截面示意图，图27为第二制造步骤的主要部分的示例性横截面示意图，图28为第三制造步骤的主要部分的示例性横截面示意图，图29为第四制造步骤的主要部分的示例性横截面示意图，图30为第五制造步骤的主要部分的示例性横截面示意图，以及图31为第六制造步骤的主要部分的示例性横截面示意图。在下文中，将参考图26至图31依次描述根据第五实施例的半导体器件的制造步骤的示例。
首先，如图26所示，在半导体衬底2上形成使存储晶体管40(图31)的元件区40b和逻辑晶体管50(图31)的元件区50b开放且覆盖I/O晶体管30(图31)的元件区30b的抗蚀剂图案5j。将抗蚀剂图案5j用作掩模，在元件区40b和元件区50b的半导体衬底2上进行预定杂质注入。利用这种杂质注入，形成阱区6a、存储晶体管40的浓度相对较高的杂质区47以及逻辑晶体管50的浓度相对较高的杂质区57。例如，阱区6a、杂质区47以及杂质区57每一个为p型。
例如，在如下条件下进行上述杂质注入。在加速度能量为135keV或185keV和剂量为4×1013cm-2的条件下注入硼。在加速度能量为30keV和剂量为5×1014cm-2的条件下注入锗。在加速度能量为5keV和剂量为5×1014cm-2的条件下注入碳。在加速度能量为20keV和剂量为5×1012cm-2的条件下注入硼。在加速度能量为10keV和剂量为1.5×1012cm-2的条件下注入氟化硼。通过分别在预定条件下注入这些杂质的每一个，在元件区40b的半导体衬底2中形成p型阱区6a和杂质区47，并且在元件区50b的半导体衬底2中形成p型阱区6a和杂质区57。需指出，注入锗和碳抑制杂质区47和杂质区57中包含的p型杂质向下部区域和/或上部区域的扩散。
当要形成的逻辑晶体管50是超低泄漏晶体管时，与存储晶体管40的杂质区47的最佳浓度相比，杂质区57的浓度设定为较低，以便最小化结漏电流。
因此，当逻辑晶体管50形成为超低泄漏晶体管时，在图26所示的步骤中，在这些条件下进行针对元件区50b的半导体衬底2的杂质注入以获得具有对于逻辑晶体管50来说最佳的浓度的杂质区57。另外，如图27所示，在存储晶体管40的元件区40b的半导体衬底2上进行额外的杂质注入以获得具有的浓度对于存储晶体管40来说最佳的杂质区47。如图27所示，将使元件区40b开放的抗蚀剂图案5k用作掩模，在加速度能量为20keV和剂量为2.5×1013cm-2的条件下，通过注入例如硼进行额外的杂质注入。
之后，在半导体衬底2上外延生长半导体材料以在元件区40b的杂质区47以及元件区50b的杂质区57上形成半导体层8a(非掺杂层)，如图28所示。在半导体层8a中形成存储晶体管40的沟道区46和逻辑晶体管50的沟道区56。需指出，虽然由于外延生长在元件区30b中也形成与元件区40b和元件区50b的半导体层8a类似的半导体层，在本文中，为了方便起见，前者半导体层描述为集成到半导体衬底2中的层。在形成半导体层8a之后，如图28所示，形成限定元件区40b、元件区30b以及元件区50b的元件隔离区3。
接下来，如图29所示，将使元件区30b开放的抗蚀剂图案5m用作掩模，进行杂质注入以在元件区30b的半导体衬底2中形成阱区6b。例如，阱区6b为p型。随后，可以在元件区30b的半导体衬底2上进行用于调节I/O晶体管30的阈值电压的杂质注入。
之后，执行与上述第四实施例中描述的图18至图25中的步骤类似的步骤以获得图30所示的结构和如图31所示的结构。
即，首先，根据图18和图19的步骤的示例，通过热氧化分别在元件区30b、元件区40b以及元件区50b中形成各自具有预定膜厚度的栅极绝缘膜31、栅极绝缘膜41以及栅极绝缘膜51。接下来，根据图20的步骤的示例，通过形成并图案化多晶硅形成栅极电极32、栅极电极42以及栅极电极52。然后，根据图21至图23的步骤的示例，在预定条件下通过注入杂质分别形成LDD区45a和LDD区45b、LDD区35a和LDD区35b以及LDD区55a和LDD区55b。例如，LDD区45a和LDD区45b、LDD区35a和LDD区35b以及LDD区55a和LDD区55b每一个是n型。因此，获得图30所示的结构。在LDD区35a与LDD区35b之间形成I/O晶体管30的沟道区36。在LDD区45a与LDD区45b之间形成存储晶体管40的沟道区46。在LDD区55a与LDD区55b之间形成逻辑晶体管50的沟道区56。
而且，根据图24的步骤的示例，通过形成并回蚀刻绝缘膜，在栅极电极32、栅极电极42以及栅极电极52各自的侧壁形成侧壁绝缘膜33、侧壁绝缘膜43以及侧壁绝缘膜53。然后，根据图25的步骤的示例，在预定条件下通过注入杂质形成I/O晶体管30、存储晶体管40以及逻辑晶体管50的用作源极区或漏极区的杂质区。即，在元件区30b的半导体衬底2中的n型LDD区35a和LDD区35b的外侧形成I/O晶体管30的用作源极区或漏极区的n型杂质区34a和杂质区34b。类似地，在元件区40b的半导体衬底2中的n型LDD区45a和LDD区45b的外侧形成存储晶体管40的用作源极区或漏极区的n型杂质区44a和杂质区44b。在元件区50b的半导体衬底2中的n型LDD区55a和LDD区55b的外侧形成逻辑晶体管50的用作源极区或漏极区的n型杂质区54a和杂质区54b。因此，获得图31所示的结构。
需指出，侧壁绝缘膜33、侧壁绝缘膜43以及侧壁绝缘膜53每一个可以具有氧化物膜或氮化物膜的单层结构，或者氧化物膜和氮化物膜的堆叠结构。如上述第四实施例中描述的，根据侧壁绝缘膜33、侧壁绝缘膜43以及侧壁绝缘膜53采用的结构，可以根据需要改变这些步骤。
利用上述步骤，获得了具有混合安装在共同的半导体衬底2上的I/O晶体管30、存储晶体管40以及逻辑晶体管50的半导体器件1E(非易失性存储器)。之后，进行层间绝缘膜的形成、插塞的形成、包括导体(诸如布线和通孔)的上部布线层的形成等。
在根据第五实施例的半导体器件1E中，具有较低杂质浓度的沟道区46设置在存储晶体管40中并且具有相对较高的浓度的杂质区47设置在沟道区46下方。因此，如上述第二实施例描述的，实现了存储晶体管40的编程速度的改善。而且，在根据第五实施例的半导体器件1E中，杂质浓度较低的沟道区56也设置在逻辑晶体管50中，并且浓度相对较高的杂质区57设置在沟道区56下方。因此，实现了逻辑晶体管50的阈值电压的变化的减小、功耗的减少等。上述步骤使得可以制造设置有展现出优良的编程速度的存储晶体管40和展现出优良操作性能的逻辑晶体管50的半导体器件1E。
需指出，在本文中，示出了一种情况，其中假设了具有超低泄漏的逻辑晶体管50，首先在这些条件下进行杂质注入以获得具有的浓度对于逻辑晶体管50(图26)来说最佳的杂质区57，并且然后进行额外的杂质注入以获得具有的浓度对于存储晶体管40(图27)来说最佳的杂质区47。
另一方面，当放宽对整个半导体器件1E的功耗的限制时，对逻辑晶体管50的泄漏电流的限制也放宽了。这种情况下，可以使逻辑晶体管50的杂质区57具有较高的杂质浓度。以下可以用作在这种情况下进行杂质注入的条件。在加速度能量为135keV或185keV和剂量为4×1013cm-2的条件下注入硼。在加速度能量为30keV和剂量为5×1014cm-2的条件下注入锗。在加速度能量为5keV和剂量为5×1014cm-2的条件下注入碳。在加速度能量为20keV和剂量为1.8×1013cm-2的条件下注入硼。在加速度能量为25keV和剂量为6×1012cm-2的条件下注入氟化硼。在加速度能量为10keV和剂量为3.0×1012cm-2的条件下注入氟化硼。在图26的步骤中，通过在这些条件下注入每一个杂质在半导体衬底2中形成p型阱区6a、杂质区47以及杂质区57。之后，可以执行图28的步骤和随后的步骤而不经过图27的步骤。当采用了这种方法时，与进行额外的杂质注入以获得杂质区47的上述方法(图26和图27)相比，存储晶体管40的阈值电压变得稍微高。然而，因为放宽了对整个半导体器件1E的功耗的限制时，可以通过增大存储晶体管40的读取电压处理这种问题。
而且，当放宽对泄漏电流的限制并且可以使逻辑晶体管50的杂质区57具有较高杂质浓度时，可以使用以下方法。即，在图26的步骤中，在这些条件下在元件区40b和元件区50b的半导体衬底2上同时进行杂质注入以获得具有的浓度对于存储晶体管40来说最佳的杂质区47。因此，在元件区40b的半导体衬底2中形成具有的浓度对于存储晶体管40来说最佳的杂质区47，并且在逻辑晶体管50的元件区50b的半导体衬底2中形成浓度等于杂质区47的浓度的杂质区57。之后，可以执行图28的步骤和随后的步骤而不经过图27的步骤。当放宽对逻辑晶体管50的泄漏电流的限制时，可以使用这种方法。
而且，当放宽对泄漏电流的限制并且可以使逻辑晶体管50的杂质区57具有较高杂质浓度时，可以使用以下方法。即，在图26的步骤中，在这些条件下进行杂质注入以获得浓度高于对超低泄漏的逻辑晶体管50来说最佳的浓度的杂质区并且还获得浓度低于对于存储晶体管40来说最佳的浓度的杂质区。在这些条件下，与上述方法(图26和图27)相比，在元件区40b和元件区50b的半导体衬底2上同时进行杂质注入以形成具有较低浓度的杂质区47和具有较高浓度的杂质区57。之后，可以执行图28的步骤和随后的步骤而不经过图27的步骤。当放宽对逻辑晶体管50的泄漏电流的限制时，可以使用这种方法。
在描述的有关杂质区47和杂质区57的方法的任一种方法中，可以省略如图27所示的额外杂质注入的步骤以减少半导体器件1E的制造步骤。
需指出，虽然本文示出了一个存储晶体管40，半导体器件1E可以包括多个存储晶体管40，或者至少一个存储晶体管40和另外的存储晶体管。而且，虽然本文示出了一个逻辑晶体管50，半导体器件1E可以包括多个逻辑晶体管50，或者至少一个逻辑晶体管50和另外的逻辑晶体管。而且，虽然本文示出了一个I/O晶体管30，半导体器件1E可以包括多个I/O晶体管30，或者至少一个I/O晶体管30和另外的I/O晶体管。
接下来，将描述第六实施例。
图32示出根据第六实施例的半导体器件的第一构造示例。图32示意性地示出半导体器件的第一构造示例的主要部分的横截面。
图32所示的半导体器件1Fa与上述第四实施例中描述的半导体器件1D(图25)的不同之处在于半导体器件1Fa包括具有侧壁绝缘膜43的存储晶体管40，侧壁绝缘膜43的宽度W1大于逻辑晶体管20的侧壁绝缘膜23的宽度W2。需指出，图32示出了具有氧化物膜43a和氮化物膜43b的堆叠结构的侧壁绝缘膜43。
在执行上述第四实施例中描述的图14至图17的步骤之后通过形成根据上述第三实施例中描述的图8至图13的步骤的示例的每一个元件，可以获得图32所示的半导体器件1Fa。
即，首先执行图14至图17的步骤以获得如上文图17中的包括存储晶体管40的元件区40b、I/O晶体管30的元件区30b以及逻辑晶体管20的元件区20b的半导体衬底2，每一个元件区由元件隔离区3限定。存储晶体管40的元件区40b包括阱区6a、杂质区47以及沟道区46(半导体层8)。I/O晶体管30的元件区30b包括阱区6b。逻辑晶体管20的元件区20b包括阱区6b和沟道区26。例如，阱区6a、阱区6b以及杂质区47每一个为p型。
随后，根据图8的示例，分别在元件区40b、元件区30b以及元件区20b中形成各自具有预定膜厚度的栅极绝缘膜41(与图8的栅极绝缘膜11对应的元件)、栅极绝缘膜31以及栅极绝缘膜21，并且然后在这些栅极绝缘膜上形成多晶硅4。
接下来，根据图9的示例，图案化多晶硅4以形成存储晶体管40的栅极电极42(与图9的栅极电极12对应的元件)。
接下来，根据图10的示例，通过杂质注入形成存储晶体管40的LDD区45a和LDD区45b(与图10的LDD区15a和LDD区15b对应的元件)。例如，LDD区45a和LDD区45b为n型。
接下来，根据图11的示例，形成并回蚀刻氧化物膜43a和氮化物膜43b(与图11的氧化物膜13a和氮化物膜13b对应的元件)。因此，形成存储晶体管40的具有预定宽度W1的侧壁绝缘膜43(与图11的侧壁绝缘膜13对应的元件)。
接下来，根据图12的示例，图案化元件区30b和元件区20b的多晶硅4，以形成I/O晶体管30的栅极电极32和逻辑晶体管20的栅极电极22。
接下来，根据图13的示例，在元件区30b的半导体衬底2中形成LDD区35a和LDD区35b，并且在元件区20b的半导体衬底2中形成LDD区25a和LDD区25b。例如，LDD区35a和LDD区35b以及LDD区25a和LDD区25b每一个为n型。而且，通过形成并回蚀刻绝缘膜分别在元件区30b的栅极电极32的侧壁以及元件区20b的栅极电极22的侧壁形成侧壁绝缘膜33和侧壁绝缘膜23。然后，通过杂质注入在元件区40b中形成存储晶体管40的用作源极区或漏极区的杂质区44a和杂质区44b(与图13的杂质区14a和杂质区14b对应的元件)。类似地，通过杂质注入在元件区30b中形成I/O晶体管30的用作源极区或漏极区的杂质区34a和杂质区34b，并在元件区20b中形成逻辑晶体管20的用作源极区或漏极区的杂质区24a和杂质区24b。例如，杂质区44a和杂质区44b、杂质区34a和杂质区34b以及杂质区24a和杂质区24b每一个为n型。
利用这些步骤，获得如图32所示的半导体器件1Fa(非易失性存储器)。之后，进行层间绝缘膜的形成、插塞的形成、包括导体(诸如布线和通孔)的上部布线层的形成等。
在根据第六实施例的第一构造示例的半导体器件1Fa中，具有较低杂质浓度的沟道区46设置在存储晶体管40中，并且浓度相对较高的杂质区47设置在沟道区46下方。而且，逻辑晶体管40的侧壁绝缘膜43的宽度W1设定为大于逻辑晶体管20的侧壁绝缘膜23(以及I/O晶体管30的侧壁绝缘膜33)的宽度W2。如上述第一实施例和第二实施例中描述的，这些构造有助于存储晶体管40的编程速度的改善。这些构造的采用使得可以实现设置有展现出优良编程速度的存储晶体管40的半导体器件1Fa。
需指出，虽然本文示出了一个存储晶体管40，半导体器件1Fa可以包括多个存储晶体管40，或者至少一个存储晶体管40和另外的存储晶体管。而且，虽然本文示出了一个逻辑晶体管20，半导体器件1Fa可以包括多个逻辑晶体管20，或者至少一个逻辑晶体管20和另外的逻辑晶体管。而且，虽然本文示出了一个I/O晶体管30，半导体器件1Fa可以包括多个I/O晶体管30，或者至少一个I/O晶体管30和另外的I/O晶体管。
图33示出根据第六实施例的半导体器件的第二构造示例。图33示意性地示出半导体器件的第二构造示例的主要部分的横截面。
图33所示的半导体器件1Fb与上述第五实施例中描述的半导体器件1E(图31)的不同之处在于，半导体器件1Fb包括具有侧壁绝缘膜43的存储晶体管40，侧壁绝缘膜43的宽度W1大于逻辑晶体管50的侧壁绝缘膜53的宽度W2。需指出，图33示出了具有氧化物膜43a和氮化物膜43b的堆叠结构的侧壁绝缘膜43。
在执行上述第五实施例中描述的图26至图29的步骤之后，通过形成根据上述第三实施例中描述的图8至图13的步骤的示例形成每一个元件，可以获得图33所示的半导体器件1Fb。
即，首先执行图26至图29的步骤以获得如图29所示的包括存储晶体管40的元件区40b、I/O晶体管30的元件区30b以及逻辑晶体管50的元件区50b的半导体衬底2，每一个元件区由元件隔离区3限定。存储晶体管40的元件区40b包括阱区6a、杂质区47以及沟道区46(半导体层8a)。I/O晶体管30的元件区30b包括阱区6b。逻辑晶体管20的元件区20b包括阱区6a、杂质区57以及沟道区56(半导体层8a)。例如，阱区6a、杂质区47以及杂质区57每一个为p型。
随后，根据图8的示例分别在元件区40b、元件区30b以及元件区50b中形成各自具有预定膜厚度的栅极绝缘膜41(与图8的栅极绝缘膜11对应的元件)、栅极绝缘膜31以及栅极绝缘膜51(与图8的栅极绝缘膜21对应的元件)。而且，在这些栅极绝缘膜上形成多晶硅4。
接下来，根据图9的示例，图案化多晶硅4以形成存储晶体管40的栅极电极42(与图9的栅极电极12对应的元件)。
接下来，根据图10的示例，通过杂质注入形成存储晶体管40的LDD区45a和LDD区45b(与图10的LDD区15a和LDD区15b对应的元件)。例如，LDD区45a和LDD区45b为n型。
接下来，根据图11的示例，形成并回蚀刻氧化物膜43a和氮化物膜43b(与图11的氧化物膜13a和氮化物膜13b对应的元件)。因此，形成存储晶体管40的具有预定宽度W1的侧壁绝缘膜43(与图11的侧壁绝缘膜13对应的元件)。
接下来，根据图12的示例，图案化元件区30b和元件区20b的多晶硅4以形成I/O晶体管30的栅极电极32和逻辑晶体管50的栅极电极52(与图12的栅极电极22对应的元件)。
接下来，根据图13的示例，在元件区30b的半导体衬底2中形成LDD区35a和LDD区35b，并且在元件区50b的半导体衬底2中形成LDD区55a和LDD区55b(与图13的LDD区25a和LDD区25b对应的元件)。例如，LDD区35a和LDD区35b以及LDD区55a和LDD区55b每一个为n型。而且，通过形成并回蚀刻绝缘膜分别在元件区30b的栅极电极32的侧壁以及元件区50b的栅极电极52的侧壁形成侧壁绝缘膜33和侧壁绝缘膜53(与图13的侧壁绝缘膜23对应的元件)。然后，通过杂质注入在元件区40b中形成存储晶体管40的用作源极区或漏极区的杂质区44a和杂质区44b(与图13的杂质区14a和杂质区14b对应的元件)。类似地，通过杂质注入，在元件区30b中形成I/O晶体管30的用作源极区或漏极区的杂质区34a和杂质区34b。在元件区50b中形成逻辑晶体管50的用作源极区或漏极区的杂质区54a和杂质区54b(与图13的杂质区24a和杂质区24b对应的元件)。例如，杂质区44a和杂质区44b、杂质区34a和杂质区34b以及杂质区54a和杂质区54b每一个为n型。
利用这些步骤，获得如图33所示的半导体器件1Fb(非易失性存储器)。之后，进行层间绝缘膜的形成、插塞的形成、包括导体(诸如布线和通孔)的上部布线层的形成等。
在根据第六实施例的第二构造示例的半导体器件1Fb中，具有较低杂质浓度的沟道区46设置在存储晶体管40中，并且浓度相对较高的杂质区47设置在沟道区46下方。而且，存储晶体管40的侧壁绝缘膜43的宽度W1设定为大于逻辑晶体管20的侧壁绝缘膜23(以及I/O晶体管30的侧壁绝缘膜33)的宽度W2。如上述第一实施例和第二实施例中描述的，这些构造有助于存储晶体管40的编程速度的改善。而且，而且在逻辑晶体管50中，如同存储晶体管40，设置具有较低杂质浓度的沟道区56，并且浓度相对较高的杂质区57设置在沟道区56下方，从而实现阈值电压的变化的减小、功耗的减少等。这些构造的采用可以实现设置有展现出优良的编程速度的存储晶体管40和展现出优良操作性能的逻辑晶体管50的半导体器件1Fb。
需指出，虽然本文示出了一个存储晶体管40，半导体器件1Fb可以包括多个存储晶体管40，或者至少一个存储晶体管40和另外的存储晶体管。而且，虽然本文示出了一个逻辑晶体管50，半导体器件1Fb可以包括多个逻辑晶体管50，或者至少一个逻辑晶体管50和另外的逻辑晶体管。而且，虽然本文示出了一个I/O晶体管30，半导体器件1Fb可以包括多个I/O晶体管30，或者至少一个I/O晶体管30和另外的I/O晶体管。
接下来，将描述第七实施例。
例如，为了在杂质浓度较低的沟道区46下方设置有浓度相对较高的杂质区47的存储晶体管40中增加热载流子的产生，可以采用以下方法：即，用于使存储晶体管40的用作源极区或漏极区的杂质区44a和杂质区44b的浓度分布较陡峭的方法。为了使存储晶体管40的杂质区44a和杂质区44b的浓度分布较陡峭，例如，执行如图34和图35所示的步骤。
图34和图35示出根据第七实施例的半导体器件的制造方法的示例。在本文中，图34为第一制造步骤的主要部分的示例性横截面示意图，而图35为第二制造步骤的主要部分的示例性横截面示意图。在下文中，将参考图34和图35依次描述根据第七实施例的半导体器件的制造步骤的示例。
在本文中，以这种情况为例，其中使上述第六实施例中视为第二构造示例的半导体器件1Fb(图33)的存储晶体管40的杂质区44a和杂质区44b的浓度分布较陡峭。这种情况下，在分开的步骤中进行针对存储晶体管40的元件区40b的杂质注入、以及针对I/O晶体管30的元件区30b和针对逻辑晶体管50的元件区50b的杂质注入，而不是同时(共同地)进行。
例如，在形成侧壁绝缘膜33、侧壁绝缘膜43以及侧壁绝缘膜53之后，如图34所示，首先形成覆盖存储晶体管40的元件区40b的抗蚀剂图案5p。将抗蚀剂图案5p用作掩模，进行杂质注入以形成I/O晶体管30的杂质区34a和杂质区34b以及逻辑晶体管50的杂质区54a和杂质区54b。例如，通过在加速度能量为8keV和剂量为1×1016cm-2的条件下注入磷进行这种杂质注入。
接下来，去除抗蚀剂图案5p，并且如图35所示，形成覆盖I/O晶体管30的元件区30b和逻辑晶体管50的元件区50b的抗蚀剂图案5q。将抗蚀剂图案5q用作掩模，进行杂质注入以形成存储晶体管40的杂质区44a和杂质区44b。例如，通过在加速度能量为5keV和剂量为5×1015cm-2的条件下注入砷进行这种杂质注入。使用这些条件使得可以获得杂质区44a和杂质区44b，每一个具有的浓度分布比I/O晶体管30的杂质区34a和杂质区34b的浓度分布陡峭并且比逻辑晶体管50的杂质区54a和杂质区54b的浓度分布陡峭。在杂质注入之后去除抗蚀剂图案5q。
执行这些步骤可以实现设置有存储晶体管40的半导体器件(非易失性存储器)，存储晶体管40包括具有较陡峭浓度分布的杂质区44a和杂质区44b，并且能够增加热载流子的产生。
需指出，虽然本文示出了一个存储晶体管40，上述半导体器件可以包括多个存储晶体管40，或者至少一个存储晶体管40和另外的存储晶体管。而且，虽然本文示出了一个逻辑晶体管50，上述半导体器件可以包括多个逻辑晶体管50，或者至少一个逻辑晶体管50和另外的逻辑晶体管。而且，虽然本文示出了一个I/O晶体管30，上述半导体器件可以包括多个I/O晶体管30，或者至少一个I/O晶体管30和另外的I/O晶体管。
在本文中，以这种情况为例描述，其中使第六实施例中视为第二构造示例的半导体器件1Fb(图33)的存储晶体管40的杂质区44a和杂质区44b的浓度分布较陡峭。以此方式使杂质区的浓度分布较陡峭的方法类似地还适用于第三实施例中描述的存储晶体管10以及第四实施例和第五实施例中描述的及第六实施例的第一构造示例中描述的存储晶体管40，以获得与上述效果相同的效果。
接下来，将描述第八实施例。
在上文描述的存储晶体管的沟道区下方，或者在设置在沟道区下方的浓度相对较高的杂质区下方，可以进一步设置包含浓度相对较高的区域(高浓度嵌入层)。在本文中，作为第八实施例，将描述包括设置有这种高浓度嵌入层的存储晶体管的半导体器件。
图36至图39示出根据第八实施例的半导体器件的制造方法的示例。在本文中，图36为第一制造步骤的主要部分的示例性横截面示意图，图37为第二制造步骤的主要部分的示例性横截面示意图，图38为第三制造步骤的主要部分的示例性横截面示意图，以及图39为第四制造步骤的主要部分的示例性横截面示意图。在下文中，将参考图36至图39依次描述根据第八实施例的半导体器件的制造步骤的示例。
在本文中，以这种情况为例，其中高浓度嵌入层设置在视为第六实施例中的第二构造示例的半导体器件1Fb(图33)的存储晶体管40的杂质区47下方。
这种情况下，首先，执行如图26所示的步骤以在半导体衬底2中形成阱区6a、存储晶体管40的浓度相对较高的杂质区47以及逻辑晶体管50的浓度相对较高的杂质区57。例如，阱区6a、杂质区47以及杂质区57每一个为p型。
随后，如图36所示，在半导体衬底2上形成使存储晶体管40的元件区40b开放的抗蚀剂图案5r。将抗蚀剂图案5r用作掩模，在元件区40b的半导体衬底2上进行预定杂质注入。在这种杂质注入中，如果杂质区47和阱区6a为p型，则注入与杂质区47和阱区6a相同导电类型的杂质，例如，p型杂质。对于杂质注入，例如，硼在加速度能量为20keV和剂量为2.5×1013cm-2的条件下注入，并且在加速度能量为200keV和剂量为1×1014cm-2的条件下注入。利用这种杂质注入，在杂质区47下方形成高浓度嵌入层48。
在以此方式形成高浓度嵌入层48之后，在半导体衬底2上外延生长半导体材料以在元件区40b的杂质区47上以及元件区50b的杂质区57上形成半导体层8b(非掺杂层)，如图37所示。在半导体层8b中形成存储晶体管40的沟道区46和逻辑晶体管50的沟道区56。需指出，虽然由于外延生长在元件区30b中也形成与元件区40b和元件区50b的半导体层8b类似的半导体层，在本文中，为了方便起见，前者半导体层描述为集成到半导体衬底2中的层。在形成半导体层8b之后，如图37所示，形成限定元件区40b、元件区30b以及元件区50b的元件隔离区3。
接下来，如图38所示，将使元件区30b开放的抗蚀剂图案5u用作掩模，进行杂质注入以在元件区30b的半导体衬底2中形成阱区6b。例如，阱区6b为p型。随后，可以在元件区30b的半导体衬底2上进行用于调节I/O晶体管30的阈值电压的杂质注入。
之后，如在根据上述第六实施例的第二构造示例中描述的，如图39所示，根据第三实施例中描述的图8至图13的步骤的示例形成每一个元件以获得半导体器件1G(非易失性存储器)。之后，进行层间绝缘膜的形成、插塞的形成、包括导体(诸如布线和通孔)的上部布线层的形成等。
需指出，虽然本文示出了一个存储晶体管40，半导体器件1G可以包括多个存储晶体管40，或者至少一个存储晶体管40和另外的存储晶体管。而且，虽然本文示出了一个逻辑晶体管50，半导体器件1G可以包括多个逻辑晶体管50，或者至少一个逻辑晶体管50和另外的逻辑晶体管。而且，虽然本文示出了一个I/O晶体管30，半导体器件1G可以包括多个I/O晶体管30，或者至少一个I/O晶体管30和另外的I/O晶体管。
在根据第八实施例的半导体器件1G中，高浓度嵌入层48进一步设置在浓度相对较高的杂质区47下方，杂质区47设置在存储晶体管40的沟道区46下方。在半导体器件1G中，高浓度嵌入层48的设置可以在将偏压(衬底偏压)施加到半导体衬底2的过程中实现电阻(阱阻)的减小。例如，阱阻的减小可以实现要施加的衬底偏压的减小。
而且，阱阻的减小可以实现半导体器件1G的存储区域的面积的减小和半导体器件1G的尺寸的减小。这是由于以下原因。
即，在半导体器件1G的存储区域中，电连接至半导体衬底2中的阱区的阱分接头区设置在半导体衬底2上，并且衬底偏压从半导体衬底2上的阱分接头区施加到半导体衬底2中的阱区。存储区域通常包括数量与存储容量对应的存储晶体管40。阱区由特定数量的存储晶体管40共享，并且衬底偏压从一个阱分接头区(well tap region)施加到由特定数量的存储晶体管40共享的阱区。因此，阱分接头区布置在半导体衬底2上，数量与存储区域中包括的存储晶体管40的总数量对应。
如上所述，如果通过在半导体衬底2中设置阱区6a和高浓度嵌入层48减小阱阻，特定衬底偏压可以从一个阱分接头区施加到阱区6a和高浓度嵌入层48的较宽的范围。如果使可以从一个阱分接头区施加特定衬底偏压的范围扩大，可以从一个阱分接头区施加有特定衬底偏压的存储晶体管40的数量可能增加。如果可以从一个阱分接头区施加有特定衬底偏压的存储晶体管40的数量可以增加，可以减小布置在半导体衬底2上的阱分接头区的总数量。如果阱分接头区的总数量可以减小，半导体衬底2上的阱分接头区占据的面积可以减小，存储区域的面积可以相应地减小。而且，减小存储区域的面积可以实现设置有存储区域的半导体器件1G的尺寸的减小。
在本文中，描述了这种情况，其中高浓度嵌入层48设置在视为上述第六实施例中的第二构造示例的半导体器件1Fb(图33)的存储晶体管40的杂质区47下方。设置高浓度嵌入层48的方法可以同样也应用于在第四实施例和第五实施例、第六实施例的第一构造示例以及第七实施例中描述的存储晶体管40，并且获得与上述效果相同的效果。而且，设置高浓度嵌入层的方法也可以应用于上述存储晶体管10、逻辑晶体管20、逻辑晶体管50以及I/O晶体管30，因此可以实现半导体器件的尺寸的减小。
当如上所述未设置有杂质区47(屏蔽(SCR)层)的晶体管用作非易失性存储器的存储晶体管时，存储单元阵列的布局可能受到限制。
在本文中，图40示出比较示例的存储晶体管。图40示意性地示出存储晶体管的主要部分的示例性横截面。
图40所示的存储晶体管40B包括：栅极绝缘膜41，设置在半导体衬底2上方；栅极电极42，设置在栅极绝缘膜41上方；以及侧壁绝缘膜43，设置在栅极电极42的侧壁上且设置在半导体衬底2上方。侧壁绝缘膜43具有氧化硅等构成的氧化物膜43a和氮化硅等构成的氮化物膜43b的堆叠结构。存储晶体管40B还包括：杂质区44a和杂质区44b，在半导体衬底2中分别设置在栅极电极42的两侧，且用作源极区或漏极区(SD区)。存储晶体管40B还包括：LDD区45a和LDD区45b，位于侧壁绝缘膜43下方的半导体衬底2中的用作SD区的杂质区44a和杂质区44b的内侧。LDD区45a与LDD区45b之间的区域用作使载流子移动的沟道区46B。
例如，在n沟道存储晶体管40B的情况下，通过向侧壁绝缘膜43中注入并累积在杂质区44b(漏极区)附近产生的热电子(热载流子49)来写入信息。另外，通过将注入并累积到侧壁绝缘膜43中的电子与在杂质区44b附近产生的热空穴(热载流子49)中和来擦除信息。
在存储晶体管40B中，为了在杂质区44b附近有效地产生热载流子49，p型杂质注入到半导体衬底2的形成沟道区46B的表面中。n型杂质与p型杂质一起注入到位于侧壁绝缘膜43下方的半导体衬底2中，使得p型杂质被一部分n型杂质抵消，并且n型杂质区45a和45b形成。为了在侧壁绝缘膜43下方的半导体衬底2中稳定地形成n型杂质区45a和45b，n型杂质的浓度需要设定得足够高来抵消p型杂质的浓度。因此，n型杂质的浓度不能太低。结果是，在写入信息的存储晶体管40B与未写入信息的存储晶体管40B之间仅获得了相差大约一位的导通电流比的特性差异。转换为阈值电压的导通电流比非常小，即，大约0.1V。
而且，存储晶体管40B的阈值电压的估计变化值AVT大约为10mVμm或更多。需指出，阈值电压的估计变化值AVT是Pelgrom绘制的梯度(mVμm)(其是相对于栅极面积(沟道长度L×沟道宽度W)的平方根的倒数(μm-1)绘制的阈值电压的标准偏差σ(mV))。假设存储晶体管40B的W/L是0.1μm/0.1μm，则阈值电压的变化为0.1V作为一个σ，因此在1M位存储单元阵列中为5σ＝0.5V，这显著超过了编程之前和编程之后的阈值电压的偏移。因此，为了使用如图40所示的存储晶体管40B实现非易失性存储器，难以将NOR型布局用于存储单元阵列。
作为可以使用存储晶体管40B甚至在存储单元阵列中稳定地读取信息的布局，可以预期如图41所示的双位单元式布局。
图41示出双位单元式非易失性存储器的示例。图41示意性地示出双位单元式非易失性存储器的主要部分的示例性平坦布局。
图41所示的非易失性存储器60(半导体器件)包括作为元件区的(图40的半导体衬底2的元件区)多个(例如，四个)有源区61a、61b、61c以及61d，沿方向S延伸且沿垂直于方向S的方向T并排布置。字线WL1和WL2(与图40的栅极电极42对应)经由未示出的栅极绝缘膜(与图40的栅极绝缘膜41对应)沿方向T延伸以便横贯这些有源区61a、61b、61c以及61d。在字线WL1和WL2的侧壁形成侧壁绝缘膜63(与图40的侧壁绝缘膜43对应)。用作SD区的杂质区64(与图40的杂质区44a和44b对应)分别形成在有源区61a、61b、61c以及61d的每一个的字线WL1和WL2的两侧。未示出的LDD区(与图40的杂质区45a和45b对应)形成在侧壁绝缘膜63下方和杂质区64的内侧，并且未示出的沟道区形成在LDD区之间。非易失性存储器60包括由这些元件形成的多个(例如，八个)存储晶体管70a、70b、70c、70d、70e、70f、70g、以及70h(与图40的存储晶体管40B对应)。
朝向上层延伸的插塞71(接触部)形成在每一个杂质区64上。每一个杂质区64经由插塞71连接至包括在第一导电层中的布线72a、72b以及72c。
布线72a具有包括沿方向S延伸的区域72aa和沿方向T延伸的区域72ab的平坦十字形。区域72aa在相邻的有源区61a和61b之间沿方向S延伸。区域72ab沿方向T延伸以将有源区61a的存储晶体管70a和70b共享的杂质区64和有源区61b的存储晶体管70c和70d共享的杂质区64连接。
布线72b具有包括沿方向S延伸的区域72ba和沿方向T延伸的区域72bb的平坦十字形。区域72ba在相邻的有源区61c和61d之间沿方向S延伸。区域72bb沿方向T延伸以将有源区61c的存储晶体管70e和70f共享的杂质区64和有源区61d的存储晶体管70g和70h共享的杂质区64连接。布线72c经由插塞71在与存储晶体管70a、70b、70c、70d、70e、70f、70g以及70h的每一个的布线72a和72b相连接的杂质区64的相对侧连接至杂质区64。
朝向上层延伸的通孔73形成在布线72a、72b以及72c的每一个上。布线72a经由通孔73连接至沿方向S延伸的源极线SL1。布线72b经由通孔73连接至沿方向S延伸的源极线SL2。连接至有源区61a的晶体管70a和70b的杂质区64的布线72c经由通孔73连接至沿方向S延伸的位线BL1。连接至有源区61b的晶体管70c和70d的杂质区64的布线72c经由通孔73连接至沿方向S延伸的位线/BL1。连接至有源区61c的晶体管70e和70f的杂质区64的布线72c经由通孔73连接至沿方向S延伸的位线BL2。连接至有源区61d的晶体管70g和70h的杂质区64的布线72c经由通孔73连接至沿方向S延伸的位线/BL2。源极线SL1和SL2以及位线BL1、/BL1、BL2和/BL2包括在非易失性存储器60的第二导电层中。
在双位单元式非易失性存储器60中，例如图41的框74所包围的一对存储晶体管70a和70c用作一个存储单元。在框74内部的存储单元中，彼此相反的多条信息写入到连接至位线BL1和/BL1的存储晶体管70a和70c中，随后通过不同地(differentially)驱动存储晶体管70a和70c读取一个存储单元的信息。类似地，在非易失性存储器60中，一对存储晶体管70b和70d、一对存储晶体管70e和70g、以及一对存储晶体管70f和70h各自用作一个存储单元。
将参考图42、图43以及图44具体描述非易失性存储器60中的信息的编程(写入)、读取以及擦除操作的每一个的示例。需指出，在本文中，以设置有n沟道存储晶体管70a、70b、70c、70d、70e、70f、70g以及70h的非易失性存储器60为例。
图42为双位单元式非易失性存储器的编程操作的解释性视图。
例如，在针对包括该对存储晶体管70a和70c的(框74内部的)存储单元的编程操作期间，字线WL1的电势设定为高电平，位线BL1的电势设定为低电平，位线/BL1的电势设定为高电平，以及源极线SL1的电势设定为高电平。字线WL2的电势设定为低电平，位线BL2和/BL2的每一个的电势设定为低电平，以及源极线SL2的电势设定为低电平。因此，热电子(热载流子49、电荷49a)注入并累积到存储晶体管70a的侧壁绝缘膜63中，从而进行信息的编程。
图43为双位单元式非易失性存储器的读取操作的解释性视图。
在针对包括存储晶体管70a和70c的(框74内部的)存储单元的读取操作期间，字线WL1的电势设定为高电平，位线BL1和/BL1的每一个的电势设定为高电平，以及源极线SL1的电势设定为低电平。字线WL2的电势设定为低电平，位线BL2和/BL2的每一个的电势设定为低电平，以及源极线SL2的电势设定为低电平。例如，在包括存储晶体管70a的存储单元中，其中如上文图42中的已经进行了编程，当设定这些电势时，流经分别连接至存储晶体管70a和70c的位线BL1和/BL1的电流在幅值上彼此不同。通过检测电流之间的幅值的差异，进行存储晶体管70a的信息的读取。
图44为双位单元式非易失性存储器的擦除操作的解释性视图。
在针对包括存储晶体管70a和70c的(框74内部的)存储单元的擦除操作期间，首先，在存储晶体管70a和70c上执行如上所述的编程操作(未示出)。在存储单元的存储晶体管70a和70c都设定为编程状态之后，字线WL1的电势设定为负，位线BL1和/BL1的每一个的电势设定为低电平，以及源极线SL1的电势设定为高电平。字线WL2的电势设定为低电平，位线BL2和/BL2的每一个的电势设定为低电平，以及源极线SL2的电势设定为低电平。因此，进行编程到存储单元的存储晶体管70a和70c两者中的信息的擦除。
例如，这种双位单元式非易失性存储器60设计为具有如下一个图45所示的面积。
图45为双位单元式非易失性存储器的面积的解释性视图。
我们现在关注例如包括存储晶体管70a和70c的一个存储单元。
沿该存储单元的方向S，假设字线WL1的尺寸(栅极长度Lg)为0.06μm，连接至插塞71的布线72a(区域72ab)和72c的每一个的半尺寸为0.04μm，并且字线WL1与布线72a(区域72ab)和72c的每一个之间的尺寸为0.07μm。这种情况下，沿包括存储晶体管70a和70c的存储单元的方向S的尺寸U得出为0.28μm(＝0.06μm+0.04μm×2+0.07μm×2)。
沿存储单元的方向T，布线72a(区域72aa)和72c的每一个的宽度和间距假设共计为0.18μm。这种情况下，包括存储晶体管70a和70c的存储单元的方向T的尺寸V得出为0.54μm(＝0.18μm×3)。
因此，包括非易失性存储器60的存储晶体管70a和70c的一个存储单元的面积得到0.1512μm2(＝0.28μm×0.54μm)。其它存储单元也同样如此。例如，在1M位非易失性存储器60的情况下，存储区域的总面积得出为1.21mm2，整个存储宏(memorymacro)(除了存储区域之外还包括逻辑区域、I/O区域等)的面积得出为3mm2，因此存储区域的占据比为40％。
描述了不具有SCR层的存储晶体管和使用这种存储晶体管的双位单元式非易失性存储器，但是相反，如果使用了具有SCR层的存储晶体管，则获得以下优点。
图46示出根据实施例的存储晶体管的示例。图46示意性地示出存储晶体管的主要部分的示例性横截面。
图46所示的存储晶体管40C包括：栅极绝缘膜41，设置在半导体衬底2上方；栅极电极42，设置在栅极绝缘膜41上方；以及侧壁绝缘膜43，设置在栅极电极42的侧壁上且设置在半导体衬底2上方。侧壁绝缘膜43具有氧化硅等构成的氧化物膜43a和氮化硅等构成的氮化物膜43b的堆叠结构。存储晶体管40C还包括：杂质区44a和44b，在半导体衬底2中分别设置在栅极电极42的两侧，且用作SD区。存储晶体管40C还包括：LDD区45a和45b，位于侧壁绝缘膜43下方的半导体衬底2中的用作SD区的杂质区44a和44b的内侧。LDD区45a与LDD区45b之间的区域用作使载流子移动的沟道区46。存储晶体管40C包括位于沟道区46下方的作为SCR层的杂质区47。
存储晶体管40C的沟道区46是有意不添加任何杂质的非掺杂区，或者是包含浓度非常低的杂质的区域。位于沟道区46下方的杂质区47是具有的导电类型与LDD区45a和45b不同且包含的杂质的浓度高于沟道区46的区域(例如，高浓度p型区域)。在LDD区45a和45b的杂质注入期间的剂量设定为低于作为SCR层的杂质区47的杂质注入期间的剂量。
在存储晶体管40C中，非掺杂或极低浓度的沟道区46实现较低的阈值电压并且还减小了阈值电压的变化。存储晶体管40C的阈值电压的估计变化值AVT大约为4mVμm，并在整个1M位存储区域，阈值电压的变化大约为5σ＝0.2V，这与使用上述存储晶体管40B(图40)的情况相比非常小。
在存储晶体管40C中，浓度相对较高的杂质区47有效地产生热载流子49。位于侧壁绝缘膜43下方的LDD区45a和45b形成在形成有非掺杂或极低浓度的沟道区46的半导体层中(图63和图64)。其中形成有非掺杂或极低浓度沟道区46的半导体层抑制杂质(例如，p型杂质)从杂质区47扩散。因此，即使在低剂量的条件下进行LDD区45a和45b的杂质注入(例如，n型杂质的注入)，LDD区45a和45b的导电类型总是得出杂质(例如，n型)的导电类型，因此不引起任何偏移。因此，在存储晶体管40C中，在不能在侧壁绝缘膜43中捕获电荷49a的状态下可以稳定地实现较高的导通电流，并且在侧壁绝缘膜43中捕获电荷49a的状态下可以引起阈值电压的较大变化。
在本文中，图47A至图47D示出了当磷用于LDD区的杂质时的浓度分布的示例。
图47A至图47D每一个示出当用于LDD区的磷注入到具有通过杂质注入形成的SCR层(图61)、具有通过外延生长形成的半导体层(图63)以及经由栅极绝缘膜形成的栅极电极(图64)的半导体衬底中时通过TCAD(技术计算机辅助设计)获得的浓度分布。
在形成SCR层的过程中使用以下杂质注入条件。在加速度能量为30keV和剂量为5×1014cm-2的条件下注入锗。在加速度能量为5keV和剂量为5×1014cm-2的条件下注入碳。在加速度能量为20keV和剂量为4×1013cm-2的条件下注入硼。
图47A示出在加速度能量为35keV和剂量为2.5×1012cm-2的条件下以28°倾角从四个方向进行磷的注入以形成LDD区时的浓度分布。图47B示出在加速度能量为35keV和剂量为1.0×1012cm-2的条件下以28°倾角从四个方向进行磷的注入以形成LDD区时的浓度分布。图47C示出在加速度能量为35keV和剂量为5.0×1011cm-2的条件下以28°倾角从四个方向进行磷的注入以形成LDD区时的浓度分布。图47D示出在加速度能量为35keV和剂量为2.5×1011cm-2的条件下以28°倾角从四个方向进行磷的注入以形成LDD区时的浓度分布。
在图47A至图47D中，横轴表示从半导体衬底的表面起的深度(μm)，而纵轴表示p型杂质和n型杂质的浓度(cm-3)。需指出，在图47A至图47D中，用粗链条线绘制p型杂质的浓度分布，用粗实线绘制n型杂质的浓度分布，以及用细点线绘制p型杂质和n型杂质的抵消的浓度分布。
例如，如图47A所示，注入用于形成LDD区的n型杂质(磷)比注入用于形成SCR层的p型杂质(硼)更靠近半导体衬底的前侧。在如图47A中的n型杂质的注入条件下，在形成有p型SCR层的半导体衬底的表面附近稳定地形成n型LDD区。类似地，同样在如图47B和图47C中的n型杂质的注入条件下，n型杂质比p型杂质更靠近半导体衬底的前侧，并且在形成有p型SCR层的半导体衬底的表面附近稳定地形成n型LDD区。而且，同样在如图47D中的n型杂质的注入条件下，在形成有p型SCR层的半导体衬底的表面附近形成n型LDD区。根据图47A至图47D，甚至在非常低的浓度，例如，1×1017cm-3或更小，也可以在形成有p型SCR层的半导体衬底的表面附近形成n型LDD区。
而且，图48A至图48D示出了当砷用于LDD区的杂质时的浓度分布的示例。
图48A至图48D每一个示出当用于LDD区的砷注入到具有通过杂质注入形成的SCR层(图61)、具有通过外延生长形成的半导体层(图63)以及经由栅极绝缘膜形成的栅极电极(图64)的半导体衬底中时通过TCAD获得的浓度分布。
在形成SCR层的过程中使用以下杂质注入条件。在加速度能量为30keV和剂量为5×1014cm-2的条件下注入锗。在加速度能量为5keV和剂量为5×1014cm-2的条件下注入碳。在加速度能量为20keV和剂量为4×1013cm-2的条件下注入硼。
图48A示出在加速度能量为10keV和剂量为2.5×1012cm-2的条件下以0°倾角进行4次砷的注入以形成LDD区时的浓度分布。图48B示出在加速度能量为10keV和剂量为1.0×1012cm-2的条件下以0°倾角进行4次砷的注入以形成LDD区时的浓度分布。图48C示出在加速度能量为10keV和剂量为5.0×1011cm-2的条件下以0°倾角进行4次砷的注入以形成LDD区时的浓度分布。图48D示出在加速度能量为10keV和剂量为2.5×1011cm-2的条件下以0°倾角进行4次砷的注入以形成LDD区时的浓度分布。
在图48A至图48D中，横轴表示从半导体衬底的表面起的深度(μm)，而纵轴表示p型杂质和n型杂质的浓度(cm-3)。需指出，在图48A至图48D中，用粗链条线绘制p型杂质的浓度分布，用粗实线绘制n型杂质的浓度分布，以及用细点线绘制p型杂质和n型杂质的抵消的浓度分布。
例如，如图48A所示，注入用于形成LDD区的n型杂质(砷)比注入用于形成SCR层的p型杂质(硼)更靠近半导体衬底的前侧。在如图48A中的n型杂质的注入条件下，在形成有p型SCR层的半导体衬底的表面附近稳定地形成n型LDD区。类似地，同样在如图48B至图48D中的n型杂质的注入条件下，n型杂质比p型杂质更靠近半导体衬底的前侧，并且在形成有p型SCR层的半导体衬底的表面附近稳定地形成n型LDD区。
图49示出具有SCR层的存储晶体管的编程特性的示例。
图49示出上文图46所示的具有作为SCR层的杂质区47的存储晶体管40C的栅极电压Vg(V)与读取电流(漏极电流)Id(A/μm)之间的关系，该关系通过编程之前和之后的读取操作获得。
在杂质区44a和半导体衬底2都设定为0V以及栅极电极42和杂质区44b都设定为4V(编程电压Vp＝4V)的电压条件下执行针对存储晶体管40C的编程操作。在编程操作在上文描述的电压条件下执行编程时间Tp＝1μs之后，通过将杂质区44b和半导体衬底2设定为0V，将预定电压施加到栅极电极42并将0.5V(漏极电压Vd＝0.5V)施加到杂质区44a执行读取操作。
图49示出了在读取操作期间栅极电压Vg与读取电流Id之间的关系。
存储晶体管40C的在编程之前的阈值电压(初始阈值电压)为大约0.5V。图49示出在存储晶体管40C中，甚至在栅极电压Vg＝1.0V的情况下也获得了0.5μA或更大的足够的导通电流。如果在相对较低的电压和较短的时间的情况下，诸如电压Vp＝4V和编程时间Tp＝1μs(如上所述)，针对存储晶体管40C执行编程操作，编程之后的阈值电压将向较高的Vg侧偏移大约1V。与不具有SCR层(杂质区47)的上述存储晶体管40B相比，编程之前与编程之后之间的导通电流比显著大了大约四位。编程之前和编程之后的阈值电压的这种偏移明显大于例如1M位存储器的存储区域情况下的整个存储区域的阈值电压的变化。因此，存储晶体管40C不需要采用双位单元式构造。
将进一步描述存储晶体管40C。
图50示出具有SCR层的存储晶体管的擦除特性的示例。
图50示出上文图46所示的具有作为SCR层的杂质区47的存储晶体管40C的栅极电压Vg(V)与读取电流Id(A/μm)之间的关系，该关系在编程操作之前和之后以及擦除操作之后的读取操作中获得。
在杂质区44a和半导体衬底2都设定为0V以及栅极电极42和杂质区44b都设定为4V(编程电压Vp＝4V)的电压条件下在编程时间Tp设定为1μs的情况下执行针对存储晶体管40C的编程操作。分别在杂质区44a和半导体衬底2都设定为0V、栅极电极42设定为-5V以及杂质区44b设定为5V(擦除电压Ve＝5V)的电压条件下在擦除时间Te设定为1ms、10ms、100ms以及1s的情况下执行编程操作之后的擦除操作。通过将杂质区44b和半导体衬底2设定为0V，将预定电压施加到栅极电极42并将0.5V(漏极电压Vd＝0.5V)施加到杂质区44a执行编程之前和编程之后以及擦除之后的读取操作。图50示出了在读取操作期间栅极电压Vg与读取电流Id之间的关系。
如上文图49中描述的，如果在编程电压Vp＝4V和编程时间Tp＝1μs的条件下执行编程操作，与编程之前的阈值电压相比(与初始值相比)，编程之后的阈值电压将向高Vg侧偏移大约1V。
如图50所示，如果在擦除电压Ve＝5V和1ms的擦除时间的条件下针对编程之后的存储晶体管40C执行擦除操作，擦除操作之后的阈值电压向低Vg侧向后偏移大约0.4V。如果在10ms的较长擦除时间针对编程之后的存储晶体管40C执行擦除操作，擦除之后的阈值电压将返回到编程之前的值(初始值)。在存储晶体管40C中，即使在编程之后将擦除操作执行100ms或1s的进一步较长的擦除时间，擦除之后的阈值电压几乎不偏移，如图50所示，因此存储晶体管40C将不处于过擦除状态。如上所述，在具有SCR层(杂质区47)的晶体管40C中，可以在擦除电压Ve＝5V、10ms或更长的擦除时间的条件下执行优良的擦除操作。
图51A和图51B至图53A和图53B每一个示出具有SCR层的存储晶体管的编程特性的LDD区浓度依赖性。
图51A示出硼已经注入到作为SCR层的杂质区47中，磷已经注入到LDD区45a和45b并且然后砷已经注入到作为SD区的杂质区44a和44b中的情况下的存储晶体管40C的编程特性。在加速度能量为20keV和剂量为2.5×1013cm-2的条件下注入SCR层的硼。在加速度能量为35keV、剂量为2.5×1012cm-2以及倾角为28°的条件下从四个方向注入LDD区45a和45b的磷。
在杂质区44a和半导体衬底2都设定为0V以及栅极电极42和杂质区44b都设定为4V(编程电压Vp＝4V)的电压条件下在编程时间Tp设定为10μs的情况下执行编程操作。通过将杂质区44b和半导体衬底2设定为0V，将预定栅极电压Vg施加到栅极电极42并将漏极电压Vd＝0.5V施加到杂质区44a执行读取操作。图51A示出栅极电压Vg(V)与读取电流Id(A/μm)之间的关系，该关系在编程之前和编程之后的读取操作中获得。图51B示出具有图51A的Id-Vg特性的存储晶体管40C中的杂质区47和LDD区45a和45b的p型杂质和n型杂质的通过TCAD获得的浓度分布。
图52A示出硼已经注入到作为SCR层的杂质区47中，砷已经注入到LDD区45a和45b并且然后砷已经注入到作为SD区的杂质区44a和44b中的情况下的存储晶体管40C的编程特性。在本文中，在加速度能量为20keV和剂量为2.5×1013cm-2的条件下注入SCR层的硼。在加速度能量为10keV、剂量为5×1011cm-2以及倾角为0°的条件下4次注入LDD区45a和45b的砷。
在杂质区44a和半导体衬底2都设定为0V以及栅极电极42和杂质区44b都设定为4V(编程电压Vp＝4V)的电压条件下在编程时间Tp设定为10μs的情况下执行编程操作。通过将杂质区44b和半导体衬底2设定为0V，将预定栅极电压Vg施加到栅极电极42并将漏极电压Vd＝0.5V施加到杂质区44a执行读取操作。图52A示出栅极电压Vg(V)与读取电流Id(A/μm)之间的关系，该关系在编程之前和编程之后的读取操作中获得。图52B示出具有图52A的Id-Vg特性的存储晶体管40C中的杂质区47和LDD区45a和45b的p型杂质和n型杂质的通过TCAD获得的浓度分布。
图53A示出硼已经注入到作为SCR层的杂质区47中，砷已经注入到LDD区45a和45b并且然后砷已经注入到作为SD区的杂质区44a和44b中的情况下的存储晶体管40C的编程特性。在本文中，在加速度能量为20keV和剂量为2.5×1013cm-2的条件下注入SCR层的硼。在加速度能量为10keV、剂量为1×1013cm-2以及倾角为0°的条件下4次注入LDD区45a和45b的砷。
在杂质区44a和半导体衬底2都设定为0V以及栅极电极42和杂质区44b都设定为4V(编程电压Vp＝4V)的电压条件下在编程时间Tp设定为10μs的情况下执行编程操作。通过将杂质区44b和半导体衬底2设定为0V，将预定栅极电压Vg施加到栅极电极42并将漏极电压Vd＝0.5V施加到杂质区44a执行读取操作。图53A示出栅极电压Vg(V)与读取电流Id(A/μm)之间的关系，该关系在编程之前和编程之后的读取操作中获得。图53B示出具有图53A的Id-Vg特性的存储晶体管40C中的杂质区47和LDD区45a和45b的p型杂质和n型杂质的通过TCAD获得的浓度分布。
图51A示出在具有LDD区45a和45b的存储晶体管40C中，LDD区45a和45b在Vp＝4V和Tp＝10μs进行编程之后在上述条件下通过注入磷形成，相对来讲，阈值电压主要从编程之前的值(初始值)偏移。而且，图52A示出在具有LDD区45a和45b的存储晶体管40C中，LDD区45a和45b在Vp＝4V和Tp＝10μs进行编程之后在上述条件下通过注入砷形成，相对来讲，阈值电压主要从编程之前的值(初始值)偏移。相反，图53A示出了在与图52A的Vp＝4V和Tp＝10μs进行编程之后的情况相比，以更高浓度注入砷形成LDD区45a和LDD区45b的情况下，阈值电压几乎不从编程之前的值(初始值)偏移。
在如图51A和图52A中的阈值电压相对主要偏移的存储晶体管40C中，在其中具有p型杂质(SCR层)的半导体衬底2的表面附近存在相对较低浓度的n型杂质(LDD区)，如图51B和图52B中的。相反，在如图53A中的阈值电压几乎不偏移的存储晶体管40C中，在其中具有p型杂质(SCR层)的半导体衬底2的表面附近存在浓度相对较高的n型杂质(LDD区)，如图53B中的。
图51A和图51B至图53A和图53B示出在存储晶体管40C中，如果LDD区45a和45b具有相对较低的浓度，则获得相对较高的编程速度，而如果LDD区45a和LDD区45b具有极高的浓度，编程速度将减小。从抑制编程速度的显著减小的角度来看，LDD区45a和LDD区45b的浓度设定为5×1018cm-3或更低，优选5×1017cm-3或更低，更优选3×1017cm-3或更低以及进一步1×1017cm-3或更低。
图54和图55每一个示出具有SCR层的存储晶体管的编程特性的SCR层浓度依赖性和SD区杂质类型依赖性。
在图54中，用实线X1i绘制上文图51A所示的编程之前的Id-Vg特性(初始Id-Vg特性)，用链条线X1p绘制编程之后的Id-Vg特性。另外，在图54中，用粗实线X2i绘制与上文图51A的情况相比具有浓度更高的作为SCR层的杂质区47的存储晶体管40C的编程之前的Id-Vg特性(初始Id-Vg特性)，用粗链条线X2p绘制编程之后的Id-Vg特性。在加速度能量为20keV和剂量为4.0×1013cm-2的条件下硼注入到高浓度SCR层中。在展现出图54的Id-Vg特性的存储晶体管40C中，砷注入到SD区的杂质区44a和杂质区44b中。需指出，在与上文图51A的情况相同的条件下执行编程操作和读取操作。
图55示出当SCR层的杂质区47以及LDD区45a和LDD区45b的杂质注入条件(杂质浓度)与图54的情况相同时并且是磷注入到SD区的杂质区44a和杂质区44b中而不是砷时的存储晶体管40C的Id-Vg特性。
即，第一存储晶体管40C包括相对较低浓度的SCR层，并且在加速度能量为20keV和剂量为2.5×1013cm-2的条件下硼注入到SCR层中。磷在加速度能量为35keV、剂量为2.5×1012cm-2以及倾角为28°的条件下4次注入到第一存储晶体管40C的LDD区45a和LDD区45b中，并且磷注入到SD区中。在图55中，用实线Y1i绘制第一存储晶体管40C的编程之前的Id-Vg特性(初始Id-Vg特性)，用链条线Y1p绘制编程之后的Id-Vg特性。需指出，在与上文图54的情况相同的条件下执行编程操作和读取操作。
而且，第二存储晶体管40C包括浓度相对较高的SCR层，并且在加速度能量为20keV和剂量为4.0×1013cm-2的条件下硼注入到SCR层中。磷在加速度能量为35keV、剂量为2.5×1012cm-2以及倾角为28°的条件下4次注入到第二存储晶体管40C的LDD区45a和LDD区45b中，并且磷注入到SD区中。在图55中，用粗实线Y2i绘制第二存储晶体管40C的编程之前的Id-Vg特性(初始Id-Vg特性)，用粗链条线Y2p绘制编程之后的Id-Vg特性。需指出，在与上文图54的情况相同的条件下执行编程操作和读取操作。
图54和图55示出在注入到SD区中的杂质是砷的情况下或者注入到SD区中的杂质是磷的情况下，在SCR层的剂量增加以增加杂质浓度的情况下编程之前和编程之后的阈值电压的偏移在相同的条件下增加。而且，图54和图55示出在注入到SD区中的杂质是磷的情况下(图55)，与注入到SD区中的杂质是砷的情况(图54)相比，结泄漏可以进一步减小以减小截止电流Ioff。
图56示出具有SCR层的存储晶体管的编程特性的另一个示例。
图56示出用上文图55中的实线Y1i和链条线Y1p绘制的Id-Vg特性。即，在图56中，分别用实线Y1i和链条线Y1p绘制在上文图55中描述的第一存储晶体管40C的编程之前和编程之后的Id-Vg特性。另外，在图56中，用粗链条线Z1p绘制在第一存储晶体管40C的编程操作期间-3.0V的衬底偏压(反偏压)Vbb施加到半导体衬底2时的Id-Vg特性。需指出，在与上文图55的情况相同的条件下执行编程操作和读取操作。
图56示出在编程操作期间施加衬底偏压(粗链条线Z1p)的情况下，与不施加衬底偏压Vbb(链条线Y1p)的情况相比，编程之后的阈值电压相对于编程之前的阈值电压向明显的高Vg侧偏移。在编程操作期间施加衬底偏压Vbb可以实现编程速度的显著改善。
如上所述，在具有作为SCR层的杂质区47的存储晶体管40C中，注入到LDD区45a和LDD区45b的杂质，例如，n型杂质(诸如磷或砷)可以设定处于非常低的浓度。而且，注入到LDD区45a和LDD区45b、杂质区47(SCR层)以及杂质区44a和杂质区44b(SD区)的每一个中的杂质的类型和浓度的调节或者衬底偏压Vbb的进一步施加可以实现存储晶体管40C的特性的改善。例如，可以实现存储晶体管40C的编程之前和编程之后的阈值电压的变化的增大，即，编程速度的增大。而且，在存储晶体管40C中，可以抑制过擦除。因此，在使用存储晶体管40C的非易失性存储器中，在擦除操作之后不需要执行比较复杂的处理操作，诸如擦除验证。
随后，将描述使用具有SCR层的存储晶体管40C(如上所述)的非易失性存储器。
图57示出使用具有SCR层的存储晶体管的非易失性存储器的示例。图57示意性地示出使用具有SCR层的存储晶体管的非易失性存储器的主要部分的示例性平坦布局。
图57所示的非易失性存储器80(半导体器件)包括作为元件区(图46的半导体衬底2的元件区)的多个(例如，四个)有源区81a、81b、81c以及81d，沿方向S延伸且沿垂直于方向S的方向T并排布置。字线WL1、WL2(与图46的栅极电极42对应)经由未示出的栅极绝缘膜(与图46的栅极绝缘膜41对应)沿方向T延伸以便横贯这些有源区81a、81b、81c以及81d。在字线WL1和WL2的侧壁形成侧壁绝缘膜83(与图46的侧壁绝缘膜43对应)。用作SD区的杂质区84(与图46的杂质区44a和44b对应)分别形成在有源区81a、81b、81c以及81d的每一个的字线WL1和WL2的两侧。未示出的LDD区(与图46的杂质区45a和杂质区45b对应)形成在侧壁绝缘膜83下方和杂质区84的内侧，并且未示出的沟道区形成在LDD区之间。而且，用作SCR层的未示出的杂质区形成在沟道区下方。非易失性存储器80包括通过这些元件形成的多个(例如，八个)存储晶体管90a、90b、90c、90d、90e、90f、90g以及90h(与图46的存储晶体管40C对应)。
朝向上层延伸的插塞91(接触部)形成在每一个杂质区84上。每一个杂质区84经由插塞91连接至包括在第一导电层中的布线92a和92b。
布线92a沿方向T延伸。布线92a经由插塞91连接至有源区81a的存储晶体管90a和90b共享的杂质区84。布线92a经由插塞91连接至有源区81b的存储晶体管90c和90d共享的杂质区84。布线92a经由插塞91连接至有源区81c的存储晶体管90e和90f共享的杂质区84。布线92a经由插塞91连接至有源区81d的存储晶体管90g和90h共享的杂质区84。布线92a用作源极线(SL1)。
布线92b在与存储晶体管90a、90b、90c、90d、90e、90f、90g以及90h的每一个的源极线SL1相连接的杂质区84的相对侧经由插塞91连接至杂质区84。
朝向上层延伸的通孔93形成在每一个布线92b上。连接至有源区81a的晶体管90a和90b的杂质区84的布线92b经由通孔93连接至沿方向S延伸的位线BL1。连接至有源区81b的晶体管90c和90d的杂质区84的布线92b经由通孔93连接至沿方向S延伸的位线BL2。连接至有源区81c的晶体管90e和90f的杂质区84的布线92b经由通孔93连接至沿方向S延伸的位线BL3。连接至有源区81d的晶体管90g和90h的杂质区84的布线92b经由通孔93连接至沿方向S延伸的位线BL4。位线BL1、BL2、BL3以及BL4包括在非易失性存储器80的第二导电层中。
在非易失性存储器80中，各个存储晶体管90a、90b、90c、90d、90e、90f、90g以及90h用作一个存储单元。将参考图58A和图58B、图59A和图59B以及图60A和图60B具体描述非易失性存储器80中的信息的编程操作、读取操作以及擦除操作的每一个的示例。需指出，在本文中，以设置有n沟道存储晶体管90a、90b、90c、90d、90e、90f、90g以及90h的非易失性存储器80为例。
图58A和图58B为使用具有SCR层的存储晶体管的非易失性存储器的编程操作的解释性视图。图58A示意性地示出编程操作期间的非易失性存储器的主要部分的平坦布局，图58B示意性地示出编程操作期间的非易失性存储器的主要部分的横截面。需指出，图58B为沿着图58A的线L1-L1的横截面示意图。
例如，在针对具有用作SCR层的杂质区87的存储晶体管90a(存储单元)的编程操作期间，栅极绝缘膜81上的字线WL1的电势设定为高电平(4V至5V)，位线BL1的电势设定为低电平(0V)，以及源极线SL1的电势设定为高电平(4V至5V)。未选择的字线WL2的电势设定为低电平(0V)，以及未选择的位线BL2至BL4的电势设定为高电平(4V至5V)。因此，热电子(热载流子49、电荷49a)注入并累积到存储晶体管90a的源极线SL1侧的LDD区85上方的侧壁绝缘膜83中，从而执行信息的编程。
因为存储晶体管90a的LDD区85处于非常低的浓度，LDD区85的电场相对较小。另一方面，因为与LDD区85的外侧相邻的作为SD区的杂质区84处于高浓度，电场在杂质区84的边缘突然增加。结果是，热电子在源极线SL1侧的杂质区84(漏极)附近有效产生，并且产生的热电子有效地注入到源极线SL1侧的LDD区85上方的侧壁绝缘膜83中。
图59A和图59B为使用具有SCR层的存储晶体管的非易失性存储器的读取操作的解释性视图。图59A示意性地示出读取操作期间的非易失性存储器的主要部分的平坦布局，图59B示意性地示出读取操作期间的非易失性存储器的主要部分的横截面。需指出，图59B为沿着图59A的线L2-L2的横截面示意图。
在针对存储晶体管90a的读取操作期间，字线WL1的电势设定为高电平(0.5V)，位线BL1的电势设定为高电平(0.5V)，以及源极线SL1的电势设定为低电平(0V)。未选择的字线WL2的电势设定为低电平(0V)，以及未选择的位线BL2至BL4的电势设定为低电平(0V)。需指出，图59A和图59B示出使电荷49a注入并累积到侧壁绝缘膜83中的存储晶体管90a。当设定这些电势时通过检测从位线BL1侧流动到源极线SL1侧的电流执行存储晶体管90a的信息的读取。
图60A和图60B为使用具有SCR层的存储晶体管的非易失性存储器的擦除操作的解释性视图。图60A示意性地示出擦除操作期间的非易失性存储器的主要部分的平坦布局，图60B示意性地示出擦除操作期间的非易失性存储器的主要部分的横截面。需指出，图60B为沿着图60A的线L3-L3的横截面示意图。
在针对存储晶体管90a的擦除操作期间，首先，在连接至字线WL1的存储晶体管90a、90c、90e以及90g(未示出)上执行如上所述的编程操作。在存储晶体管90a、90c、90e以及90g设定为编程状态之后，字线WL1的电势设定为负(-5V至-6V)，位线BL1至BL4的电势设定为低电平(0V)，以及源极线SL1的电势设定为高电平(5V至6V)。未选择的字线WL2的电势设定为低电平(0V)。因此，执行已被编程到连接至字线WL1的存储晶体管90a、90c、90e以及90g中的信息的擦除。
在擦除操作期间，热空穴(热载流子49)在源极线SL1侧的杂质区84的附近产生以中立累积到源极线SL1侧的LDD区85上方的侧壁绝缘膜83中的电子(电荷49a)。因为热空穴在源极线SL1侧的杂质区84的附近产生，减少了对远离杂质区84的区域的阈值电压的影响。因此，除非字线WL1的栅极长度Lg极度减小，阈值电压整体为正，即，存储晶体管90a的截止电流不会明显超过初始值。
需指出，在浮置栅极型存储晶体管中，如果擦除时间延长，将出现使阈值电压变为负的过擦除问题，但是在具有SCR层的存储晶体管(如上所述)中，除非栅极长度Lg设定过小，否则可以避免这种问题。
在可以上文描述的方式执行编程操作、读取操作以及擦除操作的每一个的非易失性存储器80中，与上文描述的双位单元式非易失性存储器60相比，可以实现存储区域的面积的减小。在本文中，我们将关注图57所示的非易失性存储器80中的一个存储单元(例如，存储晶体管90a)。
沿存储晶体管90a的方向S，假设字线WL1的尺寸(栅极长度Lg)是0.06μm，连接至插塞91的源极线SL1和布线92b的每一个的半尺寸为0.04μm，并且字线WL1与源极线SL1和布线92b的每一个之间的尺寸为0.07μm。这种情况下，沿存储晶体管90a的方向S的尺寸U得出为0.28μm(＝0.06μm+0.04μm×2+0.07μm×2)。
沿存储晶体管90a的方向T，如果布线92b的宽度和间距假设共为0.18μm，沿存储晶体管90a的方向T的尺寸V得出为0.18μm。
因此，非易失性存储器80的一个存储单元的面积得出为0.0504μm2(＝0.28μm×0.18μm)。其它存储单元也同样如此。例如，在1M位非易失性存储器80的情况下，存储区域的总面积为0.402mm2，整个存储宏(除了存储区域之外还包括逻辑区域、I/O区域等)的面积为1.34mm2，因此存储区域的占据比为30％。在非易失性存储器80中，与双位单元式非易失性存储器60相比，存储区域的面积可以减小到1/3。
将参考图61至图65进一步描述使用存储晶体管40C(90a等)的非易失性存储器的构造及其制造方法的示例。
图61至图65示出非易失性存储器的制造方法的示例。在本文中，图61为第一制造步骤的主要部分的示例性横截面示意图，图62为第二制造步骤的主要部分的示例性横截面示意图，图63为第三制造步骤的主要部分的示例性横截面示意图，图64为第四制造步骤的主要部分的示例性横截面示意图，以及图65为第五制造步骤的主要部分的示例性横截面示意图。在下文中，将参考图61至图65依次描述非易失性存储器的制造步骤的示例。
首先，如图61所示，在半导体衬底2上形成使存储晶体管40C(图65)的元件区40b开口且覆盖逻辑晶体管50(图65)的元件区50b和I/O晶体管30(图65)的元件区30b的抗蚀剂图案5v。将抗蚀剂图案5v用作掩模，在元件区40b的半导体衬底2上进行预定杂质注入。例如，在加速度能量为30keV和剂量为5×1014cm-2的条件下注入锗。在加速度能量为5keV和剂量为5×1014cm-2的条件下注入碳。在加速度能量为20keV和剂量为4×1013cm-2的条件下注入硼。利用这些杂质注入，形成存储晶体管40C的浓度相对较高的杂质区47(SCR层)。
接下来，如图62所示，在半导体衬底2上形成使逻辑晶体管50的元件区50b开放且覆盖存储晶体管40C的元件区40b和I/O晶体管30的元件区30b的抗蚀剂图案5w。将抗蚀剂图案5w用作掩模，在元件区50b的半导体衬底2上进行预定杂质注入。例如，在加速度能量为30keV和剂量为5×1014cm-2的条件下注入锗。在加速度能量为5keV和剂量为5×1014cm-2的条件下注入碳。在加速度能量为20keV和剂量为5×1012cm-2的条件下注入硼。在加速度能量为10keV和剂量为1.5×1012cm-2的条件下注入氟化硼。利用杂质注入，形成逻辑晶体管50的浓度相对较高的杂质区57(SCR层)。
接下来，如图63所示，在半导体衬底2上外延生长半导体材料以在元件区40b的杂质区47上以及元件区50b的杂质区57上形成半导体层8c(非掺杂层)。在半导体层8c中形成存储晶体管40C的沟道区46和逻辑晶体管50的沟道区56。需指出，虽然由于外延生长在元件区30b中也形成与元件区40b和元件区50b的半导体层8c类似的半导体层，在本文中，为了方便起见，该半导体层将描述为集成到半导体衬底2中的层。在形成半导体层8c之后，如图63所示，形成限定元件区40b、元件区30b以及元件区50b的元件隔离区3。
接下来，在元件区30b和元件区50b的半导体衬底2上进行用于调节I/O晶体管30和逻辑晶体管50的每一个阈值电压的杂质注入。随后，通过热氧化，如图64所示，分别在元件区30b、元件区40b以及元件区50b中形成各自具有预定膜厚度的栅极绝缘膜31、栅极绝缘膜41以及栅极绝缘膜51。例如，形成各自具有7nm膜厚度的栅极绝缘膜31和栅极绝缘膜41以及具有1.5nm膜厚度的栅极绝缘膜51。接下来，通过形成并图案化多晶硅形成栅极电极32、栅极电极42以及栅极电极52。
接下来，通过预定条件下的杂质注入，如图64所示，形成LDD区45a和45b、LDD区35a和35b以及LDD区55a和55b。例如，在加速度能量为35keV、剂量为2.5×1012cm-2以及倾角为28°的条件下从四个方向注入磷来形成LDD区45a和45b以及LDD区35a和35b。在加速度能量为1.5keV、剂量为2.5×1014cm-2以及倾角为0°的条件下2次注入砷来形成LDD区55a和55b。因此，获得图64所示的结构。在LDD区35a与LDD区35b之间形成I/O晶体管30的沟道区36。在LDD区45a与LDD区45b之间形成存储晶体管40C的沟道区46。在LDD区55a与LDD区55b之间形成逻辑晶体管50的沟道区56。
接下来，通过形成并回蚀刻绝缘膜，如图65所示，在栅极电极32、栅极电极42以及栅极电极52的每一个侧壁形成侧壁绝缘膜33、侧壁绝缘膜43以及侧壁绝缘膜53。例如，依次形成并回蚀刻氧化硅等构成的膜厚度为5nm以及氮化硅等构成的膜厚度为70nm的氮化物膜102，从而形成侧壁绝缘膜33、侧壁绝缘膜43以及侧壁绝缘膜53。需指出，具有不同膜厚度的氧化物膜101可以用于存储晶体管40C的侧壁绝缘膜43以及逻辑晶体管50的侧壁绝缘膜53。例如，使存储晶体管40C的侧壁绝缘膜43的氧化物膜101比逻辑晶体管50的侧壁绝缘膜53的氧化物膜101薄。因此，在存储晶体管40C中，提高了热载流子向氮化物膜102中注入的效率并且提高了编程速度。
接下来，通过预定条件下的杂质注入，如图65所示，形成了每一个用作I/O晶体管30、存储晶体管40C以及逻辑晶体管50的每一个的SD区的杂质区34a和34b、杂质区44a和44b以及杂质区54a和54b。例如，在加速度能量为8keV和剂量为1.2×1016cm-2的条件下注入磷以形成杂质区34a和34b、杂质区44a和44b以及杂质区54a和54b。
利用上述制造步骤，获得了具有混合安装在共同的半导体衬底2上的I/O晶体管30、存储晶体管40C以及逻辑晶体管50的非易失性存储器80a。之后，进行层间绝缘膜的形成、插塞的形成、包括导体(诸如布线和通孔)的上部布线层的形成等。
将参考图66至图71进一步描述使用存储晶体管40C(90a等)的非易失性存储器的构造及其制造方法的另一个示例。
图66至图71示出非易失性存储器的制造方法的另一个示例。在本文中，图66为第一制造步骤的主要部分的示例性横截面示意图，图67为第二制造步骤的主要部分的示例性横截面示意图，图68为第三制造步骤的主要部分的示例性横截面示意图，图69为第四制造步骤的主要部分的示例性横截面示意图，图70为第五制造步骤的主要部分的示例性横截面示意图，以及图71为第六制造步骤的主要部分的示例性横截面示意图。在下文中，将参考图66至图71依次描述非易失性存储器的制造步骤的示例。
在本示例中，在上文图61至图63的步骤和上文图64的步骤中描述的形成栅极绝缘膜31、栅极绝缘膜41以及栅极绝缘膜51之后，如图66所示，首先形成多晶硅4。
接下来，如图67所示，在多晶硅4上形成预定抗蚀剂图案5x，并且将抗蚀剂图案5x用作掩模，蚀刻多晶硅4以形成存储晶体管40C的栅极电极42。
接下来，去除抗蚀剂图案5x，并且将保留在半导体衬底2上的栅极电极42和多晶硅4用作掩模，在元件区40b的半导体衬底2上进行进行预定杂质注入以形成LDD区45a和45b，如图68所示。例如，在加速度能量为35keV、剂量为2.5×1012cm-2以及倾角为28°的条件下从四个方向注入磷来形成LDD区45a和45b。在LDD区45a与LDD区45b之间形成存储晶体管40C的沟道区46。
接下来，通过形成并回蚀刻绝缘膜，如图69所示，在栅极电极42的侧壁形成侧壁绝缘膜43。例如，依次形成并回蚀刻氧化硅等构成的膜厚度为5nm以及氮化硅等构成的膜厚度为70nm的氮化物膜102，从而形成侧壁绝缘膜43。需指出，除了栅极电极42和半导体衬底2上方之外，类似地还在(位于元件隔离区3上的)多晶硅4的侧壁形成侧壁绝缘膜43。
接下来，如图70所示，形成预定抗蚀剂图案5y，并且将抗蚀剂图案5y用作掩模，蚀刻多晶硅4以形成I/O晶体管30的栅极电极32和逻辑晶体管50的栅极电极52。需指出，图70示出了多晶硅4的一部分(边缘)还保留在元件隔离区3上的形式。
接下来，通过预定条件下的杂质注入，如图71所示，在元件区30b中形成LDD区35a和35b，并且在元件区50b中形成LDD区55a和55b。在LDD区35a与LDD区35b之间形成I/O晶体管30的沟道区36，并且在LDD区55a与LDD区55b之间形成逻辑晶体管50的沟道区56。
接下来，通过形成并回蚀刻绝缘膜，如图71所示，在栅极电极32和栅极电极52的每一个侧壁形成侧壁绝缘膜33和侧壁绝缘膜53。侧壁绝缘膜33和侧壁绝缘膜53形成为具有的宽度小于存储晶体管40C的侧壁绝缘膜43的宽度。需指出，类似地还在保留在元件隔离区3上的多晶硅4的侧壁形成侧壁绝缘膜53(或33)。接下来，通过预定条件下的杂质注入，如图71所示，形成了每一个用作I/O晶体管30、存储晶体管40C以及逻辑晶体管50的每一个的SD区的杂质区34a和34b、杂质区44a和44b以及杂质区54a和54b。
利用上述制造步骤，获得了具有混合安装在共同的半导体衬底2上的I/O晶体管30、存储晶体管40C以及逻辑晶体管50的非易失性存储器80b。之后，进行层间绝缘膜的形成、插塞的形成、包括导体(诸如布线和通孔)的上部布线层的形成等。
如上所述，存储晶体管40C的侧壁绝缘膜43的宽度是影响存储晶体管40C的晶体管特性的重要参数。在图66至图71所示的制造方法中，存储晶体管40C的侧壁绝缘膜43的宽度可以与逻辑晶体管50的侧壁绝缘膜53的宽度独立地调节。
图72为具有SCR层的存储晶体管的解释性视图。
如上所述，在存储晶体管40C(90a等)中，通过向侧壁绝缘膜43下方的非掺杂层或浓度非常低的层(外延生长的半导体层8c)注入杂质形成LDD区45a和45b。因此，稳定地形成浓度非常低的LDD区45a和45b。例如，如果LDD区45a和45b形成为具有的浓度等于或低于5×1017cm-3，LDD区45a和45b几乎不利于碰撞电离。因此，例如，在浓度高于LDD区45b的杂质区44b(SD区)的边缘，热载流子49产生并注入到杂质区44b上方的侧壁绝缘膜43中。如果侧壁绝缘膜43中存在电荷49a，侧壁绝缘膜43下方的浓度非常低的LDD区45b容易调节，因此存储晶体管40C的阈值电压将发生变化。而且，因为确定了LDD区45a和45b的导电类型，还抑制了存储晶体管40C的偏移。而且，通过调节侧壁绝缘膜43的构造(堆叠结构的每一个层的材料、宽度以及材料、厚度等)来实现编程特性的改善。
存储晶体管40C可以具有使具有SONOS(半导体衬底2-氧化物膜43a-氮化物膜43b-氧化物膜43a-栅极电极42)结构的晶体管40Cb增加到主体晶体管40Ca的侧表面的构造。
利用所公开的技术，可以实现作为存储晶体管的展现出优良编程速度的晶体管和包括这种晶体管的半导体器件。

Claims (12)

1.一种制造半导体器件的方法，包括：
在半导体衬底的第一区域中形成第一杂质区；
在所述半导体衬底的第二区域中形成第二杂质区；
在所述第一杂质区上方通过外延生长形成第一沟道区；
形成隔离膜，所述隔离膜将所述半导体衬底中的第一区域和第二区域分开；
在所述第一区域上方形成第一栅极绝缘膜；
在所述第二区域上方形成第二栅极绝缘膜；
在所述第一栅极绝缘膜和第二栅极绝缘膜上方形成栅极电极膜；
在所述第一区域上方形成所述栅极电极膜的第一栅极电极，在所述第二区域上方保留所述栅极电极膜；
在所述第一栅极电极的侧壁上和所述第一区域上方形成第一侧壁绝缘膜；
在所述第二区域上方形成所述栅极电极膜的第二栅极电极；
在所述第二栅极电极的侧壁上和所述第二区域上方形成第二侧壁绝缘膜；
在所述第一区域上方的第一栅极电极的两侧形成第一源极区和第一漏极区；以及
在所述第二区域上方的第二栅极电极的两侧形成第二源极区和第二漏极区；
其中，
第一晶体管包括第一杂质区、第一沟道区、第一栅极绝缘膜、第一栅极电极、第一侧壁绝缘膜、第一源极区和第一漏极区；
第二晶体管包括第二杂质区、第二栅极绝缘膜、第二栅极电极、第二侧壁绝缘膜、第二源极区和第二漏极区；
所述第一晶体管通过将电荷累积到所述第一侧壁绝缘膜中来存储信息；以及
所述第一杂质区包括第一杂质和第二杂质，所述第二杂质抑制所述第一杂质的扩散，所述第一杂质至少包括硼，并且所述第二杂质至少包括锗和碳。
2.根据权利要求1所述的方法，其中，所述第一沟道区的杂质浓度等于或低于1×1017cm-3。
3.根据权利要求2所述的方法，其中所述第一杂质区的杂质浓度大于1×1018cm-3。
4.根据权利要求1所述的方法，还包括：
在位于所述第一侧壁绝缘膜下方的第一漏极区和第一源极区的内侧上形成第三杂质区；
其中：
第三杂质区的杂质浓度小于第一源极区和第一漏极区的杂质浓度，并且小于第一杂质区的杂质浓度。
5.根据权利要求4所述的方法，其中：
所述第一源极区和第一漏极区包含第一导电类型的第三杂质；
所述第三杂质区包含第一导电类型的第四杂质；以及
所述第一杂质区包含与第一导电类型不同的第二导电类型的第五杂质。
6.根据权利要求4所述的方法，其中，所述第三杂质区的杂质浓度等于或小于5×1017cm-3。
7.根据权利要求4所述的方法，其中，所述第一杂质区的杂质浓度大于1×1018cm-3。
8.根据权利要求4所述的方法，还包括：
在所第二侧壁绝缘膜下方的第二漏极区和第二源极区的内侧上形成第四杂质区；
其中：
所述第四杂质区的杂质浓度小于所述第二源极区和第二漏极区的杂质浓度；以及
所述第三杂质区的杂质浓度等于或小于所述第四杂质区的杂质浓度的十分之一。
9.根据权利要求1所述的方法，其中，所述第一侧壁绝缘膜的宽度大于所述第二侧壁绝缘膜的宽度。
10.根据权利要求1所述的方法，其中，所述第一栅极绝缘膜的厚度大于所述第二栅极绝缘膜的厚度。
11.根据权利要求1所述的方法，还包括：
在所述半导体衬底的第一杂质区下方形成第五杂质区；
其中，所述第五杂质区的杂质浓度大于所述第一沟道区的杂质浓度。
12.根据权利要求4所述的方法，其中，所述第一杂质区接触所述第三杂质区。
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