KR20000062115A - 챔퍼가 형성된 실리사이드층을 갖춘 반도체소자 및 그 제조방법 - Google Patents

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Abstract

챔퍼가 형성된 실리사이드층을 갖춘 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자는 반도체 기판상에 형성된 제1 절연막과; 상기 제1 절연막 위에 형성된 제1 도전층 패턴과; 상기 제1 도전층 패턴 위에 형성되고, 상기 반도체 기판의 주면에 대하여 실질적으로 수직인 프로파일을 가지는 하부 에지와, 챔퍼(chamfer)가 형성된 상부 에지를 갖춘 제2 도전층 패턴으로 이루어지는 게이트 구조와; 상기 제2 도전층 패턴 위에 형성되고, 제1 폭(W)을 가지고 상기 제2 도전층 패턴의 상부 에지보다 돌출된 측벽을 가지는 제2 절연막을 포함한다. 본 발명에 따른 반도체 소자의 제조 방법에서는 상기 챔퍼가 형성된 상부 에지의 형상에 대응하는 윤곽을 가지는 언더컷 영역을 형성하기 위하여, 포토레지스트 패턴의 애싱 공정과 동시에 또는 상기 애싱 공정에 이어서 동일 챔버 내에서 연속적으로 행해지는 등방성 건식 에칭 공정을 이용한다. 또는, 포토레지스트 패턴을 상기 애싱 공정에 의하여 제거한 후 단일의 세정 시스템 내에서 기존의 스트립 공정과 연속적으로 행해지는 등방성 습식 식각 공정을 이용하는 방법도 가능하다.

Description

챔퍼가 형성된 실리사이드층을 갖춘 반도체 소자 및 그 제조 방법 {Semiconductor device having chamfered silicide layer and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 금속 실리사이드층으로 구성되는 도전층을 포함하는 반도체 소자들, 상기 도전층으로 이루어지는 하부 구조물에 의하여 자기정렬되는 콘택을 포함하는 반도체 소자들, 및 이들 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 하부 배선층과 상부 배선층을 연결시키는 콘택홀과 그 주변 배선과의 간격이 감소하고, 또한 상기 콘택홀의 아스펙트 비(aspect ratio)가 증가한다. 따라서, 다층 배선 구조를 채용하는 고집적 반도체 소자에서 리소그래피(lithography) 공정을 이용하여 콘택홀을 형성할 때 정확하고 엄격한 공정 조건이 요구되며, 특히 디자인 룰(design rule)이 0.25μm 이하인 소자를 제조하는 데 있어서 현재의 리소그래피 기술로는 원하는 공정을 재현성있게 실현하는 데 한계가 있다.
그에 따라, 콘택홀을 형성할 때 리소그래피 공정의 한계를 극복하기 위하여 자기정렬 방법으로 콘택홀을 형성하는 기술이 개발되었다. 이와 같은 자기정렬 콘택홀 형성 방법의 하나로서 질화막 스페이서를 에칭 장벽층으로 사용하는 방법이 있다.
질화막 스페이서를 에칭 장벽층으로 하여 자기정렬 콘택홀을 형성하기 위한 종래의 방법에서는, 먼저 통상의 포토리소그래피 공정을 이용한 패터닝 방법에 의하여 반도체 기판상에 단면 형상이 대략 사각형인 소정의 하부 구조물, 예를 들면 게이트 전극과 같은 도전층을 형성한 후, 상기 결과물 전면에 질화막을 형성한 후 에치백하여 상기 도전층의 측벽에 질화막 스페이서를 형성하고, 이어서 산화막으로 이루어지는 층간절연막을 순차 형성한다. 그 후, 콘택홀 영역으로 예정된 부분 위의 층간절연막을 노출시키는 포토레지스트 패턴을 형성하고, 상기 노출된 층간절연막을 에칭하여 자기정렬 콘택홀을 형성한다.
상기와 같은 종래 기술에 따라 자기정렬 콘택홀을 형성하는 방법에서는 상기 층간절연막과 질화막 스페이서간의 에칭 선택비 차이가 큰 조건으로 상기 층간절연막을 에칭하여 콘택홀을 형성하며, 에칭 공정시 에칭 선택비를 증가시키기 위하여 다량의 폴리머를 발생시키는 과탄소 탄화불소가스(carbon rich carbon fluoride gases), 예를 들면 C4F8, C5F8등을 사용한다.
따라서, 에칭 선택비를 증가시키는 조건으로 에칭 공정을 행하면 폴리머 생성량이 증가하여 콘택홀이 형성되기 전에 에칭이 정지되는 문제점이 생긴다.
한편, 층간절연막과 질화막 스페이서 사이의 에칭 선택비 차이를 작게 하면 콘택홀 형성 전에 에칭 정지되는 문제는 생기지 않으나 층간절연막 에칭시 상기 질화막 스페이서가 소모될 수 있다. 따라서, 에칭 후 남아 있는 질화막 스페이서로는 상기 도전층의 측벽에서 펠요한 절연 길이를 확보하기 어렵다. 그 결과, 상기 콘택홀 내에 형성되는 자기정렬 콘택과 상기 도전층간에 단락이 발생하기 쉽다.
특히, 디자인 룰이 0.25μm 이하인 고집적 반도체 소자 제조 공정에서, 질화막과 같은 에칭 장벽층으로 덮인 게이트 전극 또는 비트 라인과 같은 도전층 위에 자기정렬 콘택홀을 형성하는 경우에는 상기 도전층과 그 위에 형성되는 자기정렬 콘택과의 사이에서 확보되어야 할 절연 두께의 마진(margin)이 부족하다. 따라서, 자기정렬 콘택홀 형성을 위한 에칭 공정시 층간절연막과 에칭 장벽층 사이의 에칭 선택비 차이가 작은 조건으로 에칭 공정을 행하면 에칭 장벽층이 소모되거나 손상되어 도전층의 에지 부분에서는 최소한의 절연 길이를 확보하기 어렵고, 상기 도전층의 에지 부분이 콘택홀 내부로 노출되기 쉽다.
따라서, 고집적 반도체 소자 제조를 위한 자기정렬 콘택홀 형성시 최적 공정 조건의 공정 마진이 적고, 소자의 재현성이 저하될 뿐 만 아니라 소자 동작의 신뢰성이 저하된다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 고집적 반도체 소자 제조를 위한 자기정렬 콘택 형성 공정에서 하부 도전층과 자기정렬 콘택과의 사이에서 필요한 절연 길이를 확보할 수 있도록 공정 마진을 증가시킬 수 있는 구조를 가지는 반도체 소자들을 제공하는 것이다.
본 발명의 다른 목적은 상기와 같은 구조를 가지는 하부 구조물에 의하여 자기정렬되는 콘택 플러그를 갖춘 반도체 소자들을 제공하는 것이다.
본 발명의 또 다른 목적은 상기와 같은 반도체 소자들의 제조 방법을 제공하는 것이다.
도 1은 본 발명의 일실시예에 따라 구현된 DRAM 셀의 일부 구성을 나타낸 레이아웃도이다.
도 2는 도 1의 Ⅱ-Ⅱ선 단면도이다.
도 3a는 도 1의 Ⅲ-Ⅲ선 단면도이다.
도 3b는 도 1의 Ⅲ-Ⅲ선 단면도에 대응하는 도 3a의 변형 실시예이다.
도 4a는 도 1의 Ⅳ-Ⅳ선 단면도이다.
도 4b는 도 1의 Ⅳ-Ⅳ선 단면도에 대응하는 도 4a의 변형 실시예이다.
도 4c는 도 4a의 다른 변형 실시예로서, 도 1의 Ⅳ-Ⅳ선 단면도에 대응하는 도면이다.
도 5는 본 발명의 다른 실시예에 따라 구현된 플래쉬 메모리 셀의 일부 구성을 나타낸 단면도이다.
도 6a는 용장 회로를 구비한 칩의 구성을 개략적으로 나타낸 도면이다.
도 6b는 퓨즈를 구비한 본 발명의 일실시예에 따른 반도체 소자의 단면도이다.
도 6c는 퓨즈를 구비한 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 7은 식각액의 온도에 따른 텅스텐 실리사이드의 소모량을 나타낸 그래프이다.
도 8a는 SC1 용액을 사용한 텅스텐 실리사이드막의 식각시 식각 시간에 따른 수직 방향 식각량과 수평 방향 식각량을 비교한 그래프이다.
도 8b는 SC1 용액을 사용한 텅스텐 실리사이드막의 식각시 최적의 식각 결과를 얻을 수 있는 식각 시간을 결정하기 위한 그래프이다.
도 9a는 SC1 용액을 사용한 텅스텐 실리사이드막의 식각시 텅스텐 실리사이드막의 식각량 균일도를 평가한 그래프이다.
도 9b는 웨이퍼상의 위치를 표시한 도면이다.
도 10a 내지 도 10j는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 11a 내지 도 11d는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 13a 내지 도 13d는 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14a 및 도 14b는 본 발명의 제5 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 15a 및 도 15b는 본 발명의 방법에 따라 제조된 반도체 소자에서의 전기적 특성을 평가한 그래프이다.
도 15c는 본 발명에 따라 제조된 반도체 소자와 종래의 반도체 소자에서 각각 측정된 누설 전류의 분포율을 평가한 그래프이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10: 반도체 기판, 20: 게이트 구조, 20': 게이트 구조, 22: 폴리실리콘층 패턴, 24: 금속 실리사이드층 패턴, 24a: 하부 에지, 24b: 상부 에지, 25: 언더컷 영역, 26: 절연 마스크, 26a: 측벽, 28: 제1 절연 스페이서, 32: 제1 층간절연막 패턴, 40: 비트 라인, 40': 비트 라인, 40b: 상부 에지, 42: 폴리실리콘층 패턴, 44: 금속 폴리실리사이드층 패턴, 44a: 하부 에지, 44b: 상부 에지, 45: 언더컷 영역, 46: 절연 마스크, 46b: 측벽, 48: 제2 절연 스페이서, 52: 제2 층간절연막 패턴, 60: 콘택 플러그, 60c: 자기정렬 콘택, 60h: 콘택홀
상기 목적을 달성하기 위하여, 본 발명의 일 양태에 따른 반도체 소자는 반도체 기판상에 형성된 제1 절연막과; 상기 제1 절연막 위에 형성된 제1 도전층 패턴과; 상기 제1 도전층 패턴 위에 형성되고, 상기 반도체 기판의 주면에 대하여 실질적으로 수직인 프로파일을 가지는 하부 에지와, 챔퍼(chamfer)가 형성된 상부 에지를 갖춘 제2 도전층 패턴을 포함하는 게이트 구조와; 상기 제2 도전층 패턴 위에 형성되고, 제1 폭(W)을 가지고 상기 제2 도전층 패턴의 상부 에지보다 돌출된 측벽을 가지는 제2 절연막을 포함한다.
상기 반도체 소자는 상기 제1 절연 스페이서 및 상기 반도체 기판의 활성 영역을 동시에 노출시키는 자기정렬 콘택홀 내에 형성되고, 상기 게이트 구조에 의하여 자기정렬되는 콘택 플러그를 더 포함할 수 있다.
또한, 상기 반도체 소자는 상기 반도체 기판상에 형성되고 소정의 기능을 가지는 특정 회로부와; 상기 반도체 기판상에 형성되고, 상기 특정 회로부와 동일한 기능을 가지는 용장 회로부와; 상기 제1 절연막 위에 형성되고, 상기 특정 회로부가 불량인 경우 상기 특정 회로부를 상기 용장 회로부로 치환하기 위하여 퓨징되어 제거될 수 있고, 상기 게이트 구조와 동일한 구조를 가지는 퓨즈를 더 구비할 수 있다.
또한, 상기 반도체 소자는 상기 제2 절연막을 덮는 평탄화된 제1 층간절연막 패턴과, 상기 제1 층간절연막 패턴 위에 형성된 비트 라인과, 상기 비트 라인의 상면을 덮는 제3 절연막을 더 포함할 수 있으며, 여기서 상기 비트 라인은 챔퍼가 형성된 상부 에지를 갖춘 도전 패턴을 포함한다.
상기 반도체 소자는 상기 비트 라인의 측벽 및 상기 제3 절연막의 측벽을 덮는 제2 절연 스페이서를 더 포함할 수 있다.
또한, 상기 반도체 소자는 상기 제3 절연막을 덮는 제2 층간절연막 패턴과,
상기 제2 절연 스페이서 및 상기 반도체 기판의 활성 영역을 동시에 노출시키는 자기정렬 콘택홀 내에 형성되고, 상기 비트 라인에 의하여 자기정렬되는 콘택 플러그를 더 포함할 수 있다.
또한, 상기 반도체 소자는 상기 제3 절연막을 덮는 제2 층간절연막과, 상기 제1 절연 스페이서, 제2 절연 스페이서 및 상기 반도체 기판의 활성 영역을 동시에 노출시키는 자기정렬 콘택홀 내에 형성되고, 상기 게이트 구조 및 상기 비트 라인에 의하여 자기정렬되는 콘택 플러그를 더 포함할 수 있다.
본 발명의 다른 양태에 따른 반도체 소자는 반도체 기판상에 형성된 층간절연막 패턴과; 상기 층간절연막 패턴 위에 형성되고, 챔퍼가 형성된 상부 에지를 갖춘 도전 패턴을 포함하는 비트 라인과; 상기 비트 라인 위에 형성되고, 제1 폭(W)을 가지고 상기 비트 라인의 상부 에지보다 돌출된 측벽을 가지는 절연막을 포함한다.
본 발명의 일 양태에 따른 반도체 소자의 제조 방법에서는 반도체 기판상에 제1 도전층을 형성한다. 상기 제1 도전층 위에 제2 도전층을 형성한다. 상기 제2 도전층 위에 상기 제2 도전층의 상면을 일부 노출시키는 제1 마스크 패턴을 형성한다. 상기 제1 마스크 패턴을 에칭 마스크로 하여 상기 제2 도전층의 일부를 등방성 에칭하여 상기 제1 마스크 패턴의 저면 에지를 노출시키는 제1 언더컷 영역을 형성한다. 상기 제1 마스크 패턴을 에칭 마스크로 하여 상기 제2 도전층의 나머지 일부를 이방성 에칭하여, 상기 반도체 기판의 주면에 대하여 실질적으로 수직인 측벽 프로파일을 가지는 하부 에지와 상기 제1 언더컷 영역의 윤곽에 따라 챔퍼가 형성된 상부 에지를 갖춘 제2 도전층 패턴을 형성한다. 상기 제1 마스크 패턴을 에칭 마스크로 하여 상기 제1 도전층을 이방성 에칭하여 제1 도전층 패턴을 형성한다.
상기 제1 언더컷 영역을 형성하는 단계는 건식 방법 또는 습식 방법에 의하여 행할 수 있다.
상기 제1 언더컷 영역을 건식 방법에 의하여 행하는 경우에는 상기 제1 언더컷 영역을 형성하는 단계에서는 CF4, C2F6, CHF3, CO, Ar, O2, N2및 He-O2로 이루어지는 군에서 선택되는 적어도 하나의 가스를 사용할 수 있다.
상기 제1 언더컷 영역을 건식 방법에 의하여 행하는 경우에는 NH4OH, H2O2및 H2O의 혼합액을 사용할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법에서 상기 제1 마스크 패턴을 형성하는 단계는 상기 제2 도전층 위에 절연막을 형성하는 단계와, 상기 절연막 위에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 이용하여 상기 절연막을 이방성 에칭하여 상기 제1 마스크 패턴을 형성하는 단계를 포함한다.
상기 제1 마스크 패턴를 형성한 후, 상기 포토레지스트 패턴을 애싱(ashing)하여 제거하는 단계를 더 포함하고, 이 때 상기 제1 언더컷 영역을 형성하는 단계는 상기 포토레지스트 패턴의 애싱 단계와 동시에 행해질 수 있다. 또는 상기 제1 언더컷 영역을 형성하는 단계는 상기 포토레지스트 패턴의 애싱 단계 직후 동일 챔버 내에서 연속적으로 행해질 수도 있다.
또한, 상기 포토레지스트 패턴을 애싱하여 제거한 후, 남아 있는 잔류물을 스트립하여 제거하는 단계를 더 포함하고, 이 때 상기 제1 언더컷 영역을 형성하는 단계는 상기 스트립 단계 직후 동일 세정 시스템 내에서 연속적으로 행해질 수 있다.
또한, 본 발명에 따른 반도체 소자의 제조 방법에서는 적어도 상기 제1 도전층 패턴의 측벽, 제2 도전층 패턴의 측벽 및 제1 마스크 패턴의 측벽을 덮는 절연막을 형성한다. 상기 절연막 위에 평탄화된 제1 층간절연막을 형성한다. 상기 제1 층간절연막을 선택적으로 에칭하여 상기 반도체 기판의 활성 영역을 노출시키는 자기정렬 콘택홀을 형성한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법에서는 상기 제1 도전층 패턴을 형성하는 단계 후에 상기 제2 도전층 패턴을 그 노출된 표면으로부터 소정의 두께 만큼 제거하여 그 최대 폭이 상기 제1 마스크 패턴의 폭 및 상기 제1 도전층 패턴의 폭보다 작은 리세스된 제2 도전층 패턴을 형성하는 단계를 더 포함할 수 있다.
또한, 본 발명에 따른 반도체 소자의 제조 방법에서는 적어도 상기 제1 도전층 패턴의 측벽, 리세스된 제2 도전층 패턴의 측벽 및 제1 마스크 패턴의 측벽을 덮는 절연막을 형성한다. 상기 절연막 위에 평탄화된 제1 층간절연막을 형성한다. 상기 제1 층간절연막을 선택적으로 에칭하여 상기 반도체 기판의 활성 영역을 노출시키는 자기정렬 콘택홀을 형성한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법에서는 상기 제1 마스크 패턴을 덮는 평탄화된 제1 층간절연막을 형성한다. 상기 제1 층간절연막 위에 비트 라인을 형성한다. 여기서, 상기 비트 라인을 형성하기 위하여, 상기 제1 층간절연막 위에 제3 도전층을 형성한다. 상기 제3 도전층 위에 상기 제3 도전층의 상면을 일부 노출시키는 제2 마스크 패턴을 형성한다. 상기 제2 마스크 패턴을 에칭 마스크로 하여 상기 제3 도전층의 일부를 등방성 에칭하여 상기 제2 마스크 패턴의 저면 에지를 노출시키는 제2 언더컷 영역을 형성한다. 상기 제2 마스크 패턴을 에칭 마스크로 하여 상기 제3 도전층의 나머지 일부를 이방성 에칭하여, 상기 반도체 기판의 주면에 대하여 실질적으로 수직인 측벽 프로파일을 가지는 하부 에지와 상기 제2 언더컷 영역의 윤곽에 따라 챔퍼가 형성된 상부 에지를 갖춘 제3 도전층 패턴을 형성한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법에서는 상기 제1 도전층 패턴의 측벽, 제2 도전층 패턴의 측벽 및 제1 마스크 패턴의 측벽을 덮는 제1 절연 스페이서를 형성하고; 상기 제3 도전층 패턴의 측벽 및 제2 마스크 패턴의 측벽을 덮는 제2 절연 스페이서를 형성한다. 그 후, 상기 제2 마스크 패턴을 덮는 제2 층간절연막을 형성하고, 상기 제2 층간절연막 및 제1 층간절연막을 선택적으로 에칭하여 상기 제1 절연 스페이서, 제2 절연 스페이서 및 상기 반도체 기판의 활성 영역을 동시에 노출시키는 자기정렬 콘택홀을 형성하고; 상기 자기정렬 콘택홀 내에 도전 물질을 채워서 상기 제1 도전층 패턴, 제2 도전층 패턴 및 비트 라인에 의하여 자기정렬되는 콘택 플러그를 형성한다.
본 발명에 의하면, 소자의 전기적 특성에 전혀 악영향을 미치지 않고 상기 게이트 구조와 상기 게이트 구조에 의하여 자기정렬되는 콘택 플러그 사이에서 충분한 폭을 유지하는 절연 스페이서에 의하여 필요한 절연 길이를 확보할 수 있다. 따라서, 본 발명은 디자인 룰이 0.25μm 이하인 고집적 반도체 소자를 제조하는 데 유리하게 적용될 수 있다.
또한, 본 발명에 의하면 콘택 플러그를 게이트 구조 및 비트 라인에 동시에 자기정렬되도록 형성하는 경우에도 비트 라인을 챔퍼가 형성된 상부 에지를 가지도록 형성할 수 있으므로, 자기정렬 콘택홀 형성을 위한 에칭 공정 후에 비트 라인의 측벽을 덮는 스페이서는 필요한 절연 길이를 확보하기에 충분한 폭을 유지한다. 따라서, 소자의 전기적 특성에 전혀 악영향을 미치지 않고 비트 라인 또는 게이트 구조와, 상기 콘택 플러그와의 사이에서 충분한 절연 길이를 확보할 수 있다.
또한, 본 발명에 따른 반도체 소자의 제조 방법에서는 상부 에지에 챔퍼가 형성된 금속 실리사이드층 패턴을 형성하기 위하여 복잡한 공정을 추가하지 않고, 그 대신 금속 실리사이드층의 패터닝시 사용된 포토레지스트 패턴을 제거하기 위하여 필수적으로 수반되는 포토레지스트 패턴의 애싱 및 스트립 공정과 더불어 진행된다. 따라서, 반도체 소자 제조에 필수적으로 수반되는 공정을 효율적으로 이용함으로써 최소한의 공정수에 의하여 언더컷 영역을 형성하는 것이 가능하다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다. 본 발명의 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 첨부 도면에 있어서, 층 또는 영역들의 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 첨부 도면들에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 다른 층이 개재될 수도 있다.
도 1은 본 발명의 일실시예에 따라 구현된 반도체 소자의 일부 구성을 나타낸 레이아웃도로서, 본 발명을 DRAM 셀에 적용한 경우를 설명하기 위한 도면이다.
도 1에서, 각각 워드 라인(W/L)을 구성하는 복수의 게이트 구조(20)가 일정 방향으로 연장되어 있고, 복수의 비트 라인(40)이 상기 게이트 구조(20)의 연장 방향과 대략 수직으로 교차하는 방향으로 연장되어 있다. 또한, 복수의 자기정렬 콘택(60c)이 상기 게이트 구조(20)와 상기 비트 라인(40)에 의하여 자기정렬되도록 형성되어 있다.
상기 자기정렬 콘택(60c)은 예를 들면 COB(capacitor over bit line) 구조에서 커패시터를 반도체 기판의 활성 영역에 전기적으로 연결시키기 위한 콘택 플러그, 또는 상기 비트 라인(40)의 상부에 형성되는 중간 패드에 연결되는 콘택 플러그를 구성할 수 있다.
상기 자기정렬 콘택(60c)을 형성하기 위한 콘택홀을 형성하는 데 있어서, 상기 비트 라인(40) 및 게이트 구조(20)에 동시에 자기정렬되도록 콘택홀을 단일 스텝으로 형성하는 경우에는 상기 게이트 구조(20)를 덮는 스페이서와 같은 에칭 장벽층은 물론 상기 비트 라인(40)을 덮는 스페이서와 같은 에칭 장벽층에 과다한 에칭 스트레스가 가해지게 되어, 상기 게이트 구조(20) 및 비트 라인(40)과 상기 자기정렬 콘택(60c)과의 사이에서 필요한 절연 길이를 확보하기 어렵다.
본 발명에 따른 반도체 소자에서는 이와 같은 경우에도 상기 게이트 구조(20) 또는 비트 라인(40)과 상기 자기정렬 콘택(60c)과의 사이에서 충분한 절연 길이를 확보할 수 있다. 이에 대하여 구체적으로 설명하면 다음과 같다.
도 2는 도 1의 Ⅱ-Ⅱ선 단면도이다.
도 2를 참조하면, 상기 게이트 구조(20)가 반도체 기판(10)상에서 게이트 산화막(12) 위에 형성되어 있다. 상기 게이트 구조(20)는 폴리실리콘층 패턴(22)과 금속 실리사이드층 패턴(24)이 차례로 적층된 폴리사이드(polycide) 구조로 형성되어 있다. 상기 금속 실리사이드층 패턴(24)은 상기 반도체 기판(10)의 주면(主面)에 대하여 실질적으로 수직인 프로파일을 가지는 하부 에지(24a)와 챔퍼(chamfer)가 형성된 상부 에지(24b)를 갖추고 있다.
상기 게이트 구조(20)의 상면은 소정의 폭(W)을 가지는 절연 마스크(26)에 의하여 덮여 있다. 상기 절연 마스크(26)는 상기 금속 실리사이드층 패턴(24)의 상부 에지(24b)보다 돌출된 측벽(26a)을 가진다. 따라서, 상기 금속 실리사이드층 패턴(24)의 상부 에지(24b)에 의하여 상기 절연 마스크(26)의 저면에지 근방에는 언더컷 영역(25)이 형성된다.
상기 게이트 구조(20)의 측벽 및 상기 절연 마스크(26)의 측벽은 제1 절연 스페이서(28)에 의하여 덮여 있다. 또한, 제1 층간절연막 패턴(32) 및 제2 층간절연막 패턴(52)을 관통하여 형성된 콘택홀(60h)을 채우는 콘택 플러그(60), 예를 들면 폴리실리콘 플러그에 의하여 상기 자기정렬 콘택(60c)이 구성된다.
상기 금속 실리사이드층 패턴(24)의 상부 에지(24b)에는 챔퍼가 형성되어 있으므로, 상기 게이트 구조(20)와 상기 콘택 플러그(60) 사이, 특히 상기 게이트 구조(20)의 에지 부분과 상기 콘택 플러그(60) 사이에서 제1 절연 스페이서(28)의 폭이 충분히 확보된다. 따라서, 상기 게이트 구조(20)와 상기 콘택 플러그(60) 사이에서 필요한 절연 길이를 확보할 수 있다.
도 3a는 도 1의 Ⅲ-Ⅲ선 단면도이다.
도 3a를 참조하면, 상기 제1 층간절연막 패턴(32) 위에 Al 또는 W과 같은 금속으로 이루어지는 비트 라인(40)이 형성되어 있다. 상기 비트 라인(40)은 챔퍼가 형성된 상부 에지(40b)를 갖추고 있다.
상기 비트 라인(40)의 상면은 절연 마스크(46)에 의하여 덮여 있다. 상기 절연마스크(46)는 상기 비트 라인(40)의 상부 에지(40b)보다 돌출된 측벽(46a)을 가진다. 따라서, 상기 비트 라인(40)의 챔퍼가 형성된 상부 에지(24b)에 의하여 상기 절연 마스크(46)의 저면 에지 근방에는 언더컷 영역(45)이 형성된다.
상기 비트 라인(40)의 측벽 및 상기 절연 마스크(46)의 측벽은 제2 절연 스페이서(48)에 의하여 덮여 있다.
상기 비트 라인(40)의 상부 에지(40b)에는 챔퍼가 형성되어 있으므로, 상기 비트 라인(40)과 콘택 플러그(60) 사이에서 제2 절연 스페이서(48)의 폭이 충분히 확보된다. 따라서, 상기 비트 라인(40)과 상기 콘택 플러그(60) 사이에서 필요한 절연 길이를 확보할 수 있다.
도 3a는 상기 비트 라인(40)이 단일층의 금속 패턴에 의하여 형성된 경우를 예시한 것이다. 상기 비트 라인(40)의 구조는 단일층의 금속 패턴 구조에 한정되지 않는다.
도 3b는 도 3a의 변형 실시예로서, 도 1의 Ⅲ-Ⅲ선 단면도에 대응하는 것이다. 도 3b를 참조하여 도 3a의 비트 라인(40)과는 다른 구조를 가지는 비트 라인(40')을 형성한 경우를 설명한다.
도 3b의 구성에서는 비트라인(40')이 상기 게이트 구조(20)와 같이 폴리실리콘층 패턴(42)과 금속 실리사이드층 패턴(44)이 차례로 적층된 폴리사이드 구조로 형성되어 있다. 그 외 다른 구성은 도 3a와 동일하다.
도 4a는 도 1의 Ⅳ-Ⅳ선 단면도이다.
상기 콘택 플러그(60)는 상기 게이트 구조(20) 및 비트라인(40)에 의하여 자기정렬되어 있다.
단일층의 금속 패턴 구조를 가지는 상기 비트 라인(40)은 챔퍼가 형성된 상부 에지(40b)를 갖추고 있고, 상기 게이트 구조(20)를 구성하는 금속 실리사이드층 패턴(24)은 챔퍼가 형성된 상부 에지(24b)를 갖추고 있다. 따라서, 상기 제1 절연 스페이서(28) 및 제2 절연 스페이서(48)를 동시에 노출시키는 콘택홀(60h)을 형성할 때 상기 제1 절연 스페이서(28) 및 제2 절연 스페이서(48)에 과다한 에칭 스트레스가 가해지더라도, 상기 제1 절연 스페이서(28) 및 제2 절연 스페이서(48)는 각각 상기 게이트 구조(20)와 상기 콘택 플러그(60)와의 사이 및 상기 비트 라인(40)과 상기 콘택 플러그(60)와의 사이에서 필요한 절연 길이를 제공할 수 있을 정도로 충분한 폭을 유지하게 된다.
도 4b는 도 4a의 변형 실시예로서, 도 1의 Ⅳ-Ⅳ선 단면도에 대응하는 것이다. 도 4b를 참조하여 도 4a의 비트 라인(40)과는 다른 구조의 비트 라인(40')을 형성한 경우를 설명한다.
도 4b의 구성은 비트 라인(40')이 상기 게이트 구조(20)와 같이 폴리실리콘층 패턴(42)과 금속 실리사이드층 패턴(44)이 차례로 적층된 폴리사이드 구조로 형성되어 있는 것을 제외하고 도 4a의 구성과 동일하다.
도 4c는 도 4a의 다른 변형 실시예로서, 도 1의 Ⅳ-Ⅳ선 단면도에 대응하는 것이다. 도 4c의 실시예에서는 도 3b에서 설명한 바와 같은 비트 라인(40')과 동일한 구조를 가지는 비트 라인(40')을 형성하고, 통상의 게이트 구조(20'), 예를 들면 도핑된 폴리실리콘으로 이루어지는 게이트 구조를 형성하였다.
도 5는 본 발명의 다른 실시예에 따라 구현된 불휘발성 반도체 메모리 소자의 일부 구성을 나타낸 단면도로서, 본 발명을 불휘발성 반도체 메모리 소자의 일종인 플래쉬 메모리 셀에 적용한 경우를 나타낸다.
도 5에서, "a"영역은 셀 영역이고, "b"영역은 주변 회로 영역이다.
소자 분리 영역(610)이 형성된 반도체 기판(600)의 셀 영역(a) 표면에는 소스 영역(620) 및 드레인 영역(622)이 형성되어 있다. 셀 영역(a)에는 터널 산화막(630), 부유 게이트(640), 유전체막(642) 및 제어 게이트(647)의 적층 구조로 이루어지는 게이트 구조(649)가 형성되어 있다.
상기 셀 영역(a)에서, 상기 제어 게이트(647)는 폴리실리콘층 패턴(646)과 금속 실리사이드층 패턴(648)이 차례로 적층된 폴리사이드 구조로 형성되어 있다. 상기 금속 실리사이드층 패턴(648)은 상기 반도체 기판(600)의 주면에 대하여 실질적으로 수직인 프로파일을 가지는 하부 에지(648a)와, 챔퍼가 형성된 상부 에지(648b)를 갖추고 있다.
상기 제어 게이트(647)의 상면은 절연 마스크(650)에 의하여 덮여 있다. 상기 절연 마스크(650)는 상기 금속 실리사이드층 패턴(648)의 상부 에지(648b)보다 돌출된 측벽(650a)을 가진다. 따라서, 상기 금속 실리사이드층 패턴(648)의 상부 에지(648b)에 의하여 상기 절연 마스크(650)의 저면에지 근방에는 언더컷 영역(655)이 형성된다.
상기 게이트 구조(649)의 측벽 및 상기 절연 마스크(650)의 측벽(650a)은 절연 스페이서(658)에 의하여 덮여 있다.
또한, 상기 게이트 구조(649), 소스 영역(620) 및 드레인 영역(622)이 형성되어 있는 상기 반도체 기판(600)과 그 상부에 형성되는 금속 배선층(670)을 전기적으로 격리시키기 위하여 이들 사이에 층간절연막 패턴(660)이 형성되어 있다. 상기 층간절연막 패턴(660)을 관통하여 형성된 콘택홀(672h) 내에는 상기 게이트 구조(649)에 의하여 자기정렬되는 콘택 플러그(672)가 형성되어 있다. 상기 콘택 플러그(672)를 통하여 상기 셀 영역(a)의 드레인 영역(622)과 상기 금속 배선층(670)이 전기적으로 연결된다.
상기 제어 게이트(647)를 구성하는 금속 실리사이드층 패턴(648)의 상부 에지(648b)에는 챔퍼가 형성되어 있으므로, 상기 게이트 구조(649)와 상기 콘택 플러그(672) 사이, 특히 상기 게이트 구조(649)의 에지 부분과 상기 콘택 플러그(672) 사이에서 상기 절연 스페이서(658)의 폭이 충분히 확보된다. 따라서, 상기 게이트 구조(649)와 상기 콘택 플러그(672) 사이에서 필요한 절연 길이를 확보할 수 있다.
한편, 일반적으로 SRAM(static random access memory) 및 DRAM(dynamic random access memory)와 같은 반도체 소자들은 그들의 제조 수율(manufacturing yield)을 향상시키기 위하여 용장 회로(冗長回路)들이 결합된다. 이들 용장 회로는 반도체 소자의 제조 공정중 발생되는 결함에 의한 반도체 소자의 수율 감소를 방지하기 위하여 채용되는 것이다.
반도체 소자 내에서 소정의 기능을 가지는 특정 회로부와 동일한 기능을 가지도록 용장 회로부를 형성하여 상기 특정 회로부에 대하여 용장성(redundancy)을 부여함으로써, 상기 특정 회로부에서 발생될 수 있는 결함에 의해 상기 반도체 소자의 전체 기능이 손상되는 것을 방지한다.
결함이 있는 불량 특정 회로부를 상기 용장 회로부로 치환하기 위하여, 반도체 소자 내에는 퓨징(fusing)될 수 있는, 즉 레이저 빔 스폿(laser beam spot)으로 용단(溶斷)될 수 있는 퓨즈가 형성된다.
도 6a는 각각 용장 회로를 구비한 복수의 칩을 포함하는 반도체 소자의 구성을 예시한 것으로서, 개(開) 루프 형성형(open loop formation type) 용장 회로를 구비한 칩(SC)을 개략적으로 도시한 것이다.
칩(SC)은 예를 들면 반도체 메모리 소자에서 동일한 기능을 가지는 복수의 메모리 셀을 각각 포함하는 동일한 기능을 가지는 특정 회로부(N1, N2, ..., Nm)를 포함한다. 상기 특정 회로부(N1, N2, ..., Nm)에는 각각 이들을 활성화시키기 위하여 용단이 가능한 퓨즈(F1, F2, ..., Fm)가 연결되어 있다. 또한, 상기 칩(SC) 내에는 상기 특정 회로부(N1, N2, ..., Nm)중에서 비할성화된 것과 교체하기 위하여 상기 특정 회로부(N1, N2, ..., Nm)와 동일한 기능을 가지는 용장 회로부(R)가 형성되어 있다. 상기 용장 회로부(R)를 활성화시키기 위하여 퓨즈(FR)가 용단될 수 있다.
상기 각 퓨즈(F1, F2, ..., Fm,FR)는 워드 라인을 구성하는 게이트 구조와 동시에 형성되는 스페어(spare) 게이트 구조, 또는 비트 라인과 동시에 형성되는 스페어 비트 라인에 의하여 형성될 수 있다.
도 6b는 본 발명의 일실시예에 따른 반도체 소자의 퓨즈부를 도시한 것으로, 퓨즈를 상기한 바와 같은 스페어 게이트 구조와 동시에 형성하는 경우에 구성될 수 있는 퓨즈의 구조를 설명하기 위한 단면도이다.
도 6b를 참조하면, 반도체 기판(70)의 일부에 절연층(71)이 형성되어 있다. 상기 절연층(71)은 인접한 반도체 소자들을 전기적으로 격리시키기 위한 소자 분리막이다. 도 6b에는 상기 절연층(71)을 필드 산화막으로 구성하는 경우를 도시하였으나, 상기 절연층(71)은 트렌치 소자 분리 방법에 의하여 형성된 소자 분리막으로 이루어질 수도 있다. 상기 절연층(71)은 2000 ∼ 8000Å의 두께를 가진다.
상기 절연층(71) 위에는 퓨즈(74)가 형성되어 있다. 상기 퓨즈(74)는 폴리실리콘층 패턴(72)과 금속 실리사이드층 패턴(73)이 차례로 적층된 폴리사이드 구조로 형성되어 있다. 상기 금속 실리사이드층 패턴(73)은 상기 반도체 기판(70)의 주면에 대하여 실질적으로 수직인 프로파일을 가지는 하부 에지(73a)와, 챔퍼가 형성된 상부 에지(73b)를 갖추고 있다.
상기 절연층(71)은 상기 퓨즈(74)를 인접한 소자들, 특히 반도체 기판(70)으로부터 이격시키는 역할을 한다.
도 6b에서는 상기 퓨즈(74)가 폴리사이드 구조로 형성된 경우를 설명하였으나, 상기 퓨즈(74)는 챔퍼가 형성된 상부 에지를 갖춘 단일층의 금속 패턴으로 형성될 수도 있다.
상기 퓨즈(74) 및 절연층(71) 위에는 복수의 층간절연막(75, 76, 77, 78)이 차례로 적층되어 있다. 상기 퓨즈(74)의 상부에는 상기 복수의 층간절연막(75, 76, 77, 78)을 관통하여 개구(79)가 형성되어 있다.
소정의 기능을 가지는 특정 회로부와 동일한 기능을 가지는 용장 회로부를 활성화시키고, 이 활성화된 용장 회로부를 불량의 특정 회로부와 교체시키기 위하여, 상기 개구(79)을 통하여 상기 퓨즈(74)에 레이저를 인가함으로써 상기 퓨즈(74)가 용단될 수 있다.
도 6c는 본 발명의 다른 실시예에 따른 반도체 소자의 퓨즈부를 도시한 것으로, 퓨즈를 상기한 바와 같은 스페어 비트 라인과 동시에 형성하는 경우에 구성될 수 있는 반도체 소자의 구조를 설명하기 위한 단면도이다.
도 6c를 참조하면, 반도체 기판(80)상에 제1 층간절연막(82)이 형성되어 있다. 상기 제1 층간절연막(82)은 게이트 구조와 같은 하부 구조물을 상부 도전층과 절연시키기 위하여 상기 하부 구조물을 덮도록 형성된 절연층이다.
상기 제1 층간절연막(82) 위에는 퓨즈(85)가 형성되어 있다. 상기 퓨즈(85)는 폴리실리콘층 패턴(83)과 금속 실리사이드층 패턴(84)이 차례로 적층된 폴리사이드 구조로 형성되어 있다. 상기 금속 실리사이드층 패턴(84)은 상기 반도체 기판(80)의 주면에 대하여 실질적으로 수직인 프로파일을 가지는 하부 에지(84a)와, 챔퍼가 형성된 상부 에지(84b)를 갖추고 있다.
도 6c에서는 상기 퓨즈(85)가 폴리사이드 구조로 형성된 경우를 설명하였으나, 상기 퓨즈(85)는 챔퍼가 형성된 상부 에지를 갖춘 단일층의 금속 패턴으로 형성될 수도 있다.
상기 퓨즈(85) 및 제1 층간절연막(82) 위에는 복수의 층간절연막(86, 87, 88)이 차례로 적층되어 있다. 상기 퓨즈(85)의 상부에는 상기 복수의 층간절연막(86, 87, 88)을 관통하여 개구(89)가 형성되어 있다.
소정의 기능을 가지는 특정 회로부와 동일한 기능을 가지는 용장 회로부를 활성화시키고, 이 활성화된 용장 회로부를 불량의 특정 회로부와 교체시키기 위하여, 상기 개구(89)을 통하여 상기 퓨즈(85)에 레이저를 인가함으로써 상기 퓨즈(85)가 용단될 수 있다.
본원의 발명자들은 상기 설명한 바와 같은 챔퍼가 형성된 금속 실리사이드층 패턴을 형성하기 위한 방법을 개발하기 위하여 다음과 같은 실험들을 행하였다.
도 7은 실리콘 웨이퍼상에 텅스텐 실리사이드(WSix)층을 형성한 후 식각액을 사용하여 상기 텅스텐 실리사이드층을 등방성 식각할 때, 상기 식각액의 온도에 따른 텅스텐 실리사이드의 소모량을 측정한 결과이다.
상기 식각액으로서 NH4OH, H2O2및 H2O의 혼합액(이하, "SC1 용액"이라 함)을 사용하였으며, 상기 SC1 용액은 그 총 중량을 기준으로 1.7중량%의 NH4OH 및 4.1중량%의 H2O2를 함유하도록 제조하였다.
도 7의 결과에서, SC1 용액의 온도를 30℃ ∼ 90℃의 범위로 하여 텅스텐 실리사이드층의 식각에 의한 소모량을 측정하였을 때 40℃ ∼ 80℃의 범위 내에서 텅스텐 실리사이드의 소모량이 대략 선형적으로 증가하는 것을 확인하였다. 이와 같은 결과로부터, 상기한 온도 구간 내에서 SC1 용액의 온도를 조절함으로써 텅스텐 실리사이드의 식각에 의한 소모량을 조절할 수 있음을 알 수 있다.
도 8a는 실리콘 웨이퍼상에 형성된 텅스텐 실리사이드막을 SC1 용액을 사용하여 식각하였을 때 식각 시간에 따른 수직 방향 식각량(a) 및 수평 방향의 식각량(b)을 비교한 결과이다.
본 실험에서 사용된 샘플을 제조하기 위하여, 실리콘 웨이퍼상에 도핑된 폴리실리콘막과 텅스텐 실리사이드막을 차례로 형성하고, 상기 텅스텐 실리사이드막 위에 상기 텅스텐 실리사이드막 상면의 일부를 덮는 질화막 패턴을 형성하였다.
여기서, 상기 SC1 용액은 그 총 중량을 기준으로 1.7중량%의 NH4OH 및 4.1중량%의 H2O2를 함유하도록 제조하였다.
본 실험에서는 상기와 같이 제조된 샘플을 복수개 준비하고, 이들 샘플을 70℃로 유지되는 SC1 용액을 사용하여 상기 질화막 패턴에 의하여 노출된 텅스텐 실리사이드막을 3분 동안 등방성 식각한 경우(SC1 3')와 10분 동안 등방성 식각한 경우(SC1 10')로 구분하였다. 이들 각각에 대하여 텅스텐 실리사이드막의 상기한 바와 같은 등방성 식각에 의하여 상기 질화막 패턴의 저면 에지 근방에 형성된 언더컷 영역에서 텅스텐 실리사이드막의 수직 방향 식각량(VER) 및 수평 방향 식각량(LAT)을 측정하였다.
측정 결과 얻어진 텅스텐 실리사이드막의 평균 수직 방향 식각량은 SC1 3'의 경우 264Å이고, SC1 10'의 경우 584Å이었다. 또한, 텅스텐 실리사이드막의 평균 수평 방향 식각량은 SC1 3'의 경우 82Å이고, SC1 10'의 경우 345Å이었다.
상기 결과에서, SC1 10'과 SC1 3' 사이의 텅스텐 실리사이드막의 평균 수직 방향 식각량의 차이(ΔVER)는 320Å이었고, 평균 수평 방향 식각량의 차이(ΔLAT)는 263Å이었다.
도 8a에서 얻어진 결과를 기준으로 하여, 텅스텐 실리사이드막을 부분적으로 덮는 질화막 패턴의 저면 에지 근방에서, 상기 텅스텐 실리사이드막의 수직 방향 또는 수평 방향으로의 원하는 식각량을 선택하고, 그에 따른 식각 시간을 결정할 수 있다.
상기 질화막 패턴의 저면 에지 근방에 형성되는 언더컷 영역에서, 상기 텅스텐 실리사이드막의 수직 방향 식각량 대 수평 방향 식각량의 비가 1:1인 경우가 가장 이상적이다. 따라서, 상기와 같은 조건을 만족하는 식각 조건이 최적의 식각 조건으로 될 수 있다.
도 8b는 SC1 용액을 사용하여 텅스텐 실리사이드막을 등방성 식각할 때 최적의 식각 결과를 얻을 수 있는 식각 시간을 결정하기 위한 실험 결과를 나타낸 것이다.
본 실험에서 사용된 샘플 및 식각액의 조건은 도 8a의 실험에서와 동일하게 적용하였다.
본 실험에서는 질화막 패턴에 의하여 부분적으로 노출된 텅스텐 실리사이드막을 각각 70℃의 SC1 용액으로 3분, 5분, 7분, 9분 및 11분 동안 식각한 후, 상기 질화막 패턴의 저면 에지 근방에 형성된 언더컷 영역에서 텅스텐 실리사이드막의 수직 방향 식각량 및 수평 방향 식각량을 측정하였다.
도 8b에 나타낸 바와 같이, SC1에 의한 식각 시간을 7분 ∼ 11분까지 변화시킴에 따라 텅스텐 실리사이드막의 수직 방향 식각량(a)이 354Å ∼ 525Å까지 변화되었고, SC1에 의한 식각 시간을 3분 ∼ 11분까지 변화시킴에 따라 텅스텐 실리사이드막의 수평 방향 식각량(b)이 227Å ∼ 393Å까지 변화되었다.
상기 결과로부터, SC1에 의한 식각 시간을 7분 ∼ 11분까지 변화시켰을 때 상기 언더컷 영역에서의 수직 방향 식각량과 수평 방향 식각량의 차이(ΔUNDERCUT)는 SC1 7'의 경우 58Å, SC1 9'의 경우 84Å, SC1 11'의 경우 132Å으로 나타났다. 즉, SC1 7'의 경우가 나머지 다른 결과들에 비하여 텅스텐 실리사이드막의 수직 방향 식각량 대 수평 방향 식각량의 비가 1:1에 가장 근접한 것으로 나타났다.
도 9a는 SC1 용액을 사용하여 텅스텐 실리사이드막을 등방성 식각할 때 웨이퍼 전면(全面)에서 얻을 수 있는 텅스텐 실리사이드막의 식각량 균일도(uniformity)를 평가한 결과이다.
본 실험에서 사용된 샘플 및 식각액의 조건은 도 7의 실험에서와 동일하게 적용하였다.
본 실험에서는 70℃의 SC1 용액을 사용하여 텅스텐 실리사이드막을 3분 식각한 경우 및 10분 식각한 경우 각각에 대하여 상기 질화막 패턴의 저면 에지 근방에 형성된 언더컷 영엿에서 텅스텐 실리사이드막의 수직 방향 식각량(VER) 및 수평 방향 식각량(LAT)을 웨이퍼상의 다양한 위치에서 측정하였다. 여기서, 웨이퍼상에서의 측정 위치는 도 9b에 표시된 바와 같다.
도 9a의 결과로부터, SC1 용액에 의한 식각 시간이 증가되어도 웨이퍼상의 각 위치에서 식각량 균일도가 열화되지 않는 것을 알 수 있다.
이하, 상기한 바와 같은 실험 결과들을 바탕으로 하여, 본 발명에 따라 챔퍼가 형성된 금속 실리사이드층을 갖춘 반도체 소자의 제조 방법을 상세히 설명한다.
이하의 실시예들에서는 설명의 편의상 반도체 기판상에 게이트 구조를 형성할 때 상기 게이트 구조에서 챔퍼가 형성된 금속 실리사이드층을 채용하는 구성에 대하여 설명한다. 그러나, 이는 단지 본 발명을 설명하기 위한 것이며, 본 발명의 범위를 제한하기 위한 것은 아니다. 또한, 게이트 구조를 형성하는 데 적용된 본 발명에 따른 사상이 비트 라인 또는 퓨즈와 같은 다른 소자를 제조하는 데에도 동일하게 적용될 수 있음은 물론이다.
도 10a 내지 도 10j는 본 발명의 제1 실시에에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10a를 참조하면, 반도체 기판(100)상에 게이트 산화막(110)을 형성한 후, 그 위에 도핑된 폴리실리콘층(120)과 금속 실리사이드층(130)을 형성한다. 상기 금속 실리사이드층(130)은 예를 들면 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix) 또는 코발트 실리사이드(CoSix)로 형성될 수 있다.
상기 금속 실리사이드층(130) 위에 실리콘 질화막(142) 및 HTO(high temperature oxide)막(144)을 차례로 형성한다. 상기 HTO막(144)은 경우에 따라 생략 가능하다. 그 후, 상기 HTO막(144) 위에 포토레지스트 패턴(160)을 형성한다.
도 10b를 참조하면, 상기 포토레지스트 패턴(160)을 에칭 마스크로 사용하여 상기 HTO막(144) 및 실리콘 질화막(140)을 이방성 건식 에칭하여 실리콘 질화막 패턴(142a) 및 HTO막 패턴(144a)으로 이루어지는 마스크 패턴(140)을 형성한다. 상기 마스크 패턴(140)은 소정의 폭(Wm)을 가지고 상기 금속 실리사이드층(130)의 상면을 덮도록 형성된다. 그 결과, 상기 마스크 패턴(140)에 의하여 상기 금속 실리사이드층(130)의 상면이 일부 노출된다.
도 10c를 참조하면, 상기 포토레지스트 패턴(160)을 O2플라즈마를 이용한 애싱 공정에 의하여 제거한다. 상기 애싱 공정시 필요에 따라서 N2, He 또는 He-O2가스를 추가할 수도 있다.
이어서, 상기 마스크 패턴(140)을 에칭 마스크로 하여 상기 노출된 금속 실리사이드층(130)의 일부를 등방성 건식 에칭하여 상기 마스크 패턴(140)의 아래에 상기 마스크 패턴(140)의 저면 에지를 노출시키는 언더컷 영역(135)을 형성한다. 그 결과, 상면에 상기 언더컷 영역(135)의 윤곽에 상응하는 형상의 얕은 홈이 형성된 금속 실리사이드층(130a)이 형성된다.
이 때, 상기 금속 실리사이드층(130)을 등방성 건식 에칭하기 위하여 CF4, C2F6, CHF3, CO, Ar, O2, N2및 He-O2로 이루어지는 군에서 선택되는 적어도 하나의 가스를 사용한 플라즈마 에칭 공정을 이용할 수 있다. 또한, 에칭 장치로서 예를 들면 TCP(tansformer coupled plasma) 소스형 장치 또는 DPS(decoupled plasma source)형 장치를 이용할 수 있다. 상기 예시한 에칭 장치 외에 다른 에칭 장치를 사용하는 것도 가능하다.
예를 들면, 에칭 가스로서 CF4및 O2의 혼합 가스를 사용하는 경우에는 CF4는 5 ∼ 50 sccm의 범위, O2는 50 ∼ 500 sccm의 범위 내에서 선택되는 소정의 유량으로 공급된다. 이 때, CF4대 O2의 유량비는 약 1:10으로 하는 것이 바람직하다. 또한, 플라즈마 에칭 챔버 내에서 웨이퍼 스테이지 온도를 100 ∼ 400℃로 유지하고, 공정 압력을 0.5 ∼ 3 토르(Torr)로 하는 것이 바람직하다.
상기 언더컷 영역(135)을 형성하기 위한 등방성 건식 에칭 공정시 상기 금속 실리사이드층(130)에서의 수평 방향 식각량(LAT) 대 수직 방향 식각량(VER)의 비가 1 이상인 조건(즉, LAT 〉 VER)으로 행하는 것이 바람직하다.
상기 언더컷 영역(135) 형성 단계는 상기 포토레지스트 패턴(160)의 애싱 단계와 동시에 행해질 수 있다. 또는, 상기 언더컷 영역(135) 형성 단계를 상기 포토레지스트 패턴(160)의 애싱 단계 직후 동일 챔버 내에서 연속적으로 행하는 것도 가능하다.
도 10d를 참조하면, 상기 포토레지스트 패턴(160)의 애싱 공정 후 남아 있는 잔류물, 예를 들면 포토레지스트 잔기, 에칭 반응시 형성된 유기물 등과 같은 웨이퍼 표면의 오염물을 제거하기 위하여 소정의 스트립 용액(170)을 사용하여 스트립 공정을 행한다.
스트립 공정시 상기 스트립 용액(170)으로서 황산 용액을 사용할 수 있다. 또는, 상기 스트립 용액(170)으로서 황산 용액과, NH4OH, H2O2및 H2O의 혼합액(SC1 용액)을 함께 사용할 수 있다.
상기 스트립 용액(170)으로서 황산 용액 및 SC1 용액을 함께 사용하는 경우에는, 황산 용액이 수용된 제1 배스(bath) 및 SC1 용액이 수용된 제2 배스를 동시에 구비한 단일의 세정 시스템 내에서 상기 제1 배스 및 제2 배스를 순차적으로 거침으로써 상기 스트립 공정을 행한다.
바람직하게는, 상기 SC1 용액의 온도는 약 30 ∼ 90℃, 더욱 바람직하게는 약 70℃로 유지시킨다.
바람직하게는, 상기 SC1 용액은 그 총 중량을 기준으로 약 0.5 ∼ 3중량%의 NH4OH 및 약 2 ∼ 20중량%의 H2O2를 포함한다. 더욱 바람직하게는, 상기 SC1 용액은 그 총 중량을 기준으로 약 1.5 ∼ 2중량%의 NH4OH 및 약 3.8 ∼ 4.5중량%의 H2O2를 포함한다.
상기 스트립 용액(170)에 SC1 용액이 포함되는 경우, 상기 얕은 홈이 형성된 금속 실리사이드층(130a)의 등방성 습식 식각이 진행되어 상기 언더컷 영역(135)이 더 커질 수도 있다. 따라서, 이와 같은 경우에는 도 10c를 참조하여 설명한 바와 같은 상기 금속 실리사이드층(130)의 등방성 건식 식각 단계에서 상기 스트립 공정시 식각될 양을 고려하여 상기 수평 방향 식각량(LAT) 및 수직 방향 식각량(VER)을 결정하여야 한다.
도 10e를 참조하면, 상기 마스크 패턴(140)을 에칭 마스크로 하여 상기 얕은 홈이 형성된 금속 실리사이드층(130a) 및 상기 도핑된 폴리실리콘층(120)을 이방성 건식 식각하여 도핑된 폴리실리콘층 패턴(120a) 및 금속 실리사이드층 패턴(132)으로 이루어지는 제1 게이트 구조(122)를 형성한다.
상기 금속 실리사이드층 패턴(132)은 상기 반도체 기판(100)의 주면에 대하여 실질적으로 수직인 측벽 프로파일을 가지는 하부 에지(132a)와, 상기 언더컷 영역(135)의 윤곽에 따라 챔퍼가 형성된 상부 에지(132b)를 갖추고 있다.
또한, 상기 금속 실리사이드층 패턴(132)은 상기 마스크 패턴(140)의 폭(Wm)과 실질적으로 동일한 크기의 폭(Wb)을 가지는 저면(132c)과, 상기 마스크 패턴(140)의 폭(Wm)보다 작고 상기 폭(Wm)의 ½ (즉, Wm/2)보다 큰 상면(132d)을 갖추고 있다. 여기서, 상기 금속 실리사이드층 패턴(132)의 최대 폭은 상기 도핑된 폴리실리콘층 패턴(120a)의 폭과 실질적으로 동일하다.
상기 금속 실리사이드층 패턴(132) 및 상기 도핑된 폴리실리콘층 패턴(120a)을 형성하기 위한 에칭 공정은 각각 SF6, O2, N2, HBr 및 He-O2로 이루어지는 군에서 선택되는 적어도 하나의 가스와 Cl2가스로 이루어지는 가스 혼합물을 사용하는 플라즈마 에칭 방법을 이용하여 행할 수 있다. 이 때, 에칭 장치로서 예를 들면 TCP(tansformer coupled plasma) 소스형 장치 또는 DPS(decoupled plasma source)형 장치를 이용할 수 있다. 상기 예시한 에칭 장치 외에 다른 에칭 장치를 사용하는 것도 가능하다.
상기 언급한 가스 혼합물에서 가스 조성비를 적절히 조절하여 상기 금속 실리사이드 패턴(132)을 형성하기 위한 에칭 공정과 상기 도핑된 폴리실리콘층 패턴(120a)을 형성하기 위한 에칭 공정이 동시에 이루어지도록 할 수 있다. 또는, 먼저 통상적으로 적용되는 조성비로 혼합된 상기 가스 혼합물을 사용한 에칭 공정에 의하여 상기 금속 실리사이드 패턴(132)을 형성한 후, 상기 게이트 산화막(110)과의 식각 선택비를 크게 할 수 있는 조성비로 혼합된 상기 가스 혼합물을 사용한 에칭 공정에 의하여 상기 도핑된 폴리실리콘층 패턴(120a)을 형성할 수도 있다.
도 10f를 참조하면, 상기 금속 실리사이드층 패턴(132) 및 도핑된 폴리실리콘층 패턴(120a) 형성을 위한 에칭 공정시 손상된 상기 게이트 산화막(110)의 노출된 부분을 HF를 이용한 습식 세정 방법에 의하여 제거하여 상기 반도체 기판(100) 표면을 노출시킨다. 상기 게이트 산화막(110)의 노출된 부분을 제거하는 단계는 경우에 따라 생략하는 것이 가능하다.
그 후, 세정액(180)을 이용한 세정 방법에 의하여 상기 금속 실리사이드층 패턴(132)을 그 노출된 표면으로부터 소정의 두께(D) 만큼 제거하여, 그 에지 부분이 상기 도핑된 폴리실리콘층 패턴(120a)의 측벽 또는 상기 마스크 패턴(140)의 측벽에 대하여 리세스되어 있는 리세스된 금속 실리사이드층 패턴(133)을 형성한다. 그 결과, 상기 도핑된 폴리실리콘층 패턴(120a) 및 리세스된 금속 실리사이드층 패턴(133)으로 이루어지는 제2 게이트 구조(124)가 형성된다.
상기 세정액(180)으로서 약 30 ∼ 60℃, 바람직하게는 약 50℃로 유지되는 비교적 저온의 SC1 용액을 사용할 수 있다.
바람직하게는, 상기 SC1 용액은 총 중량을 기준으로 약 0.5 ∼ 3중량%의 NH4OH 및 약 2 ∼ 20중량%의 H2O2를 함유한다. 더욱 바람직하게는, 상기 SC1 용액은 그 총 중량을 기준으로 약 0.8 ∼ 1.3중량%의 NH4OH 및 약 5 ∼ 5.5중량%의 H2O2를 포함한다.
이 때, 상기 세정액(180)에 의하여 제거되는 상기 금속 실리사이드층 패턴(132)의 두께(D)는 비교적 작다. 따라서, 상기 리세스된 금속 실리사이드층 패턴(133)은 상기 금속 실리사이드층 패턴(132)과 마찬가지로 상기 반도체 기판(100)의 주면에 대하여 실질적으로 수직인 측벽 프로파일을 가지는 하부 에지(133a)와, 상기 언더컷 영역(135)의 윤곽에 따라 챔퍼가 형성된 상부 에지(133b)를 갖추고 있다. 단, 상기 세정액(180)에 의한 습식 세정에 의하여 상기 금속 실리사이드층 패턴(132)의 노출된 표면으로부터 두께(D) 만큼 제거되므로, 상기 리세스된 금속 실리사이드층 패턴(133)은 그 최대 폭이 상기 마스크 패턴(140)의 폭(Wm)보다 작고, 상기 도핑된 폴리실리콘층 패턴(120a)의 폭보다 작다.
상기 리세스된 금속 실리사이드층 패턴(133)은 상기 마스크 패턴(140)의 폭(Wm)보다 작고 상기 폭(Wm)의 ½ (즉, Wm/2) 보다 큰 상면(133d)을 갖춘다.
도 10g를 참조하면, 상기 반도체 기판(100)의 노출된 표면에 산화막(112)을 형성한다.
도 10h를 참조하면, 상기 마스크 패턴(140)에 의하여 덮여 있는 제2 게이트 구조(124)가 형성된 결과물 전면에 실리콘 질화막을 증착한 후, 이를 에치백하여 상기 마스크 패턴(140)의 측벽 및 상기 제2 게이트 구조(124)의 측벽을 덮는 스페이서(185)를 형성한다.
상기 스페이서(185) 형성을 위한 에치백 공정시 오버에칭에 의하여 상기 각 스페이서(185) 사이의 영역에서 상기 산화막(112)을 제거하고 상기 반도체 기판(100)의 활성 영역(100a)을 노출시킨다.
도 10i를 참조하면, 상기 스페이서(185)가 형성된 결과물상에 평탄화된 층간절연막(190)을 형성한 후, 포토레지스트 패턴(도시 생략)을 이용하여 콘택홀 영역으로 예정된 부분 위의 상기 제1 층간절연막(190)을 선택적으로 에칭하여, 상기 스페이서(185) 및 상기 반도체 기판(100)의 활성 영역(100a)을 동시에 노출시키는 자기정렬 콘택홀(192)을 형성한다.
도 10j를 참조하면, 상기 자기정렬 콘택홀(192) 내에 도전 물질, 예를 들면 도핑된 폴리실리콘을 채워서 상기 제2 게이트 구조(124)에 의하여 자기정렬되는 콘택 플러그(195)를 형성한다.
상기 제2 게이트 구조(124)를 구성하는 상기 리세스된 금속 실리사이드층 패턴(133)은 챔퍼가 형성된 상부 에지(133b)를 갖추고 있고, 상기 마스크 패턴(140)의 저면 에지 근방에 상기 챔퍼가 형성된 상부 에지(133b)에 대응하는 윤곽을 가지는 언더컷 영역(135)이 형성되어 있으므로, 상기 제2 게이트 구조(124)와 상기 콘택 플러그(195) 사이에서 필요한 절연 길이를 상기 스페이서(185)에 의하여 확보할 수 있다.
도 11a 내지 도 11d는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 11a를 참조하면, 제1 실시예에서 도 10a 및 도 10b를 참조하여 설명한 방법과 동일한 방법에 의하여 반도체 기판(200)상에 게이트 산화막(210), 도핑된 폴리실리콘층(220) 및 금속 실리사이드층(230)을 형성하고, 포토레지스트 패턴(260)을 사용한 패터닝에 의하여 실리콘 질화막 패턴(242a) 및 HTO막 패턴(244a)으로 이루어지는 마스크 패턴(240)을 형성한다.
도 11b를 참조하면, 도 10c를 참조하여 설명한 방법과 동일한 방법에 의하여 상기 포토레지스트 패턴(260)을 애싱에 의하여 제거한다.
도 11c를 참조하면, 상기 포토레지스트 패턴(260)의 애싱 공정 후 남아 있는 웨이퍼상의 오염물을 제거하기 위하여 황산 용액으로 이루어지는 스트립 용액(270)을 사용하여 스트립 공정을 행한다.
도 11d를 참조하면, 상기 마스크 패턴(240)을 식각 마스크로 하여 SC1 용액으로 이루어지는 식각액(272)에 의하여 상기 금속 실리사이드층(230)의 일부를 등방성 습식 식각하여 상기 마스크 패턴(240)의 아래에 상기 마스크 패턴(240)의 저면 에지를 노출시키는 언더컷 영역(235)을 형성한다. 그 결과, 상면에 상기 언더컷 영역(235)의 윤곽에 상응하는 형상의 얕은 홈이 형성된 금속 실리사이드층(230a)이 형성된다.
상기 금속 실리사이드층(230)을 등방성 습식 식각할 때 상기 식각액(272)으로서 사용되는 SC1 용액의 온도는 약 30 ∼ 90℃, 바람직하게는 약 70℃로 유지시킨다.
바람직하게는, 상기 SC1 용액은 그 총 중량을 기준으로 약 0.5 ∼ 3중량%의 NH4OH 및 약 2 ∼ 20중량%의 H2O2를 포함한다. 더욱 바람직하게는, 상기 SC1 용액은 그 총 중량을 기준으로 약 1.5 ∼ 2중량%의 NH4OH 및 약 3.8 ∼ 4.5중량%의 H2O2를 포함한다.
상기 언더컷 영역(235)을 형성하기 위하여 상기 금속 실리사이드층(230)을 등방성 습식 식각할 때, 수평 방향 식각량(LAT) 대 수직 방향 식각량(VER)의 비가 1 이상인 조건(즉, LAT 〉 VER)으로 행하는 것이 바람직하다.
상기 언더컷 영역(235) 형성을 위한 등방성 습식 식각 공정과 도 11c를 참조하여 설명한 스트립 공정은 스트립을 위한 황산 용액이 수용된 제3 배스 및 상기 언더컷 영역(235) 형성을 위한 SC1 용액이 수용된 제4 배스를 동시에 구비한 단일의 세정 시스템 내에서 상기 제3 배스 및 제4 배스를 순차적으로 거침으로써 연속적으로 행해질 수 있다.
이후, 도 10e ∼ 도 10j를 참조하여 설명한 방법과 동일한 방법에 의하여 챔퍼가 형성된 상부 에지를 갖춘 금속 실리사이드층 패턴으로 이루어지는 게이트 구조 및 그 게이트 구조에 의하여 자기정렬되는 콘택 플러그를 형성한다.
도 12는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다. 제3 실시예는 제1 실시예에서 도 10f를 참조하여 설명한 상기 리세스된 금속 실리사이드층 패턴(133) 형성 공정을 생략한 것을 제외하고, 제1 실시예에서와 동일하다.
따라서, 제3 실시예에서는 반도체 기판(300)상에서 게이트 산화막(310) 위에 형성되고, 도핑된 폴리실리콘층 패턴(320a) 및 금속 실리사이드층 패턴(332)으로 이루어지는 게이트 구조(322)가 얻어진다. 상기 금속 실리사이드층 패턴(332)은 상기 반도체 기판(300)의 주면에 대하여 실질적으로 수직인 측벽 프로파일을 가지는 하부 에지(332a)와, 마스크 패턴(340)의 저면 에지를 노출시키는 언더컷 영역(335)을 한정하는 형상의 챔퍼가 형성된 상부 에지(332b)를 갖추고 있다.
상기 마스크 패턴(340)은 실리콘 질화막 패턴(242a) 및 HTO막 패턴(244a)으로 이루어진다. 상기 HTO막 패턴(244a)은 경우에 따라 생략 가능하다.
또한, 상기 금속 실리사이드층 패턴(332)은 상기 마스크 패턴(340)의 폭 및 상기 도핑된 폴리실리콘층 패턴(320a)의 폭과 실질적으로 동일한 크기의 폭을 가지는 저면(332c)과, 상기 마스크 패턴(340)의 폭보다 작고 상기 마스크 패턴(340)의 폭의 ½ 보다 큰 상면(332d)을 갖추고 있다. 여기서, 상기 금속 실리사이드층 패턴(332)의 최대 폭은 상기 마스크 패턴(340)의 폭 및 상기 도핑된 폴리실리콘층 패턴(320a)의 폭과 실질적으로 동일하다.
제3 실시예에 의하여 얻어진 반도체 소자의 구조에서는 상기 금속 실리사이드층 패턴(332)의 상부 에지(332b)에 챔퍼가 형성되어 있고, 이에 대응하는 윤곽을 가지는 상기 언더컷 영역(335)이 상기 마스크 패턴(340)의 저면 에지 근방에 형성되어 있으므로, 상기 게이트 구조(322)와 그에 의하여 자기정렬되어 자기정렬 콘택홀(392) 내에서 상기 반도체 기판의 활성 영역(300a)과 접촉하도록 형성되는 콘택 플러그(395) 사이에서 필요한 절연 길이를 스페이서(385)에 의하여 확보할 수 있다.
도 13a 내지 도 13d는 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 13a를 참조하면, 제1 실시예에서 도 10a 내지 도 10g를 참조하여 설명한 방법과 동일한 방법에 의하여, 반도체 기판(400)상에 게이트 산화막(410)을 형성하고, 그 위에 도핑된 폴리실리콘층 패턴(420a) 및 리세스된 금속 실리사이드층 패턴(433)으로 이루어지는 게이트 구조(424)를 형성한다. 상기 게이트 구조는 그 상면이 실리콘 질화막 패턴(442a) 및 HTO막 패턴(444a)으로 이루어지는 마스크 패턴(440)으로 덮여 있다.
상기 리세스된 금속 실리사이드층 패턴(433)은 상기 반도체 기판(400)의 주면에 대하여 실질적으로 수직인 측벽 프로파일을 가지는 하부 에지(433a)와, 언더컷 영역(435)을 한정하도록 챔퍼가 형성된 상부 에지(433b)를 갖추고 있다. 상기 금속 실리사이드층 패턴(433)의 하부 에지(433b)는 상기 도핑된 폴리실리콘층 패턴(420a)의 측벽 또는 상기 마스크 패턴(440)의 측벽으로부터 소정의 두께(D') 만큼 리세스되어 있다.
그 후, 도 13a의 결과물을 완전히 덮는 실리콘 질화막(480)을 형성한다.
도 13b를 참조하면, 상기 실리콘 질화막(480)이 형성된 결과물상에 평탄화된 층간절연막(490)을 형성한 후, 포토레지스트 패턴(도시 생략)을 이용하여 콘택홀 영역으로 예정된 부분 위의 상기 층간절연막(490)을 선택적으로 에칭하여, 상기 콘택홀 영역에서 상기 실리콘 질화막(480)의 상면을 노출시키는 개구(491)를 형성한다.
도 13c를 참조하면, 상기 실리콘 질화막(480)중 상기 개구(491)를 통하여 노출된 부분을 에칭하여 제거함으로써 상기 반도체 기판(400)의 활성 영역(400a)을 노출시키는 자기정렬 콘택홀(492)을 형성하는 동시에 상기 게이트 구조(424)의 측벽 및 상기 마스크 패턴(440)의 측벽을 덮으면서 상기 자기정렬 콘택홀(492)의 폭을 한정하는 스페이서(485)를 형성한다.
도 13d를 참조하면, 상기 자기정렬 콘택홀(492) 내에 도전 물질, 예를 들면 도핑된 폴리실리콘을 채워서 상기 게이트 구조(424)에 의하여 자기정렬되는 콘택 플러그(495)를 형성한다.
도 14a 및 도 14b는 본 발명의 제5 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 제5 실시예에서는 도 12를 참조하여 설명한 제3 실시예에서와 마찬가지로, 반도체 기판(500)상에서 게이트 산화막(510) 위에 형성되고, 도핑된 폴리실리콘층 패턴(520a) 및 금속 실리사이드층 패턴(532)으로 이루어지는 게이트 구조(522)를 형성한다. 상기 금속 실리사이드층 패턴(532)은 상기 반도체 기판(500)의 주면에 대하여 실질적으로 수직인 측벽 프로파일을 가지는 하부 에지(532a)와, 실리콘 질화막 패턴(542a) 및 HTO막 패턴(544a)으로 이루어지는 마스크 패턴(540)의 저면 에지를 노출시키는 언더컷 영역(535)을 한정하는 형상의 챔퍼가 형성된 상부 에지(532b)를 갖추고 있다.
또한, 상기 금속 실리사이드층 패턴(532)은 그 최대 폭이 상기 마스크 패턴(540)의 폭 또는 상기 도핑된 폴리실리콘층 패턴(520a)의 폭과 실질적으로 동일하다.
그 후, 도 13a에서 설명한 방법과 동일한 방법에 의하여 실리콘 질화막(580)을 상기 결과물 전면에 형성한다.
도 14b를 참조하면, 도 13b ∼ 도 13d 에서 설명한 방법과 동일한 방법에 의하여 상기 게이트 구조(522)의 측벽 및 상기 마스크 패턴(540)의 측벽에 스페이서(585)를 형성하는 동시에, 상기 층간절연막(590)을 관통하여 상기 반도체 기판(500)의 활성 영역(500a)을 노출시키는 자기정렬 콘택홀(592)을 형성한다. 그 후, 상기 자기정렬 콘택홀(592) 내에 상기 게이트 구조(522)에 의하여 자기정렬되는 콘택 플러그(595)를 형성한다.
도 15a 및 도 15b는 본 발명의 방법에 따라 제조된 반도체 소자에서의 전기적 특성을 평가한 결과를 나타내는 그래프들이다.
여기서, 평가 대상으로서 본 발명의 제2 실시예에 따라 제조된 반도체 소자를 사용하였다.
보다 구체적으로 설명하면, 마스크 패턴의 저면 에지 근방에 등방성 습식 식각 방법에 의하여 언더컷 영역을 형성하였다. 여기서, 식각액으로서 70℃의 SC1 용액을 사용하였다. 상기 SC1 용액은 그 총 중량을 기준으로 1.7중량%의 NH4OH 및 4.1중량%의 H2O2를 함유하였다.
등방성 습식 식각 방법에 의한 언더컷 영역 형성시 상기 조건을 갖춘 SC1 용액을 사용하여 습식 식각을 각각 3분, 7분 및 10분 동안 행하여 반도체 소자를 완성하였다. 그 후, 이와 같이 얻어진 반도체 소자에 대하여 인가 전압을 5V로 하여 챔퍼가 형성된 상부 에지를 갖춘 금속 실리사이드층 패턴을 구비한 게이트 구조와 그에 의하여 자기정렬되는 콘택 플러그 사이에서의 누설 전류를 측정하여 도 15a에 나타내었고, 상기 게이트 구조를 갖춘 트랜지스터의 저항을 측정하여 도 15b에 나타내었다.
도 15a 및 도 15b에서 "○"는 웨이퍼상에서 도 9b에 "6"으로 표시된 위치에서 측정된 값이고, "■"는 "3"으로 표시된 위치에서 측정된 값이고, "△"는 "9"로 표시된 위치에서 측정된 값이고, "●"는 도 9b의 "1"∼ "9"의 위치에서 측정된 값들의 평균값을 나타낸 것이다.
도 15a에 표시한 바와 같이, 인가 전압을 5V로 할 때 SC1 3'의 경우에는 평균 44.49mA의 누설 전류가 측정되었고, SC1 7'의 경우에는 평균 40.46mA의 누설 전류가 측정되었고, SC1 10'의 경우에는 평균 38.49mA의 누설 전류가 측정되었다. 이로부터, 측정된 모든 누설 전류 값이 모두 허용 범위 내에 포함되는 것을 알 수 있다.
또한, 도 15b에 표시한 바와 같이, SC1 3'의 경우에는 평균 57.50Ω/셀의 저항이 측정되었고, SC1 7'의 경우에는 평균 63.22Ω/셀의 저항이 측정되었고, SC1 10'의 경우에는 평균 66.46Ω/셀의 저항이 측되었다. 이로부터, 측정된 모든 저항값이 모두 허용 범위 내에 포함되어 소자 동작에는 전혀 악영향을 미치지 않는 것으로 확인되었다.
도 15c는 본 발명에 따라 제조된 반도체 소자와 종래의 반도체 소자에서 각각 측정된 누설 전류의 분표율을 평가한 그래프이다.
본 발명에 따른 반도체 소자를 제조하기 위하여, 본 발명의 제2 실시예에 따른 방법을 이용하였으며, 특히 포토레지스트 패턴을 애싱하여 제거한 후, SC1 용액을 사용한 금속 실리사이드층의 등방성 습식 식각 공정을 7분 동안 진행하여 마스크 패턴의 저면 에지 근방에 언더컷 영역을 형성함으로써, 상부 에지에 챔퍼가 형성된 금속 실리사이드층 패턴을 구비한 게이트 구조를 형성하였다. 상기 SC1 용액은 그 총 중량을 기준으로 1.7중량%의 NH4OH 및 4.1중량%의 H2O2를 함유하였다. 본 발명에 따른 반도체 소자의 경우를 도 15c에서 "SC1 7'"으로 표시하였다.
비교 대상인 종래의 반도체 소자를 제조하기 위하여, 본 발명의 제2 실시예에 따른 방법과 동일하게 적용하였다. 단, 금속 실리사이드층 패턴에 챔퍼가 형성되지 않도록 하기 위하여, 포토레지스트 패턴을 애싱하여 제거한 후, 통상의 방법에 따라 SC1 용액을 사용한 스트립 공정을 3분 동안 행하였다. 종래의 반도체 소자의 경우를 도 15c에서 "SC1 3'"으로 표시하였다.
도 15c에 플로팅되어 있는 각 번호들은 웨이퍼상의 다양한 측정 위치들을 나타낸다.
도 15c의 결과에 의하면, SC1 7'의 경우에는 금속 실리사이드층 패턴의 상부 에지에 챔퍼가 형성되어 게이트 라인의 폭이 종래의 반도체 소자에 비하여 훨씬 감소되었음에도 불구하고 대략 비슷한 누설 전류 분포를 나타내었다.
즉, 종래의 반도체 소자의 경우와 비슷한 누설 전류 분포를 가지면서, 챔퍼가 형성된 상부 에지를 갖춘 금속 실리사이드층으로 이루어지는 게이트 구조에 의하여 상기 게이트 구조와 자기정렬 콘택 사이에서 충분한 절연 거리를 확보할 수 있으므로, 종래 기술에 따른 반도체 소자의 경우에 비하여 공정 마진을 훨씬 증가시킬 수 있는 이점이 있다.
상기한 바와 같이, 본 발명에 의하면 폴리사이드 구조로 이루어지는 게이트 구조에서 금속 실리사이드층 패턴의 상부 에지에 챔퍼가 형성되어 있다. 또한, 원하는 바에 따라, 상기 금속 실리사이드층의 상부 에지에 챔퍼를 형성하는 동시에 그 하부 에지가 그 하부의 도핑된 폴리실리콘층 패턴의 측벽에 대하여 리세스된 프로파일을 가지도록 함으로써 상기 도핑된 폴리실리콘층 패턴의 폭보다 작은 폭을 가지는 리세스된 금속 실리사이드층 패턴을 형성하는 것이 가능하다.
따라서, 소자의 전기적 특성에 전혀 악영향을 미치지 않고 상기 게이트 구조와 상기 게이트 구조에 의하여 자기정렬되는 콘택 플러그 사이에서 충분한 폭을 유지하는 절연 스페이서에 의하여 필요한 절연 길이를 확보할 수 있다. 따라서, 본 발명은 디자인 룰이 0.25μm 이하인 고집적 반도체 소자를 제조하는 데 유리하게 적용될 수 있다.
또한, 본 발명에 따르면, 비트 라인도 상기 게이트 구조와 동일한 구조를 가지도록 형성할 수 있다. 예를 들면, COB 구조를 가지는 반도체 메모리 소자의 커패시터를 반도체 기판의 활성 영역에 연결시키기 위한 콘택 플러그, 또는 비트 라인 상부에 형성되는 중간 패드와 연결될 콘택 플러그를 게이트 구조 및 비트 라인에 동시에 자기정렬되도록 형성할 수 있다.
이와 같은 경우에는 상기 게이트 구조보다 더 위에 위치하는 비트 라인의 측벽 스페이서에서 비교적 큰 에칭 스트레스를 받게 된다. 그러나, 본 발명에 따르면 비트 라인을 챔퍼가 형성된 상부 에지를 가지도록 형성할 수 있으므로, 상기와 같은 자기정렬 콘택홀 형성을 위한 에칭 공정 후에도 비트 라인의 측벽을 덮는 스페이서는 필요한 절연 길이를 확보하기에 충분한 폭을 유지한다. 따라서, 소자의 전기적 특성에 전혀 악영향을 미치지 않고 비트 라인 또는 게이트 구조와, 상기 콘택 플러그와의 사이에서 충분한 절연 길이를 확보할 수 있다.
상기한 바와 같은 특징적인 구조를 가지는 게이트 구조 또는 비트 라인을 갖춘 본 발명에 따른 반도체 소자를 제조할 때, 그 게이트 구조 또는 그 비트 라인과 동일한 구조로 형성된 퓨즈를 동시에 형성하는 것이 가능하다.
또한, 본 발명에 따른 반도체 소자의 제조 방법에서는 상부 에지에 챔퍼가 형성된 금속 실리사이드층 패턴을 형성하기 위하여 복잡한 공정을 추가하지 않고, 그 대신 금속 실리사이드층의 패터닝시 사용된 포토레지스트 패턴을 제거하기 위하여 필수적으로 수반되는 포토레지스트 패턴의 애싱 및 스트립 공정과 더불어 진행된다.
즉, 상기 챔퍼가 형성된 상부 에지의 형상에 대응하는 윤곽을 가지는 언더컷 영역을 형성할 때, 상기 애싱 공정과 동시에 또는 상기 애싱 공정에 이어서 동일 챔버 내에서 연속적으로 행해지는 등방성 건식 에칭 공정을 이용하는 방법이 가능하다. 또는, 상기 포토레지스트 패턴을 상기 애싱 공정에 의하여 제거한 후 단일의 세정 시스템 내에서 기존의 스트립 공정과 연속적으로 행해지는 등방성 습식 식각 공정을 이용하는 방법도 가능하다. 따라서, 반도체 소자 제조에 필수적으로 수반되는 공정을 효율적으로 이용함으로써 최소한의 공정수에 의하여 언더컷 영역을 형성하는 것이 가능하다.
이상, 본 발명을 바람직한 실시예를 들어 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (41)

  1. 반도체 기판상에 형성된 제1 절연막과,
    상기 제1 절연막 위에 형성된 제1 도전층 패턴과; 상기 제1 도전층 패턴 위에 형성되고, 상기 반도체 기판의 주면에 대하여 실질적으로 수직인 프로파일을 가지는 하부 에지와, 챔퍼(chamfer)가 형성된 상부 에지를 갖춘 제2 도전층 패턴을 포함하는 게이트 구조와,
    상기 제2 도전층 패턴 위에 형성되고, 제1 폭(W)을 가지고 상기 제2 도전층 패턴의 상부 에지보다 돌출된 측벽을 가지는 제2 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 도전층 패턴은 도핑된 폴리실리콘으로 이루어진 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 제2 도전층 패턴은 금속 실리사이드로 이루어진 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 제2 절연막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 제2 절연막은 질화막 및 산화막을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 제2 도전층 패턴은 상기 제1 폭(W)과 실질적으로 동일한 크기의 폭을 가지는 저면을 갖춘 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서, 상기 제2 도전층 패턴은 그 최대 폭이 상기 제1 폭(W)보다 작은 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서, 상기 제2 도전층 패턴은 상기 제1 폭(W)보다 작고 상기 제1 폭의 ½ (W/2)보다 큰 폭을 가지는 상면을 갖춘 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서, 상기 제1 도전층 패턴 및 상기 제2 도전층 패턴은 불휘발성 메모리 셀의 제어 게이트를 구성하고,
    상기 게이트 구조는
    상기 제1 절연막과 상기 제1 도전층 패턴 사이에 형성되는 부유 게이트와,
    상기 부유 게이트와 상기 제어 게이트 사이에 형성되는 유전체막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제1항에 있어서,
    상기 게이트 구조의 측벽 및 상기 제2 절연막의 측벽을 덮는 제1 절연 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서, 상기 제1 절연 스페이서는 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  12. 제10항에 있어서,
    상기 제1 절연 스페이서 및 상기 반도체 기판의 활성 영역을 동시에 노출시키는 자기정렬 콘택홀 내에 형성되고, 상기 게이트 구조에 의하여 자기정렬되는 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제1항에 있어서,
    상기 반도체 기판상에 형성되고 소정의 기능을 가지는 특정 회로부와;
    상기 반도체 기판상에 형성되고, 상기 특정 회로부와 동일한 기능을 가지는 용장 회로부와;
    상기 제1 절연막 위에 형성되고, 상기 특정 회로부가 불량인 경우 상기 특정 회로부를 상기 용장 회로부로 치환하기 위하여 퓨징되어 제거될 수 있고, 상기 게이트 구조와 동일한 구조를 가지는 퓨즈를 더 구비하는 것을 특징으로 하는 반도체 소자.
  14. 제10항에 있어서,
    상기 제2 절연막을 덮는 평탄화된 제1 층간절연막 패턴과,
    상기 제1 층간절연막 패턴 위에 형성된 비트 라인과,
    상기 비트 라인의 상면을 덮는 제3 절연막을 더 포함하고,
    상기 비트 라인은 챔퍼가 형성된 상부 에지를 갖춘 도전 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제14항에 있어서, 상기 비트 라인은 도핑된 폴리실리콘층과, 상기 도핑된 폴리실리콘층 위에 형성된 금속 실리사이드층을 포함하고, 상기 금속 실리사이드층은 상기 챔퍼가 형성된 상부 에지를 갖춘 것을 특징으로 하는 반도체 소자.
  16. 제14항에 있어서,
    상기 비트 라인의 측벽 및 상기 제3 절연막의 측벽을 덮는 제2 절연 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  17. 제16항에 있어서,
    상기 제2 절연 스페이서는 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  18. 제16항에 있어서,
    상기 제3 절연막을 덮는 제2 층간절연막 패턴과,
    상기 제2 절연 스페이서 및 상기 반도체 기판의 활성 영역을 동시에 노출시키는 자기정렬 콘택홀 내에 형성되고, 상기 비트 라인에 의하여 자기정렬되는 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  19. 제16항에 있어서,
    상기 제3 절연막을 덮는 제2 층간절연막과,
    상기 제1 절연 스페이서, 제2 절연 스페이서 및 상기 반도체 기판의 활성 영역을 동시에 노출시키는 자기정렬 콘택홀 내에 형성되고, 상기 게이트 구조 및 상기 비트 라인에 의하여 자기정렬되는 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  20. 반도체 기판상에 형성된 층간절연막 패턴과,
    상기 층간절연막 패턴 위에 형성되고, 챔퍼가 형성된 상부 에지를 갖춘 도전 패턴을 포함하는 비트 라인과,
    상기 비트 라인 위에 형성되고, 제1 폭(W)을 가지고 상기 비트 라인의 상부 에지보다 돌출된 측벽을 가지는 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  21. 반도체 기판상에 제1 도전층을 형성하는 단계와,
    상기 제1 도전층 위에 제2 도전층을 형성하는 단계와,
    상기 제2 도전층 위에 상기 제2 도전층의 상면을 일부 노출시키는 제1 마스크 패턴을 형성하는 단계와,
    상기 제1 마스크 패턴을 에칭 마스크로 하여 상기 제2 도전층의 일부를 등방성 에칭하여 상기 제1 마스크 패턴의 저면 에지를 노출시키는 제1 언더컷 영역을 형성하는 단계와,
    상기 제1 마스크 패턴을 에칭 마스크로 하여 상기 제2 도전층의 나머지 일부를 이방성 에칭하여, 상기 반도체 기판의 주면에 대하여 실질적으로 수직인 측벽 프로파일을 가지는 하부 에지와 상기 제1 언더컷 영역의 윤곽에 따라 챔퍼가 형성된 상부 에지를 갖춘 제2 도전층 패턴을 형성하는 단계와,
    상기 제1 마스크 패턴을 에칭 마스크로 하여 상기 제1 도전층을 이방성 에칭하여 제1 도전층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제21항에 있어서, 상기 제1 언더컷 영역을 형성하는 단계는 건식 식각 방법에 의하여 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제22항에 있어서, 상기 제1 언더컷 영역을 형성하는 단계에서는 CF4, C2F6, CHF3, CO, Ar, O2, N2및 He-O2로 이루어지는 군에서 선택되는 적어도 하나의 가스를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 제21항에 있어서, 상기 제1 언더컷 영역을 형성하는 단계는 습식 식각 방법에 의하여 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 제24항에 있어서, 상기 제1 언더컷 영역을 형성하는 단계는 NH4OH, H2O2및 H2O의 혼합액을 사용하여 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 제21항에 있어서, 상기 제1 마스크 패턴을 형성하는 단계는
    상기 제2 도전층 위에 절연막을 형성하는 단계와,
    상기 절연막 위에 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 이용하여 상기 절연막을 이방성 에칭하여 상기 제1 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  27. 제26항에 있어서, 상기 제1 마스크 패턴을 형성한 후,
    상기 포토레지스트 패턴을 애싱(ashing)하여 제거하는 단계를 더 포함하고,
    상기 제1 언더컷 영역을 형성하는 단계는 상기 포토레지스트 패턴의 애싱 단계와 동시에 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 제26항에 있어서, 상기 제1 마스크 패턴를 형성한 후,
    상기 포토레지스트 패턴을 애싱하여 제거하는 단계를 더 포함하고,
    상기 제1 언더컷 영역을 형성하는 단계는 상기 포토레지스트 패턴의 애싱 단계 직후 동일 챔버 내에서 연속적으로 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  29. 제26항에 있어서, 상기 제1 마스크 패턴를 형성한 후,
    상기 포토레지스트 패턴을 애싱하여 제거하는 단계와,
    상기 애싱 단계 후 남아 있는 잔류물을 스트립하여 제거하는 단계를 더 포함하고,
    상기 제1 언더컷 영역을 형성하는 단계는 상기 스트립 단계 직후 동일 세정 시스템 내에서 연속적으로 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 제21항에 있어서,
    적어도 상기 제1 도전층 패턴의 측벽, 제2 도전층 패턴의 측벽 및 제1 마스크 패턴의 측벽을 덮는 절연막을 형성하는 단계와,
    상기 절연막 위에 평탄화된 제1 층간절연막을 형성하는 단계와,
    상기 제1 층간절연막을 선택적으로 에칭하여 상기 반도체 기판의 활성 영역을 노출시키는 자기정렬 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  31. 제30항에 있어서,
    상기 절연막을 형성하는 단계는 상기 제1 도전층 패턴이 형성된 결과물을 완전히 덮는 질화막을 형성하는 단계와; 상기 질화막을 에치백하여 상기 제1 도전층 패턴의 측벽, 제2 도전층 패턴의 측벽 및 제1 마스크 패턴의 측벽을 덮는 질화막 스페이서를 형성하는 단계를 포함하고,
    상기 자기정렬 콘택홀을 형성하는 단계는 상기 제1 층간절연막을 선택적으로 에칭하여 상기 질화막 스페이서를 노출시키는 제1 층간절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  32. 제30항에 있어서,
    상기 절연막을 형성하는 단계는 상기 제1 도전층 패턴이 형성된 결과물을 완전히 덮는 질화막을 형성하는 단계를 포함하고,
    상기 자기정렬 콘택홀을 형성하는 단계는:
    상기 제1 층간절연막을 선택적으로 에칭하여 상기 질화막을 일부 노출시키는 제1 층간절연막 패턴을 형성하는 단계와,
    상기 노출된 질화막을 에칭하여 상기 제1 도전층 패턴의 측벽, 제2 도전층 패턴의 측벽 및 제1 마스크 패턴의 측벽을 덮는 동시에 상기 자기정렬 콘택홀의 폭을 한정하는 질화막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  33. 제21항에 있어서,
    상기 제1 도전층 패턴을 형성하는 단계 후에
    상기 제2 도전층 패턴을 그 노출된 표면으로부터 소정의 두께 만큼 제거하여 그 최대 폭이 상기 제1 마스크 패턴의 폭 및 상기 제1 도전층 패턴의 폭보다 작은 리세스된 제2 도전층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  34. 제33항에 있어서,
    적어도 상기 제1 도전층 패턴의 측벽, 리세스된 제2 도전층 패턴의 측벽 및 제1 마스크 패턴의 측벽을 덮는 절연막을 형성하는 단계와,
    상기 절연막 위에 평탄화된 제1 층간절연막을 형성하는 단계와,
    상기 제1 층간절연막을 선택적으로 에칭하여 상기 반도체 기판의 활성 영역을 노출시키는 자기정렬 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  35. 제34항에 있어서,
    상기 절연막을 형성하는 단계는 상기 리세스된 제2 도전층 패턴이 형성된 결과물을 완전히 덮는 질화막을 형성하는 단계와; 상기 질화막을 에치백하여 상기 제1 도전층 패턴의 측벽, 리세스된 제2 도전층 패턴의 측벽 및 제1 마스크 패턴의 측벽을 덮는 질화막 스페이서를 형성하는 단계를 포함하고,
    상기 자기정렬 콘택홀을 형성하는 단계는 상기 제1 층간절연막을 선택적으로 에칭하여 상기 질화막 스페이서를 노출시키는 제1 층간절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  36. 제34항에 있어서,
    상기 절연막을 형성하는 단계는 상기 리세스된 제2 도전층 패턴이 형성된 결과물을 완전히 덮는 질화막을 형성하는 단계를 포함하고,
    상기 자기정렬 콘택홀을 형성하는 단계는:
    상기 제1 층간절연막을 선택적으로 에칭하여 상기 질화막을 일부 노출시키는 제1 층간절연막 패턴을 형성하는 단계와,
    상기 노출된 질화막을 에칭하여 상기 제1 도전층 패턴의 측벽, 리세스된 제2 도전층 패턴의 측벽 및 제1 마스크 패턴의 측벽을 덮는 동시에 상기 자기정렬 콘택홀의 폭을 한정하는 질화막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  37. 제21항에 있어서,
    상기 제1 마스크 패턴을 덮는 평탄화된 제1 층간절연막을 형성하는 단계와,
    상기 제1 층간절연막 위에 비트 라인을 형성하는 단계를 더 포함하고,
    상기 비트 라인을 형성하는 단계는:
    상기 제1 층간절연막 위에 제3 도전층을 형성하는 단계와,
    상기 제3 도전층 위에 상기 제3 도전층의 상면을 일부 노출시키는 제2 마스크 패턴을 형성하는 단계와,
    상기 제2 마스크 패턴을 에칭 마스크로 하여 상기 제3 도전층의 일부를 등방성 에칭하여 상기 제2 마스크 패턴의 저면 에지를 노출시키는 제2 언더컷 영역을 형성하는 단계와,
    상기 제2 마스크 패턴을 에칭 마스크로 하여 상기 제3 도전층의 나머지 일부를 이방성 에칭하여, 상기 반도체 기판의 주면에 대하여 실질적으로 수직인 측벽 프로파일을 가지는 하부 에지와 상기 제2 언더컷 영역의 윤곽에 따라 챔퍼가 형성된 상부 에지를 갖춘 제3 도전층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  38. 제37항에 있어서,
    상기 제3 도전층 패턴을 그 노출된 표면으로부터 소정의 두께 만큼 습식 에칭하여 그 최대 폭이 상기 제2 마스크 패턴의 폭보다 작은 리세스된 제3 도전층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  39. 제37항에 있어서,
    상기 제1 도전층 패턴의 측벽, 제2 도전층 패턴의 측벽 및 제1 마스크 패턴의 측벽을 덮는 제1 절연 스페이서를 형성하는 단계와,
    상기 제3 도전층 패턴의 측벽 및 제2 마스크 패턴의 측벽을 덮는 제2 절연 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  40. 제39항에 있어서, 상기 제1 절연 스페이서 및 제2 절연 스페이서는 각각 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  41. 제39항에 있어서,
    상기 제2 마스크 패턴을 덮는 제2 층간절연막을 형성하는 단계와,
    상기 제2 층간절연막 및 제1 층간절연막을 선택적으로 에칭하여 상기 제1 절연 스페이서, 제2 절연 스페이서 및 상기 반도체 기판의 활성 영역을 동시에 노출시키는 자기정렬 콘택홀을 형성하는 단계와,
    상기 자기정렬 콘택홀 내에 도전 물질을 채워서 상기 제1 도전층 패턴, 제2 도전층 패턴 및 비트 라인에 의하여 자기정렬되는 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100439027B1 (ko) * 2001-02-13 2004-07-03 삼성전자주식회사 셀프 얼라인 콘택형성방법
US10128236B2 (en) 2015-03-23 2018-11-13 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100297738B1 (ko) * 1999-10-07 2001-11-02 윤종용 챔퍼가 형성된 금속 실리사이드층을 갖춘 반도체소자의 제조방법
KR100363091B1 (ko) * 2000-06-27 2002-11-30 삼성전자 주식회사 자기정합 콘택을 갖는 반도체 메모리소자 및 그 제조방법
JP3463038B2 (ja) * 2000-11-14 2003-11-05 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
KR100383325B1 (ko) * 2001-01-19 2003-05-12 삼성전자주식회사 셀프-얼라인 콘택을 형성하기 위한 반도체 장치의 배선 및그 형성방법
KR100454135B1 (ko) * 2002-10-10 2004-10-26 삼성전자주식회사 비휘발성 기억소자의 형성방법
KR100486300B1 (ko) * 2003-01-14 2005-04-29 삼성전자주식회사 다마신 기법으로 비트라인을 형성하는 반도체 소자의 제조방법
JP2004247417A (ja) * 2003-02-12 2004-09-02 Renesas Technology Corp 半導体装置の製造方法
TWI259552B (en) * 2003-06-30 2006-08-01 Macronix Int Co Ltd Self-aligned process for flash memory
US7049245B2 (en) * 2003-09-12 2006-05-23 Promos Technologies, Inc. Two-step GC etch for GC profile and process window improvement
US7005744B2 (en) * 2003-09-22 2006-02-28 International Business Machines Corporation Conductor line stack having a top portion of a second layer that is smaller than the bottom portion
US6924199B2 (en) * 2003-11-21 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method to form flash memory with very narrow polysilicon spacing
DE102004019588A1 (de) * 2004-04-22 2005-11-17 Osram Opto Semiconductors Gmbh Verfahren zur Strukturierung von zumindest einer Schicht sowie elektrisches Bauelement mit Strukturen aus der Schicht
KR100629269B1 (ko) * 2004-11-05 2006-09-29 삼성전자주식회사 라인 패턴의 측부에 트랜치를 갖는 반도체 장치들 및 그형성방법들
KR100744682B1 (ko) * 2005-06-30 2007-08-01 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100849852B1 (ko) * 2005-08-09 2008-08-01 삼성전자주식회사 비휘발성 반도체 집적 회로 장치 및 이의 제조 방법
KR100812239B1 (ko) * 2006-10-19 2008-03-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2009218520A (ja) * 2008-03-12 2009-09-24 Fujitsu Microelectronics Ltd 半導体装置とその製造方法
US7928577B2 (en) * 2008-07-16 2011-04-19 Micron Technology, Inc. Interconnect structures for integration of multi-layered integrated circuit devices and methods for forming the same
KR101045089B1 (ko) * 2008-08-22 2011-06-29 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법
KR101037476B1 (ko) * 2008-12-11 2011-05-26 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101096187B1 (ko) * 2009-11-30 2011-12-22 주식회사 하이닉스반도체 반도체 장치 제조 방법
DE102010042229B4 (de) * 2010-10-08 2012-10-25 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zum Steigern der Integrität eines Gatestapels mit großem ε durch Erzeugen einer gesteuerten Unterhöhlung auf der Grundlage einer Nasschemie und mit den Verfahren hergestellter Transistor
US9059095B2 (en) 2013-04-22 2015-06-16 International Business Machines Corporation Self-aligned borderless contacts using a photo-patternable dielectric material as a replacement contact
US9166016B1 (en) * 2014-05-07 2015-10-20 Macronix International Co., Ltd. Semiconductor device and method for fabricating the same
US9418869B2 (en) * 2014-07-29 2016-08-16 Lam Research Corporation Method to etch a tungsten containing layer
TWI658591B (zh) * 2015-03-13 2019-05-01 聯華電子股份有限公司 半導體元件及其製作方法
KR20160148795A (ko) * 2015-06-16 2016-12-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10510851B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact method and structure
US11462282B2 (en) 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4319395A (en) 1979-06-28 1982-03-16 Motorola, Inc. Method of making self-aligned device
US4285761A (en) 1980-06-30 1981-08-25 International Business Machines Corporation Process for selectively forming refractory metal silicide layers on semiconductor devices
JPS61258453A (ja) 1985-05-13 1986-11-15 Toshiba Corp 半導体装置の製造方法
JPS6465851A (en) * 1987-09-07 1989-03-13 Toshiba Corp Manufacture of semiconductor device
JP2798953B2 (ja) * 1989-02-13 1998-09-17 株式会社東芝 半導体装置及びその製造方法
US5541131A (en) 1991-02-01 1996-07-30 Taiwan Semiconductor Manufacturing Co. Peeling free metal silicide films using ion implantation
JPH0555210A (ja) * 1991-08-26 1993-03-05 Mitsubishi Electric Corp 半導体装置
JPH0621018A (ja) 1992-06-29 1994-01-28 Sony Corp ドライエッチング方法
US5262352A (en) 1992-08-31 1993-11-16 Motorola, Inc. Method for forming an interconnection structure for conductive layers
KR950011983B1 (ko) 1992-11-23 1995-10-13 삼성전자주식회사 반도체 장치의 제조방법
KR960012259B1 (ko) 1993-03-13 1996-09-18 삼성전자 주식회사 반도체 장치의 제조방법
US5436407A (en) 1994-06-13 1995-07-25 Integrated Packaging Assembly Corporation Metal semiconductor package with an external plastic seal
KR100190834B1 (ko) * 1994-12-08 1999-06-01 다니구찌 이찌로오, 기타오카 다카시 반도체장치및그제조방법
DE69523576D1 (de) 1995-06-16 2001-12-06 St Microelectronics Srl Verfahren zur Herstellung einer Halbleiteranordnung mit selbstjustiertem Polycid
KR0155886B1 (ko) * 1995-09-19 1998-10-15 김광호 고집적 dram 셀의 제조방법
JPH0997902A (ja) * 1995-10-02 1997-04-08 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
JP3862035B2 (ja) * 1996-07-17 2006-12-27 ソニー株式会社 半導体装置およびその製造方法
JP3651130B2 (ja) * 1996-08-09 2005-05-25 ソニー株式会社 半導体記憶装置及びその製造方法
KR100190105B1 (ko) 1996-10-24 1999-07-01 윤종용 게이트전극의 제조방법 및 그에 따라 제조된 게이트구조
US5814537A (en) 1996-12-18 1998-09-29 Sharp Microelectronics Technology,Inc. Method of forming transistor electrodes from directionally deposited silicide
US6262458B1 (en) * 1997-02-19 2001-07-17 Micron Technology, Inc. Low resistivity titanium silicide structures
US5856239A (en) 1997-05-02 1999-01-05 National Semiconductor Corporaton Tungsten silicide/ tungsten polycide anisotropic dry etch process
US5933757A (en) 1997-06-23 1999-08-03 Lsi Logic Corporation Etch process selective to cobalt silicide for formation of integrated circuit structures
US6274900B1 (en) * 1998-01-05 2001-08-14 Texas Instruments Incorporated Semiconductor device architectures including UV transmissive nitride layers
US5994192A (en) 1998-05-29 1999-11-30 Vanguard International Semiconductor Corporation Compensation of the channel region critical dimension, after polycide gate, lightly doped source and drain oxidation procedure
US6235621B1 (en) 1999-11-22 2001-05-22 Vanguard International Semiconductor Corporation Method for forming a semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100439027B1 (ko) * 2001-02-13 2004-07-03 삼성전자주식회사 셀프 얼라인 콘택형성방법
US10128236B2 (en) 2015-03-23 2018-11-13 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

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JP2000294645A (ja) 2000-10-20
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KR100295061B1 (ko) 2001-07-12
US20020175381A1 (en) 2002-11-28
US6740550B2 (en) 2004-05-25

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