TW457566B - Semiconductor device having chamfered silicide layer and method for manufacturing the same - Google Patents
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Description
457566 _案號89106310 9° 年女―月>f曰 修正_ 五'發明說明(1) 發明背景 1 .發明領域 本發明係關於半導體裝置及其製法,特別係關於具有金 屬矽化物導電層之半導體裝置,具有接觸插塞自行對正由 導電層組成的下方結構之半導體裝置,及製造半導體裝置 之方法 2.相關技術之說明 隨著半導體裝置的積體密度持續不斷升高,由連結下及 上互連層的接觸孔至周圍互連體的距離縮小且接觸孔的縱 橫比加大。如此,採用多層互連結構的高度積體半導體裝 置要求使用光刻術形成接觸孔時更準確且更嚴格的製程條 件。特別,製造具有設計原則0 . 2 5微米或以下的半導體裝 置時,目前的光刻術技術不足以以相同的準確度可再現地 進行滿意的處理。 為了克服光刻術形成接觸孔的限制,曾經提示一種自行 對正技術來形成接觸孔。例如,自行對正技術提議使用氮 化物間隔件做為形成自行對正接觸孔的蝕刻擋止層。 習知自行對正技術中,首先藉一般光刻術方法透過圖樣 化於半導體基材上形成具有矩形剖面的半導體層例如閘極 電極’然後沉積一層氮化物於導電層全體表面上。然後, 於所得結構進行反向蝕刻處理因而形成氮化物間隔件,然 後中介層電介質(I L D )氧化物膜形成於其上。隨後,抗光 #劑圖樣形成於i L D膜上用於暴露出接觸孔,暴露的I L D膜 經蝕刻形成自行對正接觸孔。
O:\63\63554.ptc 第7頁 2001.05.23.007 457566 五、發明說明(2) 習知自行對正接觸孔形成時,ILD膜相對於氮化物間隔 件以高度選擇性蝕刻而形成接觸孔。於蝕刻過程中,可產 生大量聚合物的富含碳之氟化碳氣體,例如04ρ8或匕匕用來 提高選擇性》 但’若蚀刻條件決定為可提高選擇性,則蝕刻產生的聚 合物量增加,因此可中斷蝕刻過程,結果形成不完全的接 觸孔。同時,當IL D膜與氮化物間隔件間的選擇性降低 時’开> 成元整接觸孔而不會因聚合物造成中斷。但,當選 擇性低時’氮化物間隔件可於蝕刻過程連同〖膜一起蝕 刻。如此剩餘氮化物間隔件寬度過小而.無法由導電層侧 壁獲得預定絕緣長度。如此,傾向於造成接觸孔及接觸層 的自行對正接觸間的短路。 製造具有設计原則〇·25微米或以下之高度積體半導體裝 置中,^於導電層例如閘極電極或位元線上方形成自行對 正接觸孔時,有一蝕刻擋止層例如氮化物層於其側壁上, 介於導電層與接觸孔的自行對正接觸間的絕緣厚度邊際不 足。克服此項問題可能的解決之道係降低自行對正孔 形成時ILD膜與蝕刻擋止層間的選擇性。但蝕刻擋止層本 身被去除或因低選擇性受傷害,因此難以於導電 得最小絕緣寬度,增加導電層邊緣直接暴露
能性。 -V U W J 如此,於製造高度積照主或和酤Α , 中,即使於最理想的加工停件下製鋥按觸形成 1來什卜取程的邊際小,因而難以 以相同的準確度再現性製造裝置。
45756: _案號89106310 年广月>#日_ 五、發明說明(3) 述 概 明 發 ,行 置自 裝於 體可 導度 半長 之緣 際絕 邊的 程定 製預 高間 提觸 許接 允正 供對 提行 係自 的與 目層 之緣 月邑 日 <M··' 發底 本中 其 a 具 置正 裝對 體行 導自 半塞 的插 體觸 積接 度有 高具 造種 製一 而供 因提 保係 確的 時目 成一 形另 孔之 觸明 接發· 正本 對 法含 方包 之置 置裝 裝體 體導 。導半 置半種 裝造一 體製供 導供提 半提明 的係發 構的本 結目, 方一中 下另例 之又施 置之實 配明體 述發具 前本一 有 層形 電係 導其 一樣 第圖 括層 包電 構導 結二 閘第 ;一 上及 材以 基, 體上 導層 半緣 一絕 於一 覆第 層於 緣成 絕形 一樣 第圖 上槽 質挖 實侧 側頂 底的 樣樣 圖圖 層層 -^3.^a, 導導二二 第第 及 其以 上面 樣主 圖的 層材 電基 導體 一導 第半 於直 成垂 緣 上 樣 圖 層 電 導二 第 V, 度於 寬吊 以懸 係壁 側 緣層 絕緣 二絕 第二 一第 及中 以其 第 於 成 形 上 iR- 標 圖 層 電 導 行導 自半 構露 結暴 閘孔 與觸 以接 塞正 插對 觸行。 接自區 含,觸 包孔接 步觸及 一接件 進正隔 置對間 裝行緣 體自絕 導補 一 半填第 ,式的 佳方置 較正裝 對體 功功 定同 預相 有路 具電 路定 電特 定該 特以 一路 :電 含餘 包冗 步一 一 ·’ 進上 置材 裝基 體體 導導 半半 ,於 佳成 較形 "匕 A月 形電 構餘 結冗 同用 相使 之以 構用 結除 閘去 以及 絲化 熔熔 一被 及可 •’絲 上熔 材, 基上。 體層路 導緣電 半絕陷 於一缺 成第代 形於替 能成路 進 置 裝 體 導 半 佳 較 含 包 步 介 電 層 介 中 之 化 面 平 質 第 於 成 形 線 元 位 上 層 緣 絕二 第 於 成 形 ml_K— 禕 圖 膜 薄
O:\63\63554.ptc 第9頁 2001.05.23.009
ILD薄膜圓樣上;及一第:r解链思取丄 而# ^ ^ . 弟一絕緣層形成而覆蓋位元線頂 面,其中位7C線包含導雷 外守冤囫樣以及導電圖樣的上緣被挖槽 二絕緣間隔件於位元線側壁上以 導電裝置進一步包含第 及第三絕緣層側壁上。 較佳,半導體裝 第三絕緣層上,•以 自行對正接觸孔, 半導體裝置之一主 置進一步包含:—第 及接觸插塞以自行對 自行對正接觸孔暴露 動區。 二ILD薄膜圖樣於 正位元線方式填補 第二絕緣間隔件及 佳,該半導趙裝置進-步包含··一第二iLD薄膜圖樣 於第二絕緣層_L,以及接觸插塞以自行對正閘結構及位元 線之方式填補自行對正接觸孔,自行對正接觸孔暴露第— 及第二絕緣間隔間以及半導體裝置之一主動區。 另一具體實施例中,本發明提供一種半導體裝置包含: 一 ILD薄膜圓樣形成於半導體基材上;位元線形成於ILD薄 膜圖樣上’位元線包含導電圖樣,以及導電圖樣上緣被挖 槽,以及一絕緣層以第一寬度W形成於位元線上,其中絕 緣層之侧壁係懸吊於位元線之上緣上。 於另一目的方面,本發明提供一種製造半導體裝置之方 法’包含形成一第一導電層於半導體基材上。第二導電層 形成於第一導電層上,及第一罩蓋圖樣形成於第二導電層 上,第一罩蓋圖樣部份暴露出第二導電層頂面。然後,部 份第二導電層使用第一罩蓋圖樣做為蝕刻罩接受各向同性 蝕刻’因而形成第一凹割區暴露出第一罩蓋圖樣之底緣。
第10頁 咨 g7 56 6 五、發明說明(5) 然後,其餘第二導電層使用第一罩蓋圖樣做為姓刻罩進行 各向異性鞋刻,因而形成第二導電層圖樣’其具有下緣實 質上垂直半導艘基材主面,以及具有被挖槽的上緣。第一 導電層係使用第一罩蓋圖樣做為蚀刻罩接受:各向同性 #刻 ,因而形成第一導電層圖樣° 較佳,第一凹割區的形成係藉乾或濕蝕刻技術進行。當 採用乾蝕刻形成第一凹割區時,可使用選自由Ch ’ C2Fs, CHF3,CO,Ar,02,N2及以-〇2組成的組群中之至少一種氣 體。當採用濕蝕刻形成凹割區時’可使用氫氧化錢’過氧 化氫與水之混合物。 較佳,第一罩蓋圖樣形成包含:形成一絕緣層於第二導 電層上;形成抗光蝕劑圖樣於絕緣層上;以及使用抗光蝕 劑圖樣做為蝕刻罩各向異性蝕刻絕緣層’因而形成第一罩 蓋圖樣。 較佳,第一罩蓋圖樣形成接著為透過灰化去除抗光蝕劑 圖樣,以及第一凹割區形成係與抗光蝕劑圖樣灰化同時進 行。另外,第一凹割區的形成可於同一腔室内恰於抗光蝕 劑圖樣灰化之後即刻連續進行。 較佳,於形成第一罩蓋圖樣後,半導體裝置之製法進一 步包含:透過灰化去除抗光#劑圖樣;以及透過去除過程 去除由灰化形成的殘餘物,以及第一凹割區的形成係於同 一腔室内恰於去除製程之後連續進行。 較佳,半導體裝置之製造進一步包含形成一絕緣層於第 一及第二導電層圖樣以及第一罩蓋圖樣之至少侧壁上。然
第11頁 457566 五、發明說明(6) 後’平面化ILD薄膜形成於絕緣層Λ,第一IU薄膜經 性蝕刻而形成自行對正接觸孔暴露出半 區。 丁导镀基材之一主動 較佳,㊉成第-導電層圖樣接著為去除 達距離暴露緣的預定寬度,因而形成下凹的第二導 樣,其具有最大寬度小於第一 ϋ胃# 之寬度。 依及第一導電層圖樣 半導體裝置之製造進一步包含形成-絕緣層於第 一導電層圖樣之至少側壁上,下U第— 、第 .g ^ ^ ^ 下凹第―導電層圖樣之側壁 上乂及第-罩蓋圖樣之侧壁上。然後,平面化⑽薄膜 成於絕緣層上,第一ILD薄膜經選擇性蝕刻因而形成自行 對正的接觸孔暴露出半導體基材之一主動區。…订 半導體裝置之製造進-步包含形成-第-中介層 電介質(ILD)薄膜其完全覆 ^乐Τ介層 於第-ILD薄膜上。為了 ^第—:蓋圖樣。位元線形成 链一 ττη.域时w 為了形成位元線,第三導電層形成於 第馇 Α膜’以及第二罩蓋圖樣形成於第三導電層上 I霞沾笛-道$第二導電層頂面部份。然後,部份 暴露的第一導電層使用第二罩蓋圖樣做為各 洛缺铨篡命^罘一凹割區暴露出第一罩蓋圖樣底 緣。…後’暴露出的第三導電層其餘部份使用第 樣做為蝕刻罩接受久A w ω ,, ^ s, m Λ甘各向異性蝕刻,因而形成第三導電層圖 樣,其”有底緣實質上垂直半導體基材主面,及具有挖槽 的上緣。 半導體裝置之製造進一步包含形成第一絕緣間隔件於第
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-及第二導電層圖樣及第一罩蓋圖樣侧壁 絕緣間隔件形成於第三導電,圖樣及圖::二 。半導體裝置之製造較佳進一步包 壁上 而覆蓋第二罩蓋圖樣。第二及第一Iu 第一11^薄膜 因而形成自行對正接觸孔,暴露出第―薄、:選擇性蚀刻 半導體基材的主動區。然後,自行 間隔件以及 填補,因而以與第一及第二導電接觸孔以導電材料 式形成接觸插塞。 線自仃對正方 根據本發明,藉由絕緣間 以及接觸插塞與其自行對正 置的電氣性質並無劣化。如 有設計法則0. 2 5微米或以下 又,當接.觸插塞自行對正 明可提供位元線帶有挖槽的 隔件於蝕刻後可提供足夠寬 如此可確保位元線與接觸插 置的電氣性質不會造成不利 隔件帶有閘結構間的足夠寬度 ,因而確保預定絕緣長度而裝 此,本發明可調整適合製造具 的高度積體半導體裝置。 、 閘結構及位元線二者時,本發 上緣,因此位元線側壁上的間 度來形成自行對正的接觸孔, 塞間具有預定絕緣長度而對裝 的影響》 此外’根據本發明之半導體裝置之製造方法中,帶有挖 槽上緣的金屬;ε夕化物層圖樣可無須額外複雜的製程即可形 成。換言之’金屬矽化物層圖樣之挖槽上緣係於抗光蝕劑 圖樣之灰化及去除過程中形成,該等過程為涵括於一般半 導趙裝置製法的基本過程因而去除用於圖樣化金屬矽化物 層的抗光蝕劑圖樣。如此,經由有效使用必要處理於半導 體裝置的製造,經由最少數製程可形成凹割區,其允許金
第13頁 $β7566 五、發明說明-------- 屬矽化物層圖樣夏古 /、有挽槽的上緣。 前述本發明之目& /式〒f划 例之細節將更為彰:及由參照附圖說明其較佳具體 之動態隨機存取 圖1顯不根據太& 儸本發明之較佳具體實施例 記憶體(DRAM)單元> A 4 p 干疋之部份佈局; 圖2為沿圖1線了 ϊ τ 所取之剖面圖; 圖3A為沿圖4ΙίΙ ιπ,所取之剖 圖3Β顯示圖3Α結構之修改; 圖4Α為沿圖1線…IV,所取之剖面圖; 圖4Β顯示圖4Α結構之修改; 圖4C顯示圖4Α結構之另一修改; 例之快閃記憶體單元 圖5為根據本發明之另一具體實施 之部份剖面圖; 圖6Α為具有几餘電路之晶片結構之示意圖; 圖6Β為根據本發明之另一具體實施例具有熔絲之半導體 裝置之剖面圖; 圖6C為根據本發明之又另—具體實施例具有溶絲之半導 體裝置之剖面圖; 蝕刻劑溫度進行蝕刻被去除 圖7為線圈顯示經由相對於 的矽化鎢數量; 圖為線圖比較性顯示使用SCI溶液於垂直及水平方向 蝕刻被去除的矽化鎢數量相對於蝕刻時間之線圖; 圖8B為線圖用以決定使用SCI溶液蝕刻矽化鎢層之最理
第U頁 457566
想蝕刻時間; 圖9A為線圖顯示使用sci 度: 溶液蝕刻矽化鎢層 之蝕刻均勻 圖9 B顯示圖9 B測量轴刻均勻 圖10A至10J說明根據本發明 半導體裝置之剖面圖; 圖11A至11D說明根據本發明 半導體裝置之剖面圖; 圖12說明根據本發明之第三 裝置之剖面圖; 度之晶圓位置; 之第一較佳具體實施例製造 之第一較佳具體實施例製遠 較佳具體實施例製造半導髏 四較佳具體實施例製造 圖13A至13D說明根據本發明之第 半導體裝置之剖面圖; 具體實施例製造 圖14A及14B說明根據本發明之第五較佳 半導體裝置之剖面圖; 圖15A及15B為線圖顯示藉根據本發明方法製造之半導體 裴置之電氣性質;以及 & 圖15C為線圖比較性顯不根據本發明方法之半導體穿置 以及習知半導體裝置之漏電流分布。 ~ 發明之詳細説 現在參照附圖更完整說明本發明,其中顯示本發明之較 佳具體實施例。但,本發明可以多種不同形式具體表現而 不得視為囿限於此處列舉的特定具體實施例;反而此等實 施例係用以讓本揭示内容更為徹底完整,且完整傳遞本發 明的構想給業界人士。附圖中’各層及各區厚度被誇張以
第15頁 457566 五'發明說明(ίο) --- 求清晰。也須了解當一層被稱做於另一層或基材「上」時 ,可直接為於另一層或基材上或也可存在有中介層。附圖 中,類似的參考編號用來表示各圖令類似的元件。 參照圖1 ’其為根據本發明之半導體裝置之部份佈局, 用以舉例說明本發明應用於動態隨機存取記憶體(DRAM)單 元,複數平行閘結構20,其各自形成字線伸展於預定 方向’以及複數平行位元線4〇伸展於垂直閘結構之方向。 又’複數自行對正接觸6〇c自行對正閘結構2〇及位元線4〇 〇 例如’於電容器/位元線上(C〇B)結構中,自行對正接觸 6〇c形成接觸插塞’用以電連結電容器至半導體基材之主 動區,或接觸插塞連結至形成於位元線4〇上的中間墊。 形成自行對正接觸60c的接觸孔時,當接觸孔係經由單 一姓刻製程形成因而同時自行對正位元線4〇及閘結構2 〇時 ’覆蓋位元線4 0之蝕刻擋止層以及覆蓋閘結構2 〇之蝕刻擋 止潛’例如覆蓋閘結構之間隔件暴露於蝕刻應力,因而難 以獲得自行對正接觸60c與閘結構20或位元線40間一定的 絕緣長度。 但’即使於此種情況下’根據本發明之半導體驅動器可 確保閘結構20或位元線40與自行對正接觸6〇c間有足夠絕 緣長度。 圖2為沿圖1線π - I Γ所取剖面圖。參照圖2,閘結構2 0 形成於半導體基材10上之閘氧化物層12上。閛結構20具有 多晶矽結構,其中多晶矽層22及金屬矽化物層圖樣24循序
457566 五、發明說明(11) 堆疊。金屬石夕化物層圖樣24具有下緣24a,其實質上垂直 半導體基材10之主面’以及具有經挖槽的上緣2 4b。 又,閘結構20頂面已具有預定寬度之絕緣罩26加蓋。 絕緣罩26具有側壁26a,其懸吊於金屬矽化物層圖樣24之 上緣2 4b上方。如此,由於金屬矽化物層圖樣24之經挖槽 的上緣24b,凹割區25形成於絕緣罩26之外懸部份下方。 第一絕緣間隔件2 8係形成於閘結構2 〇及絕緣罩2 6側壁上 。又’自行對正接觸60c係由接觸插塞60,例如多晶矽塞 形成,接觸插塞填補接觸孔60h,貫穿第一中介層電介質 (11^)薄膜圖樣3 2及第二11^薄膜圖樣52。 由於金屬碎化物層圖樣24之上緣24b被挖槽,故第一絕 緣間隔件28具有足夠寬度於閘結構20,特別其上緣24b與 接觸插塞60間。如此,可確保閘結構20與接觸插塞6〇間具 有足夠絕緣長度。 圖3A為沿圖1線III-III’所取剖面圖。參照圖μ,由金 屬之鋁(A1)或鎢(tf)形成的位元線4 0形成於第一 iLD薄膜圖 樣32上。位元線4 0具有挖槽的上緣40b。 位元線40頂面以絕緣罩46加蓋。絕緣罩46具有側壁46b ’其懸吊於位元線40之上緣4 Ob之上。如此,由於位元線 40上緣40b的挖槽,於絕緣罩46之外懸部下方形成四割區 45。 。 第二絕緣間隔件48形成於位元線40及絕緣罩46之側壁上 。由於位元線40之上緣40b被挖槽,故第二絕緣間隔件48 於位元線40與接觸插塞60間有足夠寬度》如此,介於位元
第17頁 457566 五、發明說明(12) - 線40與接觸插塞6〇間可確保絕緣長度。圖3A所示位元線4〇 之結構係由單層金屬囷樣形成,僅供舉例說明之用而非限 制性。 圖3B顯不圖3A之位元線結構的修改,圖3A係對應圖1沿 線ΙΙΙ-ΙΙΓ所取剖面圖。參照圖3B,位元線40,具有圖3八 之位元線40相同的結構’但如同閘結構20,位元線40,具 有多晶砍結構,其中循序堆疊多晶矽層圖樣42及金屬石夕化 物層圖樣44。 圖4A為沿圖1線IV-IV’所取之剖面圖。接觸插塞6〇係自 行對正閘結構2 0及位元線4 0 〇具有單層金屬圖樣結構之位 元線40具有挖槽的上緣40b,閘結構20之金屬矽化物層圖 樣24也具有挖槽的上緣24b。如此,即使第一及第二絕緣 間隔件28及48暴露於單一蝕刻過程之過度蝕刻應力,用以 形成接觸孔60h及暴露第一及第二絕緣間隔件28及48,第 一及第二絕緣間隔件2 8及48具有寬度夠寬而可確保閘結構 20與接觸插塞60間以及位元線40與接觸插塞60間預定的絕 緣長度。 圖4B顯示圖4A所示位元線結構,其係對應沿圖1線IV-IV’所取之剖面圖。參照圖4B,位元線40’具有圖4A位元線 40之相同結構,但位元線40’具有如圖閘結構20的多晶矽 結構,其中多晶矽層圖樣42及金屬矽化物層圖樣44係循序 堆疊。 圖4C顯示圖4A所示結構之另一種修改’圖4A係對應沿圖 1線IV-IV’所取之剖面囷。如圖4C所示’位元線4 0’具有如
第18頁 45756S 五、發明說明(13) 同圖3B所示位元線之相同結構,而閘結構20’具有由例如 攙雜多晶矽形成的概略閘結構。 圖5為剖面圖顯示根據本發明之另一具體實施例之非揮 發性半導體裝置,特別快閃記憶體單元之部份。圖5中, 參考符號ra」表示單元區及參考符號「b」表示周邊電路 區。 源極區620及汲極區622形成於半導體基材600具有隔離 區610之單元陣列區「a」。用於單元陣列區「a」,循序 堆疊隧道氧化物層630,浮動閘640,介電膜642及控制閘 647,集合形成閘結構649。 於單元陣列區「a」’控制閘6 4 7具有多晶矽結構,其中 多晶矽層圖樣646及金屬矽化物層圖樣648係循序堆疊。金 屬矽化物層圖樣648具有下緣648a實質上垂直於半導體基 材6 G0的主面以及具有經挖槽的上緣648b。 控制閘6 4 7頂面以絕緣罩6 5 0加蓋。絕緣罩6 5 0具有側壁 650a,其懸吊於金屬矽化物層圖樣648之上緣648b上方。 如此’由於金屬矽化物層圖樣6 48之上緣64 8b的挖槽,於 絕緣罩650之外懸部份下方形成凹割區655。 絕緣間隔件6 5 8形成於閘結構6 4 9之側壁及絕緣罩6 5 0之 侧壁65 0a上。又,為了電隔離形成於半導體基材6〇〇上的 金屬互連層670與半導體基材6〇〇,半導體基材上已經形成 閘結構649、源極區620及汲極區622,將ILD薄膜660插置 於其間。經由ILD薄膜圖樣660形成的接觸孔672h以自行對 正閘結構649的接觸插塞672填補。單元陣列區「&」之汲
第19頁 407566 案號89106310 存、年广月Μ日 修正 / ............. .......... 五、發明說明(14) 極區6 2 2係經由接觸插塞6 7 2電連結至金屬互連層6 7 0。 由於控制閘6 4 7之金屬矽化物層圖樣6 4 8上緣6 4 8 b被挖 槽,故絕緣間隔件6 5 8具有足夠寬度介於閘結構6 4 9,特別 其上緣6 4 8 b與金屬塞6 7 2間。如此,可確保閘結構6 4 9與接 觸插塞6 7 2間有足夠絕緣長度。 通常,半導體裝置例如靜態隨機存取記憶體(S R AM s )及 動態隨機存取記憶體(DRAMs)結合冗餘電路因而改良半導 體裝置的製造良率。此等冗餘電路用以防止半導體裝置良 率的降低,良率的降低可能由於半導體裝置製程中產生的 任一瑕疲引起。 冗餘相對於具有預定功能的特定電路提供,因此少數可 能的瑕疵不會損害半導體裝置整體的功能,原因在於形成 的冗餘電路具有與特定電路相同的功能故。為了以冗餘電 路置換缺陷的特定電路,形成一熔絲其可被熔化,亦即由 雷射光點熔化及去除。 圖6A顯示半導體裝置之一晶片結構(SCs),晶片各自具 有一冗餘電路。圖6A中,顯示開放迴路形成型冗餘電路。 晶片SC包括多個特定電路I,N2,· . . ,N,其各自具有相 同功能,各自包括複數具有相同功能的記憶體單元於半導 體裝置。電路,N2,. . . ,分別連結至熔絲Fi,F2,.., ,Fm,熔絲可主動化特定電路^,N2,. . . ,。因此,於 晶片SC中,具有冗餘電路R其具有如同特定電路L,N2, ...,之相同功能俾置換任何鈍化的特定電路叱,I, • . ,。熔絲FR被熔斷而主動化冗餘電路R。
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' & J ·,.,匕及fr可以備用閘結構形成,備用閘 子線之閘結構同時形成;或熔絲可使用備用位元 線"0構形成備用位元線結構係於位元線形成之同時配置 :根據本發明之較佳具體實施例具有熔絲之半導體 ^之剖面圖’特別熔絲係與前述備用閘形成之同時形成 照圖6B ’絕緣層7丨其為電隔離鄰近半導體裝置彼此間 的絕、緣層’β形成於半導體基材70之部份上。圖6B所示絕緣 層π係由場氧化物層形成。但絕緣層η可由藉凹溝隔離技 術形成的絕緣層形成。絕緣層71之厚度為約2, 000-8, 000 埃。 溶絲74,成於絕緣層71上。熔絲74係以多晶矽結構形成 ’其中多晶石夕層圖樣72及金屬矽化物層圖樣73循序堆疊。 金屬破化物層圖樣73具有下緣73&,其實質上垂直半導體 基椅70之主面’及具有經挖槽的上緣73b。絕緣層71隔離 您絲74與ifc鄰裝置’特別隔離熔絲與半導體基材7〇。圖6B 顯示具有多晶矽結構之熔絲74。但,熔絲74可以帶有經挖 槽的上緣之單層金屬圖樣形成。 複數ILD膜75 ’76 ’77及78循序堆疊於熔絲74及絕緣層 Ή上。又’開口79形成於熔絲74上貫穿多層ILD膜75,76 ’77及78 °為了主動化具有相同功能如同具有預定功能之 特定電路的冗餘電路,以及為了以主動化冗餘電路置換瑕 範特定電路,可經開口 79照射雷射束於熔絲74,因此熔絲 7 4被熔斷。
第21頁 457566 五、發明說明(16) 圖6C為根據本發明之另一具體實施例具有熔絲之半導體 裝置之剖面圖,特別’於熔絲與備用位元線形成同時形成 之例,如前述。參照圖6C,第一 ILD薄膜82形成於半導體 基材80上,第一 ILD薄膜為形成於下方結構例如閘結構上 絕緣層’因而絕緣下方結構與上方導電層。 一熔絲85係於第一 ILD薄膜82上形成。熔絲85係以多晶 矽結構形成,其中循序堆疊多晶矽層圖樣83及金屬矽化物 層圈樣84。金屬矽化物層圖樣84具有下緣84a,其實質上 垂直半導體基材80主面,以及具有經挖槽的上緣84b。圖 6C顯示具有多晶矽結構之熔絲85。但熔絲85可由單層金屬 圖樣帶有經挖槽的上緣形成。 複數ILD薄膜86,87及88循序堆疊於熔絲85及ILD薄膜82 上。又’開口89係形成於熔絲85上貫穿多層ILD薄膜86, 8 7及8 8。為了活化冗餘電路,冗餘電路係具有與具有預定 功能的特定電路相同的功能,以及為了以主動化的冗餘電 路置換瑕疵特定電路,雷射束可經開口 8 9照射於熔絲8 5, 因而熔斷熔絲85。 發明人進行下列實驗俾找出可形成前述具有經挖槽上緣 的金屬矽化物層之方法。 圖7舉例說明矽化鎢被蝕刻去除量相對於蝕刻及溫度之 變化,此例中矽化鎢(WSix)層形成於矽晶圓上然後於蝕刻 劑暴露於各向同性蝕刻。此處,使用氫氧化銨、過氧化氫 及水之混合物(後文簡稱為「SC1」溶液)做為蝕刻劑。SC1 溶液製備成基於其總重含有1. Μ氩氧化銨及4. 1%過氧化氫
第22頁 4 5 7 5 6 6 五、發明說明(17) □ 被去除的梦化鎢之量係經由改變SC1溶液於3〇至9〇。〇範 圍測量。結果如圖7所示,當SCI溫度由40 °C升高至80 °c時 ’被去除的矽化鎢量係呈接近線性方式升高。由結果獲得 結論為藉飯刻去除的矽化鎢量可經由改變SC1溶液溫度於 前述範圍加以控制。 圖8A舉例說明當矽化鎢層於%1溶液蝕刻時,於矽晶圓 上形成的碎化鎢層之垂直蝕刻(以(a)指示)及橫向蝕刻(以 (b)指示)之量的比較。為了取得本實驗用樣本,多晶矽層 及矽化鎢層循序沉積於矽晶圓上,然後加蓋矽化鎢層頂面 部份之氮化物層圖樣形成於石夕化鶴層上。 SCI溶液製備成占其總重之重量比含有17%氫氧化銨及 4. 6%過氧化氫。製備多個樣本各自具有前述結構,然後分 成第一組及第二組分別同向餘刻3分鐘及1Q分鐘。同向餘 刻係使用SC 1溶液於第一及第二組樣本分別進行3分鐘(以 SCI 3指示)及1〇分鐘(以SCi 1〇,指示),sci溶液係維持 於70。(:而蚀刻經由氮化物層圖樣暴露出的矽化鎢層。然後 ,由各樣本組測量於垂直方向(VER)及橫向(LAT)於形成於 氮化物圖樣外懸部下方的凹割區的矽化鎢層之蝕刻量。 結果’矽化鎢層於垂直方向的平均蝕刻量對樣本SC1 3, 為264埃及樣本SCI 10’為584埃。又,於橫向之平均蝕刻 量對樣本SCI 3’為82埃及對樣本sci 1〇,為345埃。樣本 SCI 3’與SCI 10’間矽化鎢層平均蝕刻量差異於垂直方向 (△VER)為320埃及於橫向(△LAT)為263埃。
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457566 五、發明說明(18) 基於圖8 A所示結果,可選擇矽化鎢層接近部份加蓋矽化 鎢層的氮化物層圖樣下緣部份,於垂直方向及橫向之預定 蝕刻量’以及根據選定的矽化鎢層蝕刻量可決定蝕刻時間 理想上,形咸於氮化物層圖樣之外懸部下方的凹割區的 矽化鎢層於垂直方向及橫向係以1 : 1之比例蝕刻。又,可 滿足此等蝕刻要求之蝕刻條件可決定為最理想的蝕刻條件 圖8B顯示當矽化鎢層暴露於使用SCI溶液之各項同性蝕 刻時,對預定結果決定最理想蝕刻時間的實驗結果。本實 驗樣本及蝕刻劑係以參照圖8 A所述實驗之相同方式製備。 本實驗中’部份經由氮化物層圖樣暴露出的矽化鎢層係使 用維持於70 C的SCI溶液钱刻3 ’5,7,9及11分鐘,於垂 直方向及橫向測量於氮化物層圖樣外懸部下方凹割區的石夕 化鎢層之蝕刻量。 如圖8B所示,蝕刻時間於7至11分鐘變化時,於矽化鎮 層垂直方向(以(a)指示)之蚀刻量係於354至525埃變化》 又’當蝕刻時間由3分鐘變化至11分鐘時,於梦化鶴層橫 向(以(b)指示)之蝕刻量係由227埃變化至393埃。 > 特別,於7至11分鐘範圍’垂直方向與橫向之凹割區碎 化鎮層蝕刻量差異(△UNDERCUT)對樣本SCI 7,(姓刻7分 鐘)為58埃,對樣本SCI 9’(蝕刻9分鐘)為84埃,及對樣本 SC1 11’(蝕刻11分鐘)為132埃。於樣本SCI 7,,比較其它 樣本顯示矽化鎢層幾乎理想的垂直蝕刻對橫向姓刻比接
第24頁 457566 五、發明說明(19)
近理想蝕刻比1 : 1 D 圖9A顯示當矽化鎢層使用SCI溶液接受各向同性蝕刻時 ’通過晶圓全表面之矽化鎢層的蝕刻均勻度。本實驗樣本 及蝕刻劑係以參照圖7所述實驗之相同方式製備。本實驗 中’氮化物層圖樣之外懸部下方之凹割區的矽化物層係使 用SCI溶液維持於70蝕刻3分鐘(S(n 3,)及1〇分鐘(SC1 1〇’)’於晶圓的各部份於垂直(VER)及橫(LAT)二方向對樣 本SCI 3’及SCI 1 0’分別測量矽化鎢層蝕刻量。測量矽化 鎮層钱刻量的晶圓位置舉例說明於圖9B。 圖9A結果顯示與SC1蝕刻時間無關,於晶圓各個位置維 持垂直及橫向二方向的餘刻均勻度而無劣化。 後文將基於前述實驗結果說明根據本發明之具有挖槽金 屬矽化物層之半導體裝置製法之進一步細節。 後文實驗中,為求方便解說,將說明經挖槽之金屬矽化 物層形成半導體結構上之閘結構之配置。具有經挖槽金屬 矽化物層之閘結構係做為舉例說明而非限制性。雖然較佳 亡?實施例係參照閘結構的形成說明但業界人士顯然易 ^發明之精髓可方便用於製造位元線或其它裝置,例如 杜為剖面圖循序舉例說明根據本發明之第一較 佳/、體實施例之半導體裝置之製造。 1 πίΓΛ ’ /照圖10A ’開極氧化物層11 〇形成於半導體基材 π 矽層12(1以雜質攙雜,金屬矽化物層13〇循序 :甲玉氧化物層110上。金屬矽化物層130,例如可由
¢^7566 五、發明說明(20) 矽化鎢(WSix),矽化鈦(TiSix),矽化钽(TaSix)或矽化鈷 CCoSix)製成。然後’氮化矽層142及高溫氧化物(HTO)層 循序沉積於矽化物層130上。某些情況下HTO層144的形成 可被刪除。如此,抗光蝕劑圖樣160形成於HTO層144上。 參照圖1〇β,HTO層144及氮化矽層142使用抗光蝕劑圖樣 160做為蝕刻罩接受各向異性蝕刻而形成罩14〇,罩圖樣係 由氮化矽層142a及ΗΤΟ層圖樣144a形成。罩圖樣140以預定 寬度Wm形成而覆蓋部份金屬矽化物層丨3〇,故金屬矽化物 層130頂面由罩圖樣140部份暴露出。 參照圖10C ’透過使用氧電漿之灰化過程去除抗光蝕劑 圖樣160。若有所需,於灰化過程中可添加氮、氦或氦-氧 。然後’暴露的金屬矽化物層130部份使用罩蓋圖樣140做 為蝕刻罩暴露於各向同性乾蝕刻,而形.成凹割區1 3 5於罩 蓋圖樣140下方,其暴露出罩蓋圖樣140底緣。如此,形成 金屬矽化物層130a,附有前凹槽於其頂面上,對應凹割區 1 3 5的輪廓外形。 用於金屬矽化物層1 3 0之各項同性乾蝕刻,可以CF4, C2F6,CHF3,CO,Ar,02,N2及He-02氣體中之至少一種氣體 使用電漿蝕刻技術。此處,變壓器耦合電漿(TCP)源型裝 置及去耦合電漿源(DPS)型裝置等可用做蝕刻裝置。 例如’用於蝕刻金屬矽化物層130,當使用四氟化碳與 氧之氣體混合物做為蝕刻氣體時,四氟化碳氣體係以5-50 seem流速供應及氧氣係以50-500 seem流速供應,較佳四 氟化碳與氧氣之流速比為約1 : 1 0。較佳,置於電漿蝕刻
第26頁 457566__ 五、發明說明Gi) ' 腔室内部之晶圓台溫度維持於1 00-400 °c,及處理壓力係 於0. 5-3托耳以内。 於形成凹割區135之各向同性乾蝕刻製程中,較佳蚀刻 條件設定為金屬矽化物層130於橫向對垂直方向之触刻量 之比係大於1 (亦即LAT >VET)。 凹割區135的形成可與抗光蝕劑圖樣160之灰化同時進行 。另外,凹割區135的形成可與同一腔室内恰於抗光#劑 圖樣160灰化後連續進行。 參照圖10D,使用預定去除溶液1 70進行去除過程因而去 除抗光银劑圖樣160灰化所得殘餘物。例如,殘餘物包括 晶圓表面上的污染物,例如抗光蝕劑殘餘物或經由蚀刻反 應產生的有機物質。於去除過程中,可使用硫酸溶液做為 去除溶液17 0。另外,可使用氫氧化銨、過氧化氫及水混 合物(SCI溶液)連同流酸溶液一起用做去除溶液170。 當同時使用硫酸溶液及SC1溶液時,流酸溶液係含於單 一清潔系統的第一浴而SC1溶液係含於第二浴。然後,輪 流通過第一及第二浴進行去除處理。SCI溶液溫度較佳維 持於30-90 °c,及更佳約70 °C溫度。較佳,SCI溶液含有基 於其總重之重量計約0. 5-3%氫氧化銨及約2-20%過氧化氫 。更佳,SCI溶液基於其總重以重量計含有約1. 5-2%氫氧 化銨及3. 8-4. 5%過氧化氫。 於去除溶液170含有SCI溶液之例,具有淺凹槽的金屬矽 化物層130a暴露於各向同性濕蝕刻,故可放大凹割區135 I。如此,於此種情況下,參照圖1 0 C說明之金屬矽化物層 μη 第27頁 4.57 56 6______ 五、發明說明(22) 130之各向同性乾蝕刻中,金屬矽化物層13〇於橫向及垂直 方向之姓刻量須考慮於去除過程進一步被蝕刻的金屬矽化 物層130之量決定。 然後,具有淺凹槽之金屬矽化物層1 3 0 a及攙雜多晶矽層 120使用罩蓋圖樣140做為蝕刻罩做為各向異性乾蝕刻,如 此’如圖1 0E所示,形成第一閘結構1 22,其係由攙雜多晶 矽層圖樣120a及金屬矽化物層132組成。 金屬矽化物層圖樣132具有底緣132a其實質上垂直半導 體基材100主面,及上緣132b其由於凹割區135而被挖槽。 又’金屬矽化物層圖樣132具有底面132c其寬度ffb,實質 上等於罩蓋圖樣140之寬度Wm,以及頂面I32d其寬度係小 於罩蓋圖樣U0之寬度ffm而大於半寬度h。此處,金屬石夕 化物層圖樣132及最大寬度係實質上等於多晶矽層圖樣 120a之寬度。 用於金屬矽化物層圖樣132及攙雜多晶矽層圖樣12〇a之 各向異性乾钱刻,電榮触刻技術可採用含有, N2, HBr及He-〇2中之至少一種氣體與氣氣之氣體混合物進行。 此處,變壓器耦合電漿(TCP)源型裝置、去耦合電聚源 (DPS)型裝置等做為蝕刻裝置。 又,經由適當控制用於電漿蝕刻的氣體混合物組成,可 同時或分開形成金屬矽化物圖樣1 3 2及攙雜多晶石夕層圖樣 1 20。用於分開蝕刻過程,金屬矽化物圖樣丨32首先使用具 有常用組成的氣艘混合物形成,參照多晶石夕層圖樣1 2 〇 a係 使用氣體混合物形成’該氣體混合物之組成對閘氧化物層
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457566 五、發明說明(23) 110具有高度選擇性》 參照圖1 0 F,部份閘氧化物層11 0係於形成金屬矽化物層 圖樣1 3 2及攙雜多晶矽層圖樣1 2 0 a之蚀刻過程受損,該部 份閘氧化物層使用氫氟酸(H F )钱刻劑藉濕轴刻技術去除, 如此暴露出半導體基材100表面。某些例中可刪除暴露的 閘氧化物層11 0的去除。 然後,金屬矽化物層圖樣132之預定寬度])透過清潔過程 使用清潔溶液180由其暴露面去除,因此形成下凹的金屬 碎化物層圖樣133,該圖樣係相對於攙雜多晶石夕層圖樣 120a或罩蓋圖樣140側壁為凹陷。結果,獲得第二閘結構 124 ’係由參照多晶石夕層圊樣12〇a及凹陷的金屬;s夕化物層 圖樣1 3 3組成。 SC 1溶液維持於3 0 - 6 0 °C,及較佳約5 0 °C之低溫,用做清 潔溶液1 8 0。較佳,SC 1溶液基於其總重以重量計,含有約 0_5-3%氫氧化錢及2-2G%過氧化氫。更佳,SCI溶液基於其 總重以重量計,含有約0.8-1.35¾氫氧化銨及約5-5.5%過氧 化氫。 此處’藉清潔液180去除的金屬矽化物層圖樣132寬度D 相當小。如此,維持金屬矽化物層圖樣丨32的形狀,凹陷 的金屬矽化物層圖樣133仍然具有下緣133a,其實質上垂 直半導體基材100之主面,以及具有上緣133b其由於凹割 區135而被挖槽’如同金屬矽化物層圖樣丨32般。下凹的金 屬破化物層圖樣133與金屬矽化物層圖樣132間之差異為由 於下凹的金屬矽化物層圖樣133係來自於使用清潔液180透
第29頁 457566 五、發明說明(24) 過濕姓刻由金屬珍化物層圖樣1 3 2部份去除具有寬度d的部 份形成,因此下凹的金屬矽化物層圖樣丨33具有最大寬度 ,該最大寬度係小於罩蓋圓樣140寬度及攙雜多晶矽層 圖樣120a寬度》 又,凹陷金屬矽化物層圖樣133具有頂面133d寬度係小 於罩蓋140寬度ffm或大於半寬度ffm。 然後’如圖10G所述,氧化物層112形成於半導體基材 100之暴露面上。 參照圖1 0 Η,氮化矽層沉積於罩蓋圖樣14 〇上,罩蓋圖樣 下方已經形·成第·一間結構124 ’以及沉積於氧化物廣112上 介於第二閘結構1 2 4間,然後暴露於反向姓刻過程,因此 間隔件1 8 5覆蓋罩蓋圖樣1 4 〇及第二閘結構1 2 4侧壁。於形 成間隔件185之反向蝕刻過程中,沉積的氮化矽層被過蝕 因此鄰近間隔件間的氧化物層112被去除,如此暴露出半 導體基材1〇〇的主動區l〇〇a。 參照圖1 0 I,平面化ILD薄膜1 9 0沉積於具有間隔件1 8 5之 結構上’然後使用抗光甜劑圖樣(圖中未顯示)進行選擇性 姓刻’因而形成自行對正的接觸孔丨92,經過此孔暴露出 間隔件185及半導體基材1〇〇之主動區10〇3。 參照圖1 0J,自行對正接觸孔丨92使用導電材料例如攙雜 多晶矽填補因而形成接觸插塞195,接觸插塞自行對正第 二閘結構124。由於第二閘結構124之凹陷的金屬矽化物層 圖樣133具有上緣133b,上緣133b由於被形成於罩蓋圖樣 140之外懸部下方的凹割區135而被挖槽,藉間隔件185可
第30頁 457566 五 '發明說明(25) 硪保第二閘結構124與接觸插塞195間具有預定的絕緣長度 圖11A至11D為剖面圖循序顯示根據本發明之第二較佳具 體實施例之半導體裝置之製造。特別,參照圖Π A,閘氧 化物層210、攙雜多晶矽層220及金屬矽化物層230循序沉 積於半導體基材200上,然後由氮化矽層圖樣242a及HTO層 244a組成的罩蓋圖樣240使用抗光蝕劑圖樣260形成。此等 處理係以就圖1 0A及10B所述之第一具體實施例之相同方式 進行。 然後’如圖11B所示,抗光钱劑圖樣260係藉參照圖i〇c 所示之灰化製程去除。 參照圖11C,使用預定去除溶液270且含有硫酸溶液進行 去除過程’因而由晶圓表面去除由於抗光蝕劑圖樣2 6〇之 灰化過程形成的汙染物。 參照圖11 D ’部份金屬矽化物層2 30藉含SCI溶液之蝕刻 劑272暴露於各向同性蝕刻,其中罩蓋圖樣24〇用做為蝕刻 罩形成罩蓋圖樣240下方的凹刻區2 35,其暴露出罩蓋圖樣 240的底緣。如此,形成由於凹割區235而於頂面上帶有淺 凹槽的金屬矽化物層23〇a。 於各向同性濕蝕刻至金屬矽化物層230中,用做為蝕刻 劑272之SCI溶液溫度維持於約3〇_9〇及較佳約7〇 t。較 佳,sci溶液基於其總重以重量計,含有約〇. 5—3%氣氧化 銨及2-20%過氧化氩。更佳,SC1溶液基於其總重以重量 計’含有約1. 5-2%氫氧化銨及約3. 8_4. 5%過氧化氣。
457566 五、發明說明(26) 當對金屬石夕化物層2 3 0進行各向同性濕蝕刻處理形成凹 割區235時’較佳’蝕刻條件設定為金屬矽化物層23〇於橫 向對垂直方向之蝕刻量之比係大於丨(亦即LAT >VET) D 參照圖11C所述去除過程以及形成凹割區235的各向同性 濕银刻可於單一清潔系統連續進行,其中架設用於去除過 程之硫酸溶液之第三浴以及用於形成凹割區235之%1溶液 之第四浴。此處’連續去除及濕蝕刻處理可藉輪流通過第 一及第二浴進行。 然後,具有金屬矽化物層圖樣帶有挖槽上緣之閘結構, 以及自行對正閘結構之接觸插塞係以參照圖丨〇E至1 〇 j所述 之相同方式形成。 圖1 2為剖面圖舉例說明根據本發明之第三較佳具體實施 例之半導體裝置之製造。本具體實施例同第一具體實施 例,但刪除形成凹陷的金屬矽化物層圖樣133,該層係參 照圖1 0 F說明。 本具體實施例獲得閘結構322,其形成於半導體基材300 上’閘氧化物層310上,且係由攙雜多晶矽層圖樣320a及 金屬矽化物層圖樣332组成。金屬矽化物層圖樣332具有下 緣3 32a實質上垂直半導體基材300主面,以及上緣3 32b, 及由於凹割區335暴露出罩蓋圖樣3 40底緣而被挖槽》 罩蓋圖樣340係由氮化矽層圖樣342a以及HTO層圖樣344a 組成。各例中,可刪除HTO層圓樣344a的形成。又,金屬 矽化物層圖樣3 32具有底面332c,其寬度實質上等於罩蓋 圖樣340或攙雜多晶矽層圖樣3 20a寬度,頂面332d具有寬
第32頁 五、發明說明(27) 度小於罩蓋圖樣340寬度而大於罩蓋圖樣34〇的半寬度。此 處,金屬矽化物層圖樣3 3 2之最大寬度實質上等於罩蓋圖 樣340或攙雜多晶矽層圖樣320a之寬度。 於本發明製造之半導體裝置之配置中,由於凹割區335 形成於罩蓋圖樣340之外懸部下方,因此閘結構322之金屬 碎化物廣圖樣332於其頂緣332b被挖槽。如此,包括間隔 件385的半導體裝置配置可確保獲得閘結構322與接觸插塞 395間具有所須絕緣長度’接觸插塞填補自行對正的接觸 孔392且接觸半導體基材300的主動區300a以及自行對正閑 結構3 22。 圖13A至13D為剖面圖舉例說明根據本發明之第四較佳具 體實施例之半導體裝置之製造。特別,參照圖1 3 A,閘氧 化物層410形成於半導體基材400上,然後由攙雜多晶矽層 圖樣42 0a及凹陷金屬矽化物層圖樣433組成得閘結構42 4行 成於閘乳化物層410上’其形成方式如同參照圖l〇A至10G 所述之第一具體實施例。閘結構424以罩蓋圖樣440加蓋, 罩蓋圖樣係由氮化矽層圖樣442a及HTO層圖樣444a組成。 凹陷的金屬矽化物層圖樣433具有底緣433a其實質上垂 直於半導體基材4〇〇之主面,及上緣433b,由於凹割區435 而被挖槽。金屬矽化物層圖樣433之上緣433b由攙雜多晶 矽層圖樣42 0a及罩蓋圖樣440侧壁凹陷一段預定寬度D,。 然後,如圖1 3A所示,閘結構424之結構以氮化矽層480 覆蓋。 參照圖13B,平面化ILD膜490沉積於具有氮化矽層480之 nerani 第33頁 457566 五、發明說明(28) -------- 結構上’然後使用抗光蝕劑圖樣(圖中未顯示)選擇性触刻 ,因而形成開口491暴露出氮化矽層48〇表面開口後來 成接觸孔° 參照圖13C,部份經由開口491暴露的氮化矽層48〇經蝕 刻,而同時形成自行對正的接觸孔492其暴露半導體基材 400之主動區40 0a,以及間隔件485其覆蓋閘結構424及罩 蓋圖樣440側壁而界定自行對正接觸孔492寬度。 參照圖13D,自行對正接觸孔492以導電材料,例如攙雜 多晶梦填補因而形成接觸插塞495,接觸插塞自行對正於 閘結構424。 、 圖14A及14B為剖面圖舉例說明根據本發明之第五較佳具 體實施例之半導體裝置之製造。如同參照圖12所述之第三 具體實施例,本具體實施例提供閘結構522 ,其形成於半 導體基材500上的閘氧化物層51 0上,且係由攙雜多晶矽層 圖樣52 0a及金屬矽化物層圖樣5 32組成。金屬矽化物層圖 樣532具有底緣532a其實質上垂直半導體基材500的主面, 以及上緣532b,其由於凹割區535暴露出罩蓋圖樣540底緣 而被挖槽。此處,罩蓋圖樣540係由氮化矽層圖樣542a及 HTO層圖樣544a組成。金屬矽化物層圖樣532具有最大寬度 ,該寬度實質上等於罩蓋圖樣540或攙雜多晶矽層圖樣 520a之寬度。 然後,氮化矽層580如同圖1 3A所述第四具體實施例,形 成於具有閘結構522之結構體之全體表面上° 參照圖14B,自行對正接觸孔592通過平面化ILD薄膜590
第34頁 五'發明說明(29) — 暴露出半導體基材500之主動區5〇〇a,間隔件585位於閘結 構522及罩蓋圖樣540之侧壁上,然後,自行對正接觸孔 592以接觸插塞595填補,接觸插塞自行對正閘結構M2。 此等處理係以參照圖13B至1 3D所述第四具體實施例之相同 方式進行。 圖15A及15B為線圖舉例說明評估藉根據本發明之第二具 體實施例之方法製造的半導體裝置的電氣性質所得結果。 詳言之,使用70 °C之SCI溶液做為蝕刻劑藉各向同性濕 餘刻製程於罩蓋圖樣之外懸部下方形成凹割區。此處, sci溶液基於其總重以重量計含有I.?%氫氧化錄及4,1%過 氧化氫。形成凹割區的各向同性濕蝕刻分別使用sc丨溶液 |進行3 , 7及10分鐘,如此獲得半導體裝置。然後,施加5 伏電壓至半導體裝置測量閘結構間之漏電流,閘結構具有 金屬碎化物層圖樣帶有挖槽的上緣,以及接觸插塞自行對 正閘結構。又’測量帶有閘結構之電晶體電阻。結果分別 顯示於圖15A及15B。 圖1 5A及1 5B中,符號〇表示於圖9B編號「6」指示的晶 圓位置’符號_表示於編號「3」指示之位置之測量值。 又’符號•表示晶圓上全部9個位置的平均測量值。如圖 15A所示’當外加5伏電壓時’平均漏電流對樣本%1 3, (蝕刻3分鐘)為44.49毫安,對樣本SCI 7’(蝕刻7分鐘)而 言為40. 46毫安’以及對樣本SCI 1 〇,(蝕刻1〇分鐘)而言為 38, 39毫安。如此,獲得結論為半導體裝置之漏電流係於 容許範圍内》 467566 五、發明說明(30) 此外,如圖15B所示,平均電阻對樣本sn 3’而言為 57.50歐姆/單元’對樣本SCI 7’而言為63·22歐姆/單元, 以及對樣本SCI 10而言為66.46歐姆/單元。此種结果顯 示單元電阻係於容許範圍内^而對裝置的操作不會造成不 利的影響。 圖15C為線圖比較顯示根據本發明之半導體裝置及習知 方法之漏電流分布。圖1 5C之圖說中,編號表示晶圓上測 量漏電流的各個位置。 為了測量漏電流分布,使用根據本發明之第二具體實施 例之方法製造半導體裝置。詳言之,於透過灰化過程去除 抗光蝕劑圖樣後,使用SCI溶液進行金屬矽化物層之各向 同性濕蝕刻經歷7分鐘,而於接近罩蓋圖樣底緣形成凹割 區’如此形成包括金屬矽化物層圖樣之閘結構其帶有挖槽 於其頂緣。此處,用做為蝕刻劑之SC1溶液製備成含有基 於其總重以重量計1. 7%氫氧化銨及4. 1%過氧化氫。 用於本發明之比較,表示先前技術之半導體裝置係以根 據本發明之第二具體實施例之相同方式計重,但於灰化抗 光钱劑圖樣後,藉一般技術使用SCI溶液去除處理3分鐘, 故金屬矽化物層圖樣未被挖槽。 如圖15C所示’藉本發明方法製造之半導體裝置如同習 知半導體裝置顯示均勻漏電流分布,而與晶圓上方位置無 關’由於金屬碎化构層圖樣之挖槽上緣造成閘線寬度比習 知半導體裝置更小。 換言之,本發明由於帶有挖槽上緣之金屬矽化物層,可 第36頁 457566 五、發明說明(31) 確保閑、结構與自行對正接觸間具有足夠絕緣長度,同時具 有類似習知半導體襞置之漏電流分布,因此本發明比較習 知半=體裝置提供處理邊際加大的優點。 如刖述’根據本發明由多晶矽化物形成的閘結構具有金 屬石夕化物層圖樣帶有挖槽的上緣。此外,若有所需,金屬 石夕化物層圖樣可形成凹陷的下緣,該凹陷係相對於下方攙 雜多晶石夕層圖樣側壁而言’以及形成挖槽的上緣,因此金 屬石夕化物層圖樣具有比攙雜多晶矽層圖樣更小的寬度。 為對裝置電氣性質造成不良影響,由於具有足夠寬度的 絕緣間隔件形成於閘結構間,以及接觸插塞自行對正閘結 構’因此可轉保預定絕緣長度。如此,本發明適用於製造 具有設計法則0,25微米或以下之高度基體半導體裝置。 又’根據本發明,位元線可以閘結構的相同結構製成。 例如’於帶有COB結構之半導體裝置中,連結電容器至半 導體基材主動區之接觸插塞’或連結直形成於位元線上的 中間塾之接觸插塞’可以自行對正方式與閘結構及位元線 一起形成。 此種例中’相當大的蝕刻應力作用於位在閘結構上方的 位元線側壁的間隔件上。但’本發明提供帶有挖槽上緣之 位元線,因此位元線側壁上的間隔件可維持充份絕緣寬度 ’即使藉姓刻完成自行對正接觸孔後亦如此。如此,可確 保獲得接觸插塞間以及位元線或閘結構間足夠的絕緣長度 而未使裝置電氣性質劣化。 製造根據本發明之半導體裝置時,該半導體裝置帶有前
第37頁 457566 _案號89106310 fL, 年X月>#曰 修正_ 五、發明說明(32) 述特色之閘結構或位元線,熔絲可以閘結構或位元線的相 同結構製成。 於根據本發明製造的半導體裝置中,金屬矽化物層上緣 上的挖槽可於抗光蝕劑圖樣之灰化或去除過程同時形成, 該過程主要係去除用來圖樣化金屬矽化物層成為金屬矽化 物層圖樣之抗光蝕劑圖樣,而無須進行額外複雜的製程。 詳言之,為了形成具有輪廓的凹割區,該輪廓界定將於 金屬矽化物層圖樣上緣形成的挖槽,各向同性乾蝕刻製程 可與灰化過程同時或於灰化後於同一腔室内進行。另外, 一旦進行灰化過程來去除抗光蝕劑圖樣,可於單一清潔系 統輪流進行習知去除處理及各向同性濕蝕刻處理。如此, 本發明中,經由有效使用製造半導體裝置的主要製程可以 最少數處理步驟形成凹割區。 雖然已經特別參照其較佳具體實施例顯示及說明本發明 ,但業界人士須了解可未悖離如隨附之申請專利範圍界定 之本發明之精髓及範圍於其中做出多種形式及細節上的改 變 。 元件符號表 10 半導體基材 12 閘氧化物層 20,20’ 閘結構 2 2 多晶矽層 24 金屬矽化物層圖樣 2 4a 下緣 24b 上緣
O:\63\63554.ptc 第38頁 2001.05. 23.038 if 45 7 5 修正 案號 89106310 五,發明說明¢33) 25 凹 割 區 26 絕 緣 罩 26a 側 壁 28 第 —- 絕 緣 間 隔 件 32 第 一 中 介 層 電 介 質 4 0, 4 0’ 位 元 線 40b 上 緣 42 多 晶 矽 圖 樣 層 44 金 屬 矽 化 物 層 圖 樣 44a 下 緣 44b 上 緣 45 凹 割 區 46 絕 緣 罩 46b 側 壁 48 第 二 絕 緣 間 隔 件 52 第 二 中 介 層 電 介 質 60 接 觸 插 塞 60c 白 行 對 正 接 觸 60h 接 觸 孔 70 半 導 體 基 材 71 絕 緣 層 72 多 晶 矽 層 圖 樣 73 金 屬 矽 化 物 層 圖 樣 73a 下 緣 73b 經 挖 溝 的 上 緣
O:\63\63554.ptc 第38a頁 2001. 05.23.039 457566 案號 89106310 五、發明說明(34) 74 75-78 79 80 82 83 84 84a 84b 85 86-88 89 100 10 0a 110 112 1 20 1 20a 122 124 1 3 0, 1 3 0 a 132 132a 132b 132c 修正 膜 薄 膜 質 樣膜 樣 薄 介圖薄 圖 質 電樣層緣質 樣 層層 介 材層圖物 上 介 材 層 圊構構物物 電 基介層化 的 電 基 物層層層結結化化 層 體中紗硬 溝 層 體區化物破破閘間碎碎 絲介口導一晶屬緣挖絲介口導動氧化晶晶一二屬屬緣緣面 炫中開半第多金下經溶中開半主閘氧多多第第金金下上底
O:\63\63554.ptc 第38b頁 2001.05.23.040 45756 6 案號 89106310 五、發明說明 (35) 1 32d 頂 面 133 金 屬 矽 化 物 層 13 3a 下 緣 133b 上 緣 133d 頂 面 135 凹 割 區 140 罩 蓋 圖 樣 142 氮 化 矽 層 142a 氮 化 矽 層 圖 樣 144 高 溫 氧 化 物 層 144a 尚 溫 氧 化 物 層 160 抗 光 劑 圖 樣 170 去 除 溶 液 180 清 潔 溶 液 185 間 隔 件 190 中 介 層 電 介 質 192 自 行 對 正 的 接 195 接 觸 插 塞 200 半 導 體 基 材 2 10 閘 氧 化 物 層 220 摻 雜 多 晶 矽 層 230 金 屬 矽 化 物 層 2 3 0 a 金 屬 矽 化 物 層 235 凹 割 區 240 罩 蓋 圖 樣 年六月>?f曰 修正
O:\63\63554.pic 第38C頁 2001.05.23.041 457566 案號89106310 年y 月七j7日 修正 . ......... ..... 五、發明說明(36) 2 4 2 a 氮 化 矽 層 圖 樣 2 4 4 a 溫 氧 化 物 層 260 抗 光 1虫 劑 圖 樣 270 去 除 溶 液 272 1虫 刻 劑 300 半 導 體 基 材 3 0 0 a 主 動 區 3 10 閘 氧 化 物 層 3 2 0 a 摻 雜 多 晶 矽 層 圖 樣 322 閘 結 構 332 金 屬 矽 化 物 層 圖 樣 3 3 2a 下 緣 3 3 2 b 上 緣 3 3 2 c 底 面 3 3 2 d 頂 面 335 凹 割 區 340 罩 蓋 圖 樣 3 4 2 a 氮 化 矽 層 圖 樣 3 44a 溫 氧 化 物 層 圖 樣 385 間 隔 件 390 中 介 層 電 介 質 薄 膜 392 自 行 對 正 的 接 觸 孔 395 接 觸 插 塞 400 半 導 體 基 材 4 10 閘 氧 化 物 層
O:\63\63554.ptc 第38d頁 2001.05.23.042 457566 案號89106310 fd 年Γ月日 修正 五、發明說明(37) 4 2 0 a 摻 雜 多 晶 矽 層 圖 樣 424 閘 結 構 433 金 屬 矽 化 物 層 圖 樣 4 3 3a 下 緣 4 3 3 b 上 緣 435 凹 割 區 440 罩 蓋 圖 樣 44 2 a 氮 化 矽 層 圖 樣 444a 面 溫 氧 化 物 層 圖 樣 480 氮 化 矽 層 485 間 隔 件 490 中 介 層 電 介 質 薄 膜 49 1 開 α 492 自 行 對 正 的 接 觸 孔 495 接 觸 插 塞 500 半 導 體 基 材 5 0 0 a 主 動 5 10 閑 氧 化 物 層 5 2 0 a 掺 雜 多 晶 矽 層 圖 樣 522 閘 結 構 532 金 屬 矽 化 物 層 圖 樣 5 3 2 a 下 緣 5 3 2 b 上 緣 535 凹 割 區 540 罩 蓋 圖 樣
O:\63\63554.ptc 第38e頁 2001.05.23. 043 457566 案號 89106310
年夕月曰 修正 五、發明說明(38) 5 4 2 a 氮 化 矽 層 圖 樣 5 4 4 a 溫 氧 化 物 層 圖 樣 580 氮 化 物 層 585 間 隔 件 590 中 介 層 電 介 質 薄 膜 592 行 對 正 的 接 觸 孔 595 接 觸 插 塞 600 半 導 體 基 材 610 隔 離 區 620 源 極 622 汲 極 630 隧 道 氧 化 物 層 640 浮 動 間 642 介 電 膜 646 多 晶 矽 層 圖 樣 647 控 制 閘 648 金 屬 矽 化 物 層 圖 樣 6 4 8 a 下 緣 6 4 8 b 上 緣 649 閘 結 構 650 絕 緣 罩 6 5 0 a 側 壁 655 凹 割 區 658 絕 緣 間 隔 件 660 中 介 層 電 介 質 薄 膜圖樣
O:\63\63554.ptc 第38f頁 2001.05.23.044 4575η 6
O:\63\63554.ptc 第38g頁 2001.05.23.045
Claims (1)
- 號 891Q6310 9l.年 f 月 修正 申請專利範圍 一種 一第 閘 及第 二導 第二 其中2. 層圖 3. 層圖 4. 層為 5. 層包6. 層圖 7. 層圖 8. 層圖 之半 9. 結構 二導 電層 導電 第二 第二 如申 樣係 如申 樣係 如申 氮化 如申 含一 如申 樣具 如申 樣具 如申 樣具 半導 絕緣 包括 電層 圖樣 層圖 絕緣 絕緣 請專 由攙 請專 由金 請專 物層 請專 層氮 請專 有底 請專 有最 請專 有頂 體裝置, 層其覆於 形成於第 圖樣其係 之下側實 樣之上侧 層艰成由 層之側壁 利範圍第 雜多晶矽 利範圍第 屬矽化物 利範圍第 包含: 一半導體基材上; 一絕緣層上之第一導電層圖樣,以 形成於第一導電層圖樣上,其中第 質上係垂直於半導體基材之主面及 經挖槽;以及 第一寬度W於第二導電層圖樣上, 係外懸於第二導電層圖樣之上緣。 1項之半導體裝置,其中第一導電 形成。 1項之半導體裝置,其中第二導電 層形成。 1項之半導體裝置,其中第二絕緣 利範圍第1項之半導體裝置,其中第二絕緣 化物層及一層氧化物層。 利範圍第1項之半導體裝置,其中第二導電 面寬度實質上等於第一寬度W。 利範圍第1項之半導體裝置,其中第二導電 大寬度小於第一寬度W。 利範圍第1項之半導體裝置,其中第二導電 面其寬度係小於第一寬度W而大於第一寬度W 如申請專利範圍第1項之半導體裝置,其中第一及第O:\63\63554.ptc 第1頁 2001.05.23.047 ^575660:\63\63554.ptc 第2頁 2001.05.23.048 457566 案號89106310 年f月>^曰 修正 六、申請專利範圍 〇 1 5 ·如申請專利範圍第1 4項之半導體裝置,其中位元線 包含攙雜多晶矽層以及金屬矽化物層於攙雜多晶矽層上, 以及金屬石夕化物層上緣經挖槽。 16.如申請專利範圍第14項之半導體裝置,進一步包含 第二絕緣間隔件於位元線側壁上及第三絕緣層侧壁上。 1 7.如申請專利範圍第1 6項之半導體裝置,其中第二絕 緣間隔件係由氮化物層形成。 1 8 .如申請專利範圍第1 6項之半導體裝置,進一步包含 一第二I L D薄膜圖樣形成於第三絕緣層上;以及 接觸插塞以與位元線自行對正方式填補自行對正接觸孔 ,自行對正接觸孔暴露出第二絕緣間隔件及半導體裝置之 一主動區。 19. 如申請專利範圍第16項之半導體裝置,進一步包含 一第二I L D薄膜圖樣於第三絕緣層上;以及 接觸插塞以自行對正閘結構及位元線之方式填補自行對 正接觸孔,自行對正接觸孔暴露出第一及第二絕緣間隔件 以及半導體裝置之一主動區。 20. —種半導體裝置,包含: 一形成於一半導體基材上之中介層電介質(ILD)薄膜圖 樣; 形成於I L D薄膜圖樣上之位元線,該位元線包含導電圖0;\63\63554.pi:c 第3頁 2001.05.23.049 457566 _案號 89106310 年 Γ 月># 日__ 六、申請專利範圍 樣,且導電圖樣之上緣係經挖槽;以及 一絕緣層其以第一寬度W形成於位元線上,其中絕緣層 側壁係外懸於該位元線之上緣= 21. —種製造一半導體裝置之方法,包含: 於一半導體基材上形成一第一導電層; 於第一導電層上形成一第二導電層; 於第二導電層上形成第一罩蓋圖樣,該第一罩蓋圖樣係 部份地暴露出第二導電層頂面; 使用第一罩蓋圖樣做為一蝕刻罩,各向同性蝕刻第二導 電層部份,因而形成暴露出第一罩蓋圖樣底緣之第一凹割 區》 使用第一罩蓋圖樣做為一触刻罩,各向異性姓刻其於第 二導電層,因而形成第二導電層圊樣,其具有底緣實質上 垂直半導體基材主面,以及經挖槽的上緣;以及 使用第一罩蓋做為蝕刻罩各向同性蝕刻第一導電層,因 而形成第一導電層圖樣。 2 2.如申請專利範圍第2 1項之方法,其中第一凹割區的 形成係藉一種乾钱刻技術進行。 2 3.如申請專利範圍第2 2項之方法,其申第一凹割區係 使用至少一種選自由CF4,C2F6,CHF3,CO,Ar,02,及 He-02組成之組群的氣體形成。 2 4.如申請專利範圍第2 1項之方法,其中第一凹割區係 使用一種濕钱刻技術形成。 2 5.如申請專利範圍第2 4項之方法,其中第一凹割區係O:\63\63554_ptc 第4頁 2001.05.23.050 457566 _案號89106310 和 年厂’月><!r曰_魅_ 六、申請專利範圍 使用氫氧化敍、過氧化氫及水之混合物形成。 2 6.如申請專利範圍第2 1項之方法,其中形成第一罩蓋 圖樣包含: 形成一絕緣層於第二導電層上; 形成抗光蝕劑圖樣於絕緣層上;以及 使用抗光蝕劑圖樣做為蝕刻罩,各向異性蝕刻絕緣層因 而形成第一罩蓋圖樣。 2 7.如申請專利範圍第2 6項之方法,其中形成第一罩蓋 圖樣接著為透過灰化去除抗光蝕劑圖樣,以及第一凹割區 的形成係與抗光蝕劑圖樣的灰化同時進行。 2 8.如申請專利範圍第2 6項之方法,其中形成第一罩蓋 圖樣接著為透過灰化去除抗光蝕劑圖樣,以及第一凹割區 的形成係恰於抗光蝕劑圖樣灰化後於同一腔室内連續進行 〇 2 9.如申請專利範圍第2 6項之方法,其中於形成第一罩 蓋圖樣後,該方法進一步包含: 透過灰化去除抗光钱劑圖樣;以及 透過去除處理去除由灰化所得殘餘物,以及 形成第一凹割區係恰於去除處理後於同一腔室内連續進 行。 3 〇 .如申請專利範圍第2 1項之方法,進一步包含: 形成一絕緣層於第一及第二導電層圖樣及第一罩蓋圖樣 之至少側壁上; 形成一平面化中介層電介質(I L D)薄膜於絕緣層上;以O:\63\63554.ptc 第5頁 2001. 05. 23. 051 5 7 5 6 6 案號89106310 夕C 年月日 修正 f ' ~ ' ............. 六、申請專利範圍 及 選擇性1虫刻第一 I L D薄膜,因而形成自行對正的接觸孔 ,暴露半導體基材之一主動區。 3 1 .如申請專利範圍第3 0項之方法,其中形成絕緣層包 含: 形成氮化物層其完全覆蓋結果所得具有第一導電層圖樣 之結構;以及 進行反向#刻製程於氮化物層上,因而形成氮化物間隔 件於第一導電層圖樣側壁上、於第二導電層圖樣側壁上以 及於第一罩蓋圖樣側壁上,以及 形成自行對正接觸孔,包含選擇性蝕刻第一 I L D薄膜因 而形成第一 I L D層圖樣暴露出氣化物間隔件。 3 2 .如申請專利範圍第3 0項之方法,其中形成絕緣層包 含形成一層氮化物層其完全覆蓋結果所得具有第一導電層 圖樣之結構’以及 形成自行對正接觸孔包含: 選擇性蝕刻第一I L D薄膜,因而形成第一 I L D層圖樣暴露 出氮化物層部份;以及 蝕刻暴露的氮化物層,因而形成氮化物間隔件於第一及 第二導電層圖樣及第一罩蓋圖樣側壁上,其中自行對正接 觸孔寬度係受氮化物間隔件的侷限。 3 3 .如申請專利範圍第2 1項之方法,其中形成第一導電 層圖樣接著為由其暴露緣去除第二導電層圖樣達預定寬 度,因而形成凹陷的第二導電層圖樣,其具有最大寬度小O:\63\63554.ptc 第6頁 2001.05.23.052 457566 修正 案號 89106310 年匕月>#曰 六、申請專利範圍 於罩蓋圖樣及第一導電層圖樣寬度。 3 4.如申請專利範圍第3 3項之方法,進一步包含: 形成一絕緣層於至少第一導電層側壁上、凹陷的第二導 電層側壁上及第一罩蓋圖樣侧壁上; 形成平面化中介層電介質(I L D )薄膜於絕緣層上;以及 選擇性蝕刻第一 I L D薄膜因而形成自行對正的接觸孔, 暴露半導體基材之一主動區。 3 5 .如申請專利範圍第3 4項之方法,其中形成絕緣層包 含: 形成氮化物層完全覆蓋結果所得具有凹陷的第二導電層 圖樣之結構;以及 執行反向蝕刻製程於氮化物層上,因而形成氮化物間隔 件於第一導電層圖樣侧壁上、凹陷的第二導電層圖樣側壁 上以及第一罩蓋圖樣侧壁上,以及 形成自行對正接觸孔包含選擇性蝕刻第一 I LD薄膜因而 形成第一 I L D層圖樣暴露出氮化物間隔件。 3 6 .如申請專利範圍第3 4項之方法,其中形成絕緣層包 含形成一層氮化物層其完全覆蓋結果所得具有凹陷的第二 導電層圖樣之結構,以及 形成自行對正的接觸孔包含: 選擇性蝕刻第一 I L D薄膜因而形成一第一 I L D層圖樣暴露 出部份氮化物層;以及 蝕刻暴露的氮化物層因而形成氮化物間隔件於第一導電 層圖樣、凹陷的第二導電層圖樣以及第一罩蓋圖樣側壁O:\63\63554.ptc 第7頁 2001.05.23.053 /.57566 _案號 89106310 巧、年Γ月曰__ 六、申請專利範圍 上,其中自行對正接觸孔寬度係受氮化物間隔件侷限。 3 7 ·如申請專利範圍第2 1項之方法,進一步包含: 形成一第一中介層電介質(ILD)薄膜其完全覆蓋第一罩 蓋圖樣;以及 形成外緣線於第一 I L D薄膜上, 其中形成位元線包含: 形成一第三導電層於第一 ILD薄膜上; 形成第二罩蓋圖樣於第三導電層上,第二罩蓋圖樣暴露 出部份第三導電層頂面; 使用第二罩蓋圖樣做為蝕刻罩各向同性蝕刻暴露的部份 第三導電層,因而形成第二凹割區暴露出第二罩蓋圖樣底 緣,以及 使用第二罩蓋圖樣做為蝕刻罩各向異性蝕刻暴露的第三 導電層其餘部份,因而形成第三導電層圖樣,其具有下緣 實質上垂直半導體基材主面,以及具有被挖槽的上緣。 3 8 ·如申請專利範圍第3 7項之方法,進一步包含濕姓刻 第三導電層圖樣由其暴露緣達預定寬度,因而形成凹陷的 第三導電層圖樣,其具有最大寬度小於第二罩蓋圖樣寬度 □ 3 9 ·如申請專利範圍第3 7項之方法,進一步包含: 形成第一絕緣間隔件與第一及第二導電層圖樣及第一罩 蓋圖樣側壁上;以及 形成第二絕緣間隔件於第三導電層圖樣及第二罩蓋圖樣 側壁上。O:\63\63554.ptc 第8頁 2001.05.23.054 5 7 5 6 6 _案號 89106310 夕。'年匕月^曰__ 六、申請專利範圍 4 0 .如申請專利範圍第3 9項之方法,其中第一及第二絕 緣間隔件係由氮化物層形成。 4 1 .如申請專利範圍第3 9項之方法,進一步包含: 形成第二ILD薄膜而覆蓋第二罩蓋圖樣; 選擇性蝕刻第二及第一 I L D薄膜,因而形成自行對正的 接觸孔暴露出第一及第二絕緣間隔件及半導體基材的主動 區,以及 一導電材料填補自行對正的接觸孔因而以於第一及第二 導電圖樣及位元線自行對正方式形成接觸插塞。O:\63\63554.ptc 第9頁 2001.05.23.055
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Date | Code | Title | Description |
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GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |