JPH11330240A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH11330240A JP10136717A JP13671798A JPH11330240A JP H11330240 A JPH11330240 A JP H11330240A JP 10136717 A JP10136717 A JP 10136717A JP 13671798 A JP13671798 A JP 13671798A JP H11330240 A JPH11330240 A JP H11330240A
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Abstract

(57)【要約】 【課題】 高アスペクト比を有するサイドウォールコン
タクトにおいて、前記サイドウォールとコンタクトを形
成している層間絶縁膜の最上部層との十分なオーバーラ
ップマージンを安定して確保できるようにした半導体装
置およびその製造方法を提供する。 【解決手段】 半導体基板上に形成した層間絶縁膜の所
定位置にサイドウォールコンタクトを形成するに際し
て、コンタクトホールに形成するサイドウォールの酸化
膜と異なるエッチング選択比を有する絶縁膜層を、前記
層間絶縁膜の最上層の上に予め形成し、サイドウォール
コンタクトの形成時に、前記絶縁膜層がエッチバックさ
れることで、前記最上層のためのストッパーとして機能
させることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に形
成した層間絶縁膜の所定位置にサイドウォールコンタク
トを形成した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化に伴い、素子の
単位面積が、漸次、縮小される傾向にある。このような
事情から、半導体装置の製造に際して、高歩留まりを確
保しながら、各々の素子間マージンを、できるだけ安定
に確保するための様々な工夫がなされている。その代表
的なものに、S.A.C.(Self-Align-Contact)やサイドウォ
ールコンタクトなどが挙げられる。
【０００３】その一例として、ＤＲＡＭに於けるサイド
ウォールコンタクトを用いた従来の製造方法を、図７な
いし図１１を参照して、簡単に説明する。図７におい
て、符号１は、Ｐ型シリコンなどから成る半導体基板で
あり、この半導体基板１の非能動領域上には素子分離用
のフィールド酸化膜２が形成され、また、能動領域上に
はゲート酸化膜３が形成される。更に、これらゲート酸
化膜３上には、第１の多結晶シリコン層から成るワード
線４が形成され、ゲート酸化膜３上のワード線４の両側
における半導体基板１の表面上には、Ｎ- 拡散層５が形
成され、続いて、半導体基板１上の全面（非能動領域お
よび能動領域）に対して、第１の層間絶縁膜６が堆積さ
れる。
【０００４】次に、図８に示すように、半導体基板１上
の全面を覆うように、第２の層間絶縁膜となる比較的厚
めの絶縁膜（ＴＥＯＳ ＢＰＳＧ層など）が堆積され、
従来のホトリソグラフィー技術とエッチング技術を用い
て、第２の多結晶シリコン層から成るビット線とＮ- 拡
散層を接続するためのビットコンタクト、および、第２
の多結晶シリコン層から成るビット線が順次、形成され
る（これらは図示しない）。
【０００５】その後、第３の層間絶縁膜（ＴＥＯＳ Ｂ
ＰＳＧ層など）が堆積され、更に、第２および第３の層
間絶縁膜と異なる物質で形成された比較的薄め（約１５
０ないし２００ｎｍ程度）の第４の層間絶縁膜８（Ｓｉ
Ｏ2層など)が堆積される。なお、ここで、図８における
層間絶縁膜７は、前記第２および第３の層間絶縁膜のト
ータル膜を示すものである。
【０００６】次に、従来のホトリソグラフィー技術とエ
ッチング技術を用いて、所定のＮ-拡散層５上に第３の
多結晶シリコン層から成る蓄積電極１３を接続するため
のコンタクトホール１１が形成される（この時点で、前
記コンタクトホール１１の深さは約１２００ｎｍ程度で
ある）。
【０００７】続いて、図９に示すように、一部が前記コ
ンタクトホール１１の周壁に形成されるサイドウォール
１２−ｂとなる酸化膜１２−ａ（ＴＥＯＳ ＮＳＧ層な
ど）が全面に堆積され、続いて、ドライエッチング（異
方性エッチング）にて、エッチバックが施される。
【０００８】
【発明が解決しようとする課題】これで、図１０に示す
ように、サイドウォール１２−ｂが形成されるが、この
時、コンタクトの抜け不良を防ぐために、十分なオーバ
ーエッチングを施す必要が生じる。例えば、前記コンタ
クトのトップ径が約０．３μｍ程度であるの場合に、ト
ップ径に対するアスペクト比は約４．０と、かなり高く
なる。このため、マイクロローディング効果によるコン
タクト内部のエッチングレートの低下により、かなりの
オーバーエッチングが必要となる。
【０００９】その結果、コンタクトホール１１を形成し
ている層間絶縁膜の最上部層（第４の層間絶縁膜８）の
膜減り量が著しく大きくなり、最終的には、サイドウォ
ール１２−ｂの上部が、かなり後退することになる。従
って、サイドウォール１２−ｂと第４の層間絶縁膜８と
のオーバーラップ部分が消失する場合が多々発生し、安
定してオーバーラップマージンを確保することが困難と
なる。
【００１０】また、その後に、第３の多結晶シリコン層
から成る蓄積電極１３が形成されるが、ＬＳＩの微細化
が進むに従って、第３の多結晶シリコン層から成る蓄積
電極１３の形成時において、位置合せのズレにより、コ
ンタクトホール１１を完全に覆うことができずに、トッ
プの開口の一部が剥き出しになった状態が、生じ易すく
なる。この状態で、例えば、蓄積電極１３の容量の増加
を図ることを目的としたＨＳＧ技術においてＨＦなどに
よる前処理を行った場合、従来の手法では、サイドウォ
ール１２−ｂと第４の層間絶縁膜８とのオーバーラップ
マージンを安定して確保することが困難となる。このた
め、局部的な層間絶縁膜のやられ（符号１４で示す）が
生じる結果、後工程での容量絶縁膜１８の形成時と、第
４の多結晶シリコン層から成るプレート電極１５の形成
時において、前述の層間絶縁膜の局部的なやられ（１
４）近傍にて、容量絶縁膜１８とプレート電極１５のカ
バレッジが悪化し、容量絶縁膜リークの増大などを引起
こすことになる。
【００１１】また、オーバーラップマージンを十分に確
保するために、サイドウォールコンタクトを形成してい
る層間絶縁膜の最上部層（第４の層間絶縁膜８）の膜厚
を極端に厚くした場合（例えば、約３００ないし３５０
ｎｍ程度）、後の工程にて形成されるコンタクト（例え
ば、上層配線と拡散層などを接続するような、高アスペ
クト比を有するコンタクトなど）において、結果的にア
スペクト比を増大させてしまうなどの多数の問題点が発
生する。
【００１２】なお、最後の工程として、図１１に示すよ
うに、容量絶縁膜１８、第４の多結晶シリコン層から成
るプレート電極１５および第５の層間絶縁膜１６を順
次、堆積し、ＤＲＡＭの容量部を形成する。
【００１３】本発明は、上記事情に基づいてなされたも
ので、その第１の目的とするところは、高アスペクト比
を有するサイドウォールコンタクトにおいて、前記サイ
ドウォールとコンタクトを形成している層間絶縁膜の最
上部層との十分なオーバーラップマージンを安定して確
保できるようにした半導体装置およびその製造方法を提
供するにある。
【００１４】また、本発明の第２の目的とするところ
は、サイドウォールを形成した後の工程にて形成される
高アスペクト比を有するコンタクト（例えば、上層配線
と拡散層などを接続するようなコンタクトなど）に対し
て、できるだけアスペクト比の増大を防ぐことができる
半導体装置およびその製造方法を提供することにある。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を、図
１ないし図６を参照して具体的に説明する。ここでは、
半導体装置のサイドウォールコンタクト構造において、
コンタクトホール１１の周壁にサイドウォール１２−ｂ
を形成している酸化膜と異なるエッチング選択比を有す
る絶縁膜層を、半導体基板１上に形成した層間絶縁膜の
最上層８の上に設けて、サイドウォール１２−ｂを形成
するために施すエッチバック時に、最上層８のためのエ
ッチングストッパーとして用いるのである。
【００１６】即ち、本発明の半導体装置の製造方法は、
図２〜図６に順次、図解しているように、先ず、半導体
基板１上に、少なくとも２層以上の層間絶縁膜を形成す
る工程と、後に形成するサイドウォール１２−ｂとは異
なるエッチング選択比を有する材料から成る絶縁膜層９
を形成する工程と、層間絶縁膜の所定の位置にコンタク
トホール１１を形成する工程と、後に一部がサイドウォ
ール１２−ｂとなる酸化膜１２−ａを形成する工程と、
サイドウォールコンタクト形成時に酸化膜１２−ａと共
に絶縁膜層９をエッチバックする工程を有する。
【００１７】この時、この実施の形態では、コンタクト
を形成している層間絶縁膜の最上層８の膜厚は、その下
の層間絶縁膜層のそれより薄くなっている。また、前記
層間絶縁膜は、例えば、ＳｉＯ2 などの第１の層間絶縁
膜に、例えば、ＴＥＯＳ ＢＰＳＧ膜などの第２の層間
絶縁膜を堆積し、更に、従来のホトリソグラフィー技術
およびエッチング技術を用いて、ビット線、ビットコン
タクトなどを形成した（図示せず）上で、更に、例え
ば、ＴＥＯＳ ＢＰＳＧ膜などの第３の層間絶縁膜を堆
積したもので、図３には、これらのトータル膜として、
符号７で示されている。また、サイドウォール１２−ｂ
と第３の層間絶縁膜とは、互いに異なったエッチング選
択比を有するのがよい。
【００１８】このような構成にすると、サイドウォール
１２−ｂの形成時において、コンタクトの抜け不良を防
ぐための十分なオーバーエッチングをかけた際、サイド
ウォール１２−ｂと異なるエッチング選択比を有する絶
縁膜層９が、層間絶縁膜の最上層８の膜減りを防ぎ、ま
た、オーバーエッチングによるサイドウォール上部の後
退による、層間絶縁膜の最上層８とサイドウォール上端
部とのオーバーラップマージン（符号１７で示す）の減
少を、エッチバックストッパーとしての絶縁膜層９の膜
厚調整にて、容易に達成することができる。
【００１９】その結果、高アスペクト比を有するコンタ
クトのサイドウォール１２−ｂと、層間絶縁膜の最上層
８との十分なオーバーラップマージン１７を容易に確保
するという効果が得られる。なお、アスペクト比の高い
コンタクトほど、エッチバック時のマイクロローディン
グ効果が顕著になり、サイドウォール形成時におけるオ
ーバーエッチング量が増加するので、本発明の上述の効
果は、更に大きくなるといえる。また、サイドウォール
１２−ｂとのオーバーラップマージン１７を十分に確保
する目的で、従来のように、コンタクトを形成している
層間絶縁膜の最上層８の膜厚を、極端に厚く形成してお
く必要がなくなるため、後の工程にて形成される高アス
ペクト比を有するコンタクト（例えば、上層配線と拡散
層などを接続するようなコンタクトなど）に対して、で
きるだけアスペクト比の増大を防ぐことが可能となる。
【００２０】
【実施例】次に、本発明の実施例について、詳細に説明
する。ここでは、ＤＲＡＭにおけるサイドウォールコン
タクトを有する半導体装置の製造過程を、その製造工程
順に説明する。先ず、Ｐ型シリコンから成る半導体基板
１上に、ＬＯＣＯＳ法により、選択的に厚さ４００ｎｍ
程度のフィールド酸化膜２を形成して、能動領域を区画
し、熱酸化法により、能動領域上に厚さ１２ｎｍ程度の
ゲート酸化膜３を形成する（図２を参照）。
【００２１】そして、ゲート酸化膜３上に厚さ２００ｎ
ｍ程度の第１の多結晶シリコン層を形成し、従来のホト
リソグラフィー技術を用いて、パターニングにより、ゲ
ート電極４を形成する。続いて、フィールド酸化膜２お
よびゲート電極４をマスクとして、不純物（例えば、リ
ンなど）を注入することにより、半導体基板１の表面部
にＮ- 拡散層５（ＬＤＤ領域）を形成する。更に、第１
の層間絶縁膜６（例えば、ＳｉＯ2 膜など）を全面に堆
積する。
【００２２】次に、半導体基板１上の全面を覆うように
して、第２の層間絶縁膜となる、比較的厚め（例えば、
３００ｎｍ程度）の絶縁膜（例えば、ＴＥＯＳ ＢＰＳ
Ｇ膜など）を堆積し（図３を参照）、従来のホトリソグ
ラフィー技術とエッチング技術を用いて、第２の多結晶
シリコン層から成るビット線とＮ- 拡散層を接続するた
めのビットコンタクト、および、第２の多結晶シリコン
層から成るビット線を順次に形成する（これらは図示し
ない）。
【００２３】その後、厚さ５００ｎｍ程度の第３の層間
絶縁膜（例えば、ＴＥＯＳ ＢＰＳＧ膜など）を堆積す
る。更に、第２および第３の層間絶縁膜で形成されたト
ータル膜７とは異なる材料で形成された比較的薄め（約
１５０〜２００ｎｍ程度）の第４の層間絶縁膜８（例え
ば、ＳｉＯ2 膜など）を堆積する。
【００２４】続いて、後に形成するサイドウォール１２
−ｂとは異なるエッチング選択比を有する厚さ５０〜１
００ｎｍ程度の絶縁膜層９（例えば、Ｓｉ3Ｎ4膜など）
を形成する。その後、従来のホトリソグラフィー技術と
エッチング技術を用いて、所定のＮ- 拡散層５上に第３
の多結晶シリコン層から成る蓄積電極１３を接続するた
めのコンタクトホール１１を形成する（この時点で、コ
ンタクト１１の深さは約１２００ｎｍ程度となってい
る）。
【００２５】更に、一部がコンタクトホール１１の周壁
に形成されるサイドウォール１２−ｂとなる、厚さ１０
０ｎｍ程度の酸化膜１２−ａ（例えば、ＴＥＯＳ ＮＳ
Ｇ膜など）を全面に堆積し、続いて、ドライエッチング
（異方性エッチング）にて、エッチバックを施す（図４
を参照）。
【００２６】これで、サイドウォール１２−ｂが形成さ
れるが（図５を参照）、この時、サイドウォール１２−
ｂが形成される際のコンタクトの抜け不良を防ぐため
に、十分なオーバーエッチングを施す必要が生じる。こ
の時、例えば、コンタクトのトップ径が約０．３μｍ程
度の場合、トップ径に対するアスペクト比は約４．０
と、かなり高くなるため、マイクロローディング効果に
よるコンタクト内部のエッチングレートの低下により、
かなりのオーバーエッチングが必要となる。
【００２７】しかし、本発明では、サイドウォール１２
−ｂと異なるエッチング選択比を有する絶縁膜９（好ま
しくは、この絶縁膜９のエッチングレートは、サイドウ
ォール１２−ｂを形成する酸化膜１２−ａのエッチング
レートより遅い）の存在により、層間絶縁膜の最上層８
（第４の層間絶縁膜８）のエッチバックによる膜減りを
完全に防ぐことが可能となる。しかも、オーバーエッチ
ングによるサイドウォール上部の後退量分を、エッチバ
ックストッパーとしての絶縁膜９の膜厚にてコントロー
ルすることにより、サイドウォール１２−ｂと層間絶縁
膜の最上層８とのオーバーラップマージン１７の減少
を、容易に回避することが可能となる。
【００２８】なお、この実施例では、エッチバック時の
ストッパーの役目となる絶縁膜９を選択エッチングする
ことにより、完全に除去する。その後、厚さ６００ｎｍ
程度の第３の多結晶シリコン層を堆積し、従来のホトリ
ソグラフィー技術とエッチング技術を用いて、蓄積電極
１３を形成する。この時、位置合せのズレにより、蓄積
電極１３にて、コンタクト１１を完全に覆うことができ
なくて、トップ開口の一部が剥き出し状態になっていて
も、この状態のまま、例えば、蓄積電極１３の容量の増
加を図ることを目的としたＨＳＧ技術において、ＨＦな
どによるウエット系の前処理を行ったとしても、本発明
では、サイドウォール１２−ｂと第４の層間絶縁膜８と
のオーバーラップマージン１７が安定して確保されてい
るので、従来のように、局部的な層間絶縁膜のやられ１
４を生じることはない。
【００２９】また、本発明では、オーバーラップマージ
ンを十分に確保する目的で、サイドウォールコンタクト
を形成している層間絶縁膜の最上層（第４の層間絶縁膜
８）の膜厚を、従来のように、極端に厚く形成しておく
必要がなくなるために、後の工程にて形成されるコンタ
クト（例えば、上層配線と拡散層などを接続するよう
な、高アスペクト比を有するコンタクトなど）におい
て、結果的に、アスペクト比の増大を防ぐことが可能と
なる。
【００３０】そして、最後に、容量絶縁膜１８、第４の
多結晶シリコン層から成るプレート電極１５および第５
の層間絶縁膜１６を、順次に形成することにより、ＤＲ
ＡＭの容量部が形成されるのである。
【００３１】なお、上記実施例において、エッチバック
時のストッパー膜となる絶縁膜９を選択エッチングで除
去しているが、必ずしも、これを除去する必要はない。
また、上記実施例において、ＤＲＡＭにおけるサイドウ
ォールコンタクトを有する半導体装置の製造方法につい
て説明したが、本発明を他の形式の半導体装置のサイド
ウォールコンタクトの形成に適用できることは勿論であ
る。
【００３２】
【発明の効果】本発明は、以上詳述したようになり、サ
イドウォールコンタクトの形成時において、抜け不良を
防ぐための十分なオーバーエッチングをかけた際に、サ
イドウォールと異なるエッチング選択比を有する絶縁膜
層が、エッチバックストッパーとして機能することで、
コンタクトを形成している層間絶縁膜の最上層の膜減り
を防ぎ、また、その膜厚調整で、オーバーエッチングに
よるサイドウォール上部の後退による層間絶縁膜の最上
層とのオーバーラップマージンの減少を阻止することが
でき、これにより、高アスペクト比を有するコンタクト
のサイドウォールと、前記コンタクトを形成している層
間絶縁膜の最上層との十分なオーバーラップマージンを
容易に確保することができる。
【００３３】しかも、アスペクト比の高いコンタクトほ
ど、エッチバック時のマイクロローディング効果が顕著
になり、サイドウォール形成時におけるオーバーエッチ
ング量が増加するために、本発明の効果は、更に大きく
なる。
【００３４】また、本発明では、前記絶縁膜層の働き
で、サイドウォールとのオーバーラップマージンを十分
に確保する目的で、従来のように、コンタクトを形成し
ている層間絶縁膜の最上層の膜厚を極端に厚く形成して
おく必要がなくなるために、後の工程にて形成される高
アスペクト比を有するコンタクト（例えば、上層配線と
拡散層などを接続するようなコンタクトなど）に対し
て、できるだけ、アスペクト比の増大を防ぐことが可能
となる。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明するための断面図で
ある。
【図２】同じく、その製造工程順を示す断面図である。
【図３】同じく、その製造工程順を示す断面図である。
【図４】同じく、その製造工程順を示す断面図である。
【図５】同じく、その製造工程順を示す断面図である。
【図６】同じく、その製造工程順を示す断面図である。
【図７】従来例の製造工程順を示す断面図である。
【図８】同じく、その製造工程順を示す断面図である。
【図９】同じく、その製造工程順を示す断面図である。
【図１０】同じく、その製造工程順を示す断面図であ
る。
【図１１】同じく、その製造工程順を示す断面図であ
る。
【符号の説明】
１ シリコン基板（半導体基板） ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ Ｎ- 拡散層 ６ 第１の層間絶縁膜 ７ 第２、第３の層間絶縁膜のトータル膜 ８ 第４の層間絶縁膜（最上層） ９ 絶縁膜層（Ｓｉ３Ｎ４膜） １０ レジスト １１ コンタクトホール １２−ａ 酸化膜 １２−ｂ サイドウォール １３ 蓄積電極 １４ やられ １５ プレート電極 １６ 第５の層間絶縁膜 １７ オーバーラップマージン １８ 容量絶縁膜

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成した層間絶縁膜の所
    定位置にサイドウォールコンタクトを形成するに際し
    て、コンタクトホールに形成するサイドウォールの酸化
    膜と異なるエッチング選択比を有する絶縁膜層を、前記
    層間絶縁膜の最上層の上に予め形成し、サイドウォール
    コンタクトの形成時に、前記絶縁膜層がエッチバックさ
    れることで、前記最上層のためのストッパーとして機能
    させることを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記絶縁膜層のエッチング選択比は、そ
    の絶縁膜層のエッチングレートが前記サイドウォールを
    形成する酸化膜のエッチングレートより遅いように、予
    め、設定されていることを特徴とする請求項１に記載の
    半導体装置の製造方法。
  3. 【請求項３】 エッチバック後に、前記絶縁膜層を選択
    エッチングして、除去することを特徴とする請求項１あ
    るいは２に記載の半導体装置の製造方法。
  4. 【請求項４】 半導体基板上に少なくとも２層以上の層
    間絶縁膜を形成する工程と、前記層間絶縁膜にサイドウ
    オールを形成する酸化膜とは異なるエッチング選択比を
    有する絶縁膜層を前記層間絶縁膜の最上層上に形成する
    工程と、所定の位置でコンタクトホールを形成する工程
    と、その一部が前記コンタクトホールの内壁に形成され
    るサイドウオールとなる酸化膜を形成する工程と、サイ
    ドウォールコンタクトの形成に際して前記酸化膜および
    絶縁膜層をエッチバックする工程とを特徴とする半導体
    装置の製造方法。
  5. 【請求項５】 最後に、前記絶縁膜層を選択エッチング
    して、前記層間絶縁膜の最上層から除去する工程を含む
    ことを特徴とする請求項４に記載の半導体装置の製造方
    法。
  6. 【請求項６】 半導体基板上に形成した層間絶縁膜の所
    定位置にサイドウォールコンタクトを形成した半導体装
    置であって、前記サイドウォールコンタクトを形成する
    際にコンタクトホールの内壁に形成されたサイドウォー
    ルの外端が層間絶縁膜の最上層に対してオーバーラップ
    マージンを有するように、サイドウォールコンタクトの
    形成時、前記層間絶縁膜の最上層のためのストッパーと
    して、前記最上層上にエッチバックされる絶縁膜層が形
    成されていたことを特徴とする半導体装置。
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