TW416107B - Semiconductor device and its manufacturing method - Google Patents

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interlayer insulating
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Description

416107 五、發明說明（1) 本發明係關於一種半導體裝置及其製造方法，其係為 於形成於半導體基板上之層間絕緣膜之預定位置上，形成 侧壁接觸孔》 之描述 近年來，伴隨著LSI之高積體化，元件之單位面積有 逐漸縮小之趨勢。因此，於半導體裝置之製造時，為了能 於確保高良率之同時’又能盡可能穩定地確保各元件間之 裕度’而進行許多研究。其中，可做為代表者，如自對準 接觸孔[S.A.C.(Self-Align_Contact)]或侧壁接觸孔等。 參考圖7至圖1，簡單地說明使用DRAM之側壁接觸孔之 習知製造方法之一例。圖7中，符號1為由P型矽等所成之 半導體基板，於此半導體基板1之非活性區上，形成元件 分離用之場氧化膜2，又，於活性區上形成閘極氧化膜3 » 此外’更於此等閘極氧化膜3上，形成由第1多結晶矽層所 成之字元線4，又於閘極氧化膜3上之字元線4兩側之半導 體基板1之表面上，形成N-擴散層5，接著對半導體基板1 上之全面（非活性區及活性區），沈積第1層間絕緣膜6。 其次，如圖8所示，沈積成為第2層間絕緣膜之較厚之 絕緣膜（TEOS BPSG層等），使其能覆蓋住半導體基板1上之 全面，再使用習知之微影技術及蝕刻技術，依序形成可使 由第2多結晶矽層所成之位元線與N-擴散層相連接之位元 接觸孔，及由第2多結晶矽層所成之位元線（無圖式）。 其後，沈積第3層間絕緣膜（TE〇s BPSG層等），再沈積
416107 五、發明說明（2) 較薄之（約150至200nm左右）第4層間絕緣膜g(si〇2層等）， 其係由與第2及第3層間絕緣膜不同之物質所形成。又，在 此，圖8令之層間絕緣膜7係表示上述第2及第3層間絕緣膜 之整體膜。 其人’使用習知之微影技術及钮刻技術，於預定之N-擴散層5上’形成可與由第3多結晶矽層所成之蓄積電極13 相連接之接觸孔11(此時，上述接觸孔U之深度約為 1 20Onm 左右）。 接著’如圖9所示’全面沈積氧化膜12 —a(TEOS NSG層 等）’其一部份成為形成於上述接觸孔U之周壁之側壁 1 2 - b ’接著，以乾蚀刻（非等向性敍刻）進行回姓。 明欲解決之輝禰 因此’雖如圖1 〇所示般形成了側壁丨2_b，但於此時為 防止接觸孔之貫通不良’必須進行充分之過度蝕刻。例 如’當上述接觸孔之頂部直徑約為〇.3；ίζιη左右時，對頂部 直徑之縱橫比需約為4. 0，變成相當高。因此，由於微加 載效果所造成之接觸孔内部的蝕刻速率下降，故必須進行 相當之過度蝕刻。 結果，形成接觸孔11之層間絕緣膜之最上部層（第4層 間絕緣膜8)之膜減少量，顯著變大，最後使得側壁^咄之 上部’後退至相當程度。因此，使得側壁12-b與第4層間 絕緣臈8之重疊部分常常消失，而不易確保重疊裕度。 又’於其後’形成由第3多結晶石夕層所成之蓄積電極
第5頁 416107 五、發明說明（3) -- 13 ’但因為LSI之曰漸小型化’使得於形成由第3多結晶石夕 層所成之積電極13時，因為位置對準之偏 而無法完全 覆蓋住接觸孔11 ’使得容易露出頂面之開口之一部分。此 狀態中，例如，以增加蓄積電極1 3之電容為目的之HSG技 術中，以HF等進行前處理時，以習知手法，則不易確保側 壁12-b及第4層間絕緣膜8之重疊裕度。因此，由於產生局 部之層間絕緣膜之缺陷部（以符號14表示），结果於後步驟 中形成電容絕緣膜18時，及形成由第4多結晶矽層所成之 板電極1 5時’於上述層間絕緣膜之局部缺陷部（1 4 )之附 近，電容絕緣膜18及板電極15之覆蓋性惡化，而造成電容 絕緣膜漏電流加大等。 又，為了充分確保重疊裕度，當將形成有側壁接觸孔 之層間絕緣膜之最上部層（第4層間絕緣膜8)之膜厚，極端 加厚時（例如，約3 0 0至3 5 0 n m左右），結果使得於後步驟中 所形成之接觸孔（例如，可與上層配線及擴散層等連接之 具有高縱橫比之接觸孔等）’產生如縱橫比變大等多數問 題。 又，如圖11所示，最後步驟係依序沈積電容絕緣膜 1 8、由第4多結晶矽層所成之板電極1 5及第5層間絕緣膜 16，而形成DRAM之電容部。 本發明係鑑於上述問題所成’其第1目的係在於提供 一種半導體裝置及其製造方法，其於具有高縱橫比之側壁 接觸孔中，能穩定地確保與形成上述側壁及接觸孔之層間 絕緣膜之最上部層，具充分之重整裕度。
416107 五、發明說明（4) —Γ- ,』又，本發明之第2目的係在於提供一種半導體裝置及 其^造方法’其對於於形成側壁後之步驟中所形成之具高 縱橫比之接觸孔（例如’可與上層配線及擴散層等連接之 接觸孔等），能儘可能地防止其縱橫比變大。 解决之方法 以下’參考圖1至圖6 ’具體地說明本發明之實施型 態。在此，於半導體裝置之侧壁接觸孔構造中，將具有與 於接觸孔11之周壁形成侧壁丨？-]；)之氧化膜具有不同蝕刻選 擇比之絕緣膜層’設於形成於半導體基板1上之層間絕緣 膜之最上層8之上，可於為了形成侧壁12_b而進行回蝕 時’做為最上層8之餘刻阻隔壁。 亦即’如圖2〜圖6之順序所示，本發明之半導體裝置 之製造方法’其具備： 首先，於半導體基板1上，至少形成2層以上之層間絕 緣膜之步驟； '形成絕緣膜層9之步驟，該絕緣膜層9係由與其後所形 成之側壁1 2 - b具不同之餘刻選擇比之材料所成； 於層間絕緣膜之預定位置，形成接觸孔丨1之步驟； 形成氧化膜12_a之步驟，其後該氧化膜12-a之一部分 成為侧壁12-b ; 於形成側壁接觸孔時，同時回蝕氧化膜12-a及絕緣膜 此時’於此實施型態中，形成接觸孔之層間絕緣膜之
明（5) 最上層8 ’其膜厚較其下之層間絕緣膜層之膜厚為薄。 又’因為上述層間絕緣膜係為於如S i 〇2等之第1層間絕緣 膜上’沈積如TEOS BPSG膜等之第2層間絕緣膜，此外，再 以習知之微影技術及蝕刻技術，於形成位元線及位元接觸 孔等（無圖式）後，更再沈積如TEOS BPSG膜等之第3層間絕 緣膜’故於圊3中，做為此等之總膜之上述層間絕緣膜， 以符號7表示。又’側壁1 2-b及第3層間絕緣膜亦可具不同 之蝕刻選擇比。 若為上述構造’則於形成側壁12-b時，進行充分之過 度钱刻以防止接觸孔之貫通不良時，具有與側壁丨2_b不同 钕刻選擇比之絕緣膜層9，可防止層間絕緣膜之最上層8之 膜厚減少，又，因過度蝕刻所引起之側壁上部之後退，所 導致之層間絕緣膜之最上層8與侧壁上端部之重疊裕度（以 符號17表示）之減少，可藉由調整做為回餘阻隔壁之絕緣 膜層9之膜厚，而簡單地達到控制效果。 結果，可得之效果為：可容易地確保與具有高縱橫比 之接觸孔之侧壁1 2-b及層間絕緣膜之最上層8之充分之重 疊裕度17 »又，因為縱橫比越高之接觸孔，其於回蝕時之 微加載效果更為顯著，而使形成侧壁時之過度餘刻量增 加，因此，本發明之上述效果，可謂更形顯著。又，因為 要達到充分確保與側壁12外之重疊裕度17之目的，而不必 如習知技術般，極端增加形成接觸孔之層間絕緣膜之最上 層8之膜厚，故可對於後步驟所形成之具有高縱橫比之接 觸孔（例如，可與上層配線及擴散層等連接之接觸孔等），
416107 五、發明說明（6) 儘量地防止縱橫比之增大。 圖式之簡單說明 本發明之上述及其他目的、優點和特色由以下較佳實 施例之詳細說明中並參考圖式當可更加明白，其中： 圖1 說 明 本發 明 之 實 施 型 態 之 剖 面 圖。 圖2 表 示 同 上 之 步 驟 順 序 之 剖 面 圖 〇 圖3 表 示 同 上 之 步 驟 順 序 之 剖 面 圖 0 圖4 表 示 同 上 之 步 驟 順 序 之 剖 面 圖 〇 圖5 表 示 同 上 之 步 驟 順 序 之 剖 面 圖 Q 圖6 表 示 同 上 之 步 驟 順 序 之 剖 面 圖 〇 圖7 表 示 習 知 例 之 步 驟 順 序 之 剖 面 圖。 圖8 表 示 同 上 之 步 驟 順 序 之 剖 面 圖 〇 圖9 表 示 同 上 之 步 驟 順 序 之 剖 面 圖 0 圖10 :表示同上之步驟順序之剖面圖。 圖11 :表示同上之步驟順序之剖面圖〆 符號說明 1 梦基板（半導體基板） 2 場氧化膜 3 閘極氧化膜 4 閘極電極 5 N_擴散層 6 第1層間絕緣膜
416107 五、發明說明（7) 7 第2、第3層間絕緣膜之總膜 8 第4層間絕緣膜（最上層） 9 絕緣膜層（Si3N4膜） 10 光阻 11 接觸孔 12-a 氧化膜 12-b 側壁 13 蓄積電極 14 缺陷部 15 板電極 16 第5層間絕緣膜 17 重疊裕度 18 電容絕緣膜 較佳膏施例之詳細説明 其次’詳細說明本發明之實施例。在此，依其步驟顺 序’說明DRAM中具有側壁接觸孔之半導體裝置之製造過 程。首先’於由P型矽所成之半導體基板1上，藉由L〇c〇s 法’選擇性地形成厚度為40Onm左右之場氧化膜2 ,劃分活 性區’再藉由熱氧化法’於活性區上，形成厚度為12心左 右之閘極氧化膜3 (參考圖2 )。 其後，於閘極氧化膜3上’形成厚度為2〇〇nm左右之第 1多結晶矽層，再以習知之微影技術，藉由圖案化，形成 閘極電極4。接著，以場氧化膜2及閘極電極4做為光罩，
第10頁 五、發明說明（8) 藉由植入雜質（例如，磷等），而於半導體基板丨之表面 部，形成N擴散層5(LDD區域）。此外，更全面沈積第j層 間絕緣膜6 (例如，S i 02膜等）。 其次’沈積較厚（例如’ 3〇nm左右）之絕緣膜（例如， TEOS BPSG膜等），使可覆蓋住半導體基板1上之全面，而 成為第2層間絕緣膜（參考圖3 ),使用習知之微影技術及蝕 刻技術’依序形成位元接觸孔’其可連接由第2多結晶矽 層所成之位元線及N-擴散層，再形成由第2多結晶矽層所 成之位元線（此等無圖式）。 其後’沈積厚度為50 0nm左右之第3層間絕緣膜（例 如’TEOS BPSG膜等）。此外’沈積較薄之（約5〇〜2〇〇11111左 右）之第4層間絕緣膜8 (例如，s i 〇2膜等），其以不同於與 由第2及第3層間絕緣膜所形成之總膜之材料所形成。 接著’形成厚度為厚度50〜l〇〇nm左右之絕緣膜層9， 其與其後形成之側壁1 2 - b具不同蝕刻選擇比（例如，s i 3 n4 膜等）。其後’使用習知之微影技術及蝕刻技術，於預定 之N—擴散層5上’形成可與由第3多結晶矽層所成之蓄積電 極13相連接之接觸孔11(此時，接觸孔丨丨之深度約為 1 20Onm 左右）。 此外，全面沈積厚度為1 〇〇以m左右之氧化膜12-a(例 如’TEOS NSG層等）’其一部份成為形成於接觸孔Η之周 壁之側壁1 2 - b ’接著’以乾钱刻（非等向性钱刻）進行回蝕 (參考圖4)。 如此，形成側壁12-b(參考圖5)，此時，為了防止於 416107_____ 五、發明說明（9) ~~ ' --- 形成側壁”-b時產生接觸孔之貫通不良，故必須進行充分 之過度钮刻。此時，例如，當上述接觸孔之頂部直徑約為 0.3仁m左右時，因為對頂部直徑之縱橫比需約為4〇，變 成相當高，由於微加載效果所造成之接觸孔内部蝕刻速率 下降，故必須進行相當之過度蝕刻。 然而，本發明中，因為具有與側壁1 2 _ b為不同姓刻選 擇比之絕緣膜9(此絕緣膜9之蝕刻速率，最好較形成側壁 12-b之氧化膜12-a之蝕刻速率為慢），故可完全防止因層 間絕緣膜之最上層8 (第4層間絕緣膜8)之回粒，而使膜厚 減少》而且，藉由以做為回蝕阻隔壁之絕緣膜層9之膜 厚’控制因過度姓刻而使侧壁上部之後退量，而可容易地 避免側壁12-b與層間絕緣膜之最上層8之重疊裕度之減 少。 此外’於本實施例中，藉由選擇性蝕刻，可完全除去 於回银時做為阻隔壁之絕緣膜9。其後，沈積厚度為6〇〇nffl 左右之第3多結晶矽層’再使用習知之微影技術及蝕刻技 術’形成蓄積電極13。此時，即使因為位置對準之偏移， 而無法以蓄積電極13完全覆蓋住接觸孔U，而使頂面之開 口之一部分露出時，而於此狀態下，假設如以增加蓄積電 極13之電容為目的之HSG技術’進行HF等濕系之前處理， 則於本發明中，因為可穩定地確保側壁12-b及第4層間絕 、緣膜8之重疊裕度17，故不會如習知技術般，產生局部之 層間絕緣膜之缺陷部1 4。 又’因為於本發明中，不需要為了充分確保重疊裕
第12頁 416107 五、發明說明（ίο) 度，而如習知技術般，極端地加厚形成有側壁接觸孔之層 間絕緣膜之最上部層（第4層間絕緣膜8 )之膜厚，結果，於 後步驟中所形成之接觸孔（例如，可與上層配線及擴散層 等連接之具有高縱橫比之接觸孔等），可防止縱橫比變 大。 其後，最後藉由依序沈積電容絕緣膜18、由第4多結 晶矽層所成之板電極15及第5層間絕緣膜16，而形成dram 之電容部。 又，於上述實施例中’以選擇性蝕刻，除去回蝕時做 為阻隔壁膜之絕緣膜9 ’但不除去亦可β又，於上記實施 例中’係針對DRAM中具有側壁接觸孔之半導體裝置之製造 方法’加以說明，但對於其他形式之半導體裝置，本發明 當然亦可應用於其側壁接觸孔時。 發明效果 本發明如上所詳述，於形成側壁接觸孔中，為了防止 接觸孔之貫通不良而進行充分之過度蝕刻時，因可以具有 與侧壁不同钱刻選擇比之絕緣膜層，做為回钱阻隔壁，故 可防止形成接觸孔之層間絕緣膜之最上層之膜厚減少， 又’藉由調整其膜厚’可阻止因過度钱刻所引起之側壁上 部之後退，所導致之與層間絕緣膜之最上層之重叠裕度之 減少’藉此，可容易地確保與具有高縱橫比之接觸孔之侧 壁及形成上述接觸孔之層間絕緣膜之最上層之充分之重叠 裕度。
第13頁 416107 五、發明說明（11) 而且，縱橫比越高之接觸孔，其於回蝕時之微加載效 果更為顯著，而使形成侧壁時之過度蝕刻量增加，因此， 本發明之上述效果則更為顯著。 又，於本發明中，因為上述絕緣膜之作用，而不必如 習知技術般，為了充分確保與側壁之重疊裕度，而極端地 增加形成接觸孔之層間絕緣膜之最上層8之膜厚，故對於 後步驟所形成之具有高縱橫比之接觸孔（例如，可與上層 配線及擴散層等連接之接觸孔等），可儘量地防止縱橫比 之增大。
第14頁

Claims (1)

  1. 416107
    六、申請專利範圍 1. 一種半導體裝置之製造方法’其特徵為：於形成 於半導體基板之層間絕緣膜之預定位置上，形成側壁接觸 孔時，將具有和形成於接觸孔之側壁氧化膜具不同蝕刻選 擇比之絕緣琪層，先形成於該層間絕緣臈層之最上層，於 形成側壁接觸孔時，回蝕該絕緣膜層，而以其做為該最上 層之阻絕壁。 2·如申請專利範圍第1項之半導體記憶裝置之製造方 法’其中，先設定該絕緣膜層之選擇蝕刻比，使該絕緣膜 層之蝕刻速率’較形成該氧化膜之蝕刻速率為慢。 ' 3·如申請專利範園第1或2項之半導體記憶裝置之製 造方法，其中，於回蝕後，選擇性地蝕刻除去該絕緣膜 層》 4. 一種半導體裝置之製造方法，其具備： 於半導體基板上，至少形成2層以上之層間絕緣膜之 步驟； ' 於該層間絕緣膜之最上層’形成絕緣膜層之步驟，該 絕緣膜層與於層間絕緣膜形成侧壁之氧化膜，具有不同之 蝕刻選擇比； ~ » 於預定位置，形成接觸孔之步驟； 形成氧化膜之步驟，其後該氧化膜之一部分成為形成 於該接觸孔内壁之側壁； " 於形成側壁接觸孔時，回蝕該氧化膜及絕緣膜之少 驟。 5，如申請專利範圍第4項之半導體記憶裝置之製造方
    第15頁 416107 ____________ 六、申請專利範圍 法，其中’更包含：於最後’選擇性地蝕刻該絕緣膜層， 而將其自該層間絕緣膜之最上層去除之步驟。 6. 一種半導體裝置’其係為一種於形成在半導體基 板之層間絕緣膜之預定位置上，形成側壁接觸孔之半導體 裝置’其於形成側壁接觸孔時’形成可於該層間絕緣膜之 最上層被回独之絕緣膜層’做為該最上層之阻絕壁，使得 於形成該側壁接觸孔時，形成於接觸孔内壁之側壁外端對 層間絕緣膜之最上層具有重疊裕度。
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JP5040222B2 (ja) * 2005-12-13 2012-10-03 ソニー株式会社 表示装置

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* Cited by examiner, † Cited by third party
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JPH02133924A (ja) * 1988-11-15 1990-05-23 Fujitsu Ltd 半導体装置及びその製造方法
KR910008650Y1 (ko) * 1989-05-16 1991-10-26 원정희 형광등 기구
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JPH03324A (ja) 1989-05-29 1991-01-07 Seiko Epson Corp 小型電磁クラッチ機構
JPH04109626A (ja) * 1990-08-30 1992-04-10 Oki Electric Ind Co Ltd セルコンタクトパターンの形成方法
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KR0165499B1 (en) 1995-01-26 1998-12-15 Samsung Electronics Co Ltd Capacitor fabrication method of semiconductor device
JP2751906B2 (ja) * 1996-01-17 1998-05-18 日本電気株式会社 容量素子の形成方法

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