DE4400032C1 - Halbleitereinrichtung und Verfahren zu deren Herstellung - Google Patents

Halbleitereinrichtung und Verfahren zu deren Herstellung

Info

Publication number
DE4400032C1
DE4400032C1 DE4400032A DE4400032A DE4400032C1 DE 4400032 C1 DE4400032 C1 DE 4400032C1 DE 4400032 A DE4400032 A DE 4400032A DE 4400032 A DE4400032 A DE 4400032A DE 4400032 C1 DE4400032 C1 DE 4400032C1
Authority
DE
Germany
Prior art keywords
film
trench
insulation film
semiconductor device
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE4400032A
Other languages
English (en)
Inventor
Young Kwon Jun
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Goldstar Electron Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Goldstar Electron Co Ltd filed Critical Goldstar Electron Co Ltd
Priority to DE4400032A priority Critical patent/DE4400032C1/de
Priority to US08/472,006 priority patent/US5612572A/en
Application granted granted Critical
Publication of DE4400032C1 publication Critical patent/DE4400032C1/de
Priority to US08/708,054 priority patent/US5756397A/en
Priority claimed from US08/708,054 external-priority patent/US5756397A/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

Die Erfindung betrifft eine Halbleitereinrichtung gemäß dem Oberbegriff des Patentanspruchs 1 sowie ein Verfahren zu deren Herstellung gemäß dem Oberbegriff des Patentanspruchs 3.
Eine derartige Halbleitereinrichtung sowie ein Verfahren zu deren Herstel­ lung sind bereits aus der DE 43 09 542 A1 bekannt. Die bekannte Halblei­ tereinrichtung enthält ein Halbleitersubstrat; einen Isolationsfilm ober­ halb des Halbleitersubstrats, wobei der Isolationsfilm einen Graben auf­ weist, bei dem wenigstens eine Seitenwand wenigstens im oberen Teil des Grabens geneigt ist; und einen Leitungsfilm auf bzw. im Graben des Isola­ tionsfilms, wobei sich der Leitungsfilm in Längsrichtung des Grabens er­ streckt.
Zur Herstellung der bekannten Halbleitereinrichtung werden folgende Schritte durchgeführt: Bildung eines Isolationsfilms oberhalb eines Halb­ leitersubstrats; Bildung eines Grabens mit Seitenwänden im Isolations­ film, von denen wenigstens eine wenigstens im oberen Graben 3 geneigt ist; Bildung eines Leitungsfilms auf der gesamten Oberfläche der so erhal­ tenen Struktur und selektives Ätzen des Leitungsfilms zwecks Bildung ei­ ner Leitung.
Leitungsbreiten und Leitungsdicken von Halbleitereinrichtungen werden mit zunehmender Integrationsdichte mehr und mehr verringert. Infolge von Elektromigration oder Spannungsmigration kann es aber insbesonde­ re bei aus Aluminium hergestellten Leitungen zu Fehlern und damit zu ei­ ner verringerten Betriebszuverlässigkeit kommen.
Um bei Aluminium die Betriebszuverlässigkeit zu verbessern, wurde be­ reits vorgeschlagen, die Aluminiumkörnung zu vergrößern und den Alumi­ niumkristall besser auszurichten, um auf diese Weise der Elektromigra­ tion und der Spannungsmigration zu begegnen.
Nach diesem Verfahren wird zur Leitungsbildung ein Al Einkristall ver­ wendet, um die Probleme bezüglich der Elektromigration und der Span­ nungsmigration zu überwinden.
Die Fig. 1(a) bis 1(c) erläutern einen konventionellen Herstellungspro­ zeß. Gemäß Fig. 1 (a) wird ein Oxidfilm 2 mit einer Dicke von 1 µm auf ei­ nem Siliziumsubstrat 1 mit der Richtung (100) gebildet. Sodann werden durch ein reaktives Ionenätzverfahren (RIE-Verfahren) Gräben 3 in regel­ mäßigen Abständen in den Oxidfilm 2 eingebracht. Im vorliegenden Fall weisen die Gräben 3 eine Tiefe von 0,4 µm, eine Breite von 0,6 µm und einen Abstand (Teilung) von 0,6 µm auf.
Sodann wird ein Aluminiumfilm 4 mit einer Dicke von 0,4 µm auf die ge­ samte Oberfläche aufgebracht, und zwar bei normaler Temperatur durch ein Gleichstrom(DC)-Magnetron-Sputterverfahren, wie die Fig. 1(b) zeigt.
Schließlich erfolgt eine In-Situ-Wärmebehandlung 5 vom Boden des Sub­ strats 1 her, und zwar durch Verwendung einer Halogenlampe sowie bei ei­ ner Temperatur von etwa 500°C über eine Zeitspanne von 45 Sekunden und unter Ar Gas, wie in Fig. 1(c) gezeigt ist. Die In-Situ-Wärmebehand­ lung bedeutet hier, daß zur Bildung des Aluminiumfilms Wärme konstant zugeführt wird, und zwar ohne Unterbrechung des Vakuums in der Sput­ terkammer, so daß sich auf dem Aluminiumleitungsfilm kein Oxidfilm bil­ den kann. Anschließend wird der Aluminiumleitungsfilm in gewünschter Form strukturiert, um den Leitungsherstellungsprozeß zu beenden.
Im Ergebnis wird also bei dem obigen Herstellungsprozeß der Aluminium­ leitungsfilm, welcher sich innerhalb der Gräben 3 befindet, in einen die­ selbe Orientierung aufweisenden Einkristall umgewandelt.
Der Aluminiumeinkristall zeigt dabei eine relativ hohe Toleranz gegenüber der Elektromigration und der Spannungsmigration und ist somit in der La­ ge, die Betriebszuverlässigkeit der Halbleitereinrichtung zu erhöhen.
Da bei der oben beschriebenen Technik die Gräben innerhalb des Oxid­ films gebildet werden, treten allerdings Stabilitätsprobleme auf, weil sich die Grabentiefe bei dem zur Anwendung kommenden RIE-Verfahren nur durch die Ätzzeit steuern läßt. Wird der Aluminiumfilm durch ein Sputter­ verfahren aufgebracht, so kann es zu einer verschlechterten Abdeckung der Stufen mit Aluminium kommen, welches in die Gräben gefüllt wird, so daß sich kein gleichförmiger Aluminiumeinkristall bei der nachfolgenden Wärmebehandlung ergibt. Außerdem treten dann auch Probleme hinsicht­ lich der Reproduktion infolge des sich einstellenden Temperaturgradien­ ten im Bereich um die jeweiligen Gräben herum auf.
Der Erfindung liegt die Aufgabe zugrunde, die Halbleitereinrichtung der eingangs genannten Art so weiterzubilden, daß der Leitungsfilm im Be­ reich des Grabens stabiler auf seiner Unterlage zu liegen kommt. Darüber hinaus ist es Ziel der Erfindung, ein hierfür geeignetes Verfahren anzuge­ ben.
Eine Halbleitereinrichtung nach der Erfindung zeichnet sich dadurch aus, daß die geneigte Seitenwand des Grabens durch einen weiteren Isolations­ film gebildet ist.
Dagegen zeichnet sich das erfindungsgemäße Verfahren zur Herstellung der Halbleitereinrichtung dadurch aus, daß zunächst der Isolationsfilm zur Bildung des Grabens selektiv geätzt wird, und daß im Anschluß daran an wenigstens einer der Seitenwände des Grabens ein weiterer Isolations­ film gebildet wird.
Dieser weitere Isolationsfilm kann z. B. dadurch erhalten werden, daß auf den Graben und den Isolationsfilm Isolationsfilmmaterial niedergeschla­ gen und zurückgeätzt wird.
Die Form des weiteren Isolationsfilms im Graben läßt sich relativ einfach einstellen, und zwar im gesamten Grabenbereich, so daß es leichter ist, für eine höhere Stabilität des Leitungsfilms im gesamten Auflagebereich zu sorgen.
Ein Ausführungsbeispiel der Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung nä­ her beschrieben. Es zeigen:
Fig. 1(a) bis 1(c) konventionelle Verfahrensschritte zur Herstellung einer Halbleitereinrichtung; und
Fig. 2(a) bis 2(e) Verfahrensschritte in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung.
Die Fig. 2(a) bis 2(e) zeigen verschiedene Verfahrensschritte nach der Erfindung zur Herstellung einer Leitung bei einer Halbleitereinrichtung.
Entsprechend der Fig. 2(a) wird zuerst auf einem Halbleitersubstrat 11, auf dem ein nicht dargestelltes Element gebildet wurde, z. B. ein Oxidfilm 12 als Zwischenschicht-Isolationsfilm hergestellt, der zur Trennung gegen­ über einer Leitung bzw. Leitungsverbindung dient. Sodann wird auf den Oxidfilm 12 ein Ätzstoppfilm 13 aufgebracht, und zwar mit einer Dicke von 100 bis 200 nm. Der Ätzstoppfilm 13 dient als Ätzstopper in einem Trockenätzprozeß eines nachfolgend hergestellten Isolations­ films, der auf dem Ätzstoppfilm 13 zu liegen kommt, welcher aus einem Material mit größerer Ätzselektivität als der nachfolgende Isolationsfilm besteht.
Nach Bildung des Ätzstoppfilms 13 wird also auf diesen der Isolationsfilm 14 aufgebracht, und zwar mit einer Dicke von 200 bis 500 nm.
Dieser ergänzende Isolationsfilm 14 kann z. B. durch ein PECVD-Verfah­ ren (plasmaverstärktes CVD-Verfahren) hergestellt werden, und zwar als Siliziumoxidfilm unter Verwendung von SiH₄ und O₂ als Reaktionsgase oder als Nitridfilm unter Verwendung von NH₃ und SiH₄ als Reaktionsga­ se, so daß ein anorganischer Isolationsfilm erhalten wird. Darüber hinaus lassen sich ein Polyimidfilm oder PIQ-Film durch ein Schleuderverfahren aufbringen (Spin Coating Verfahren), um einen organischen Isolationsfilm zu bilden. Der PIQ-Film ist ein Polyimid-Isoindochinazolin-Dion (poly­ imide isoindroquinazoline-dione).
Besteht z. B. der zusätzliche Isolationsfilm 14 aus einem Siliziumoxidfilm, so ist der Ätzstoppfilm 13 ein Nitridfilm oder ein anorganischer Isolations­ film. Ist dagegen der zusätzliche Isolationsfilm 14 ein organischer Isola­ tionsfilm, so kann der Ätzstoppfilm aus einem anorganischen Isolations­ film bestehen.
Gemäß Fig. 2(b) wird in einem nächsten Verfahrensschritt der zusätzli­ che Isolationsfilm 14 mit einem Photoresist 15 bedeckt. Danach wird der Photoresist 15 strukturiert, um ein vorbestimmtes Muster zu erhalten. Die Strukturierung erfolgt auf photolithographischem Wege.
Sodann wird der zusätzliche Isolationsfilm 14 unter Verwendung des Pho­ toresistmusters als Maske einem Trockenätzprozeß unterzogen, wodurch in einem vorbestimmten Teil des zusätzlichen Isolationsfilms 14 ein Gra­ ben 16 erhalten wird.
Beim Trockenätzen des zusätzlichen Isolationsfilms 14 kommen CHF₃ und CF₄ zum Einsatz, wenn der zusätzliche Isolationsfilm 14 ein Siliziumoxid­ film ist, sowie Fluor F enthaltende Gase, z. B. SF₆ und CF₄, wenn der zu­ sätzliche Isolationsfilm 14 ein Nitridfilm ist. Dagegen erfolgt das Ätzen durch O₂ Sputtern oder durch O₂ Plasma, wenn der zusätzliche Isolations­ film 14 ein organischer Isolationsfilm ist. Der jeweilige Ätzvorgang wird durch den Ätzstoppfilm 13 beendet.
Im Anschluß daran wird gemäß Fig. 2(c) zunächst der als Maske dienen­ de Photoresistfilm entfernt.
Auf die resultierende Struktur wird ein weite­ rer Isolationsfilm niedergeschlagen, der dann zurückgeätzt wird, um Iso­ lationsfilm-Seitenwände 20 an beiden Seiten des Grabens zu erhalten.
Durch Bildung der Isolationsfilm-Seitenwände an beiden Seiten des im zu­ sätzlichen Isolationsfilm 14 vorhandenen Grabens wird erreicht, daß der obere Teil des Grabens breiter ist als der untere Teil.
Gemäß Fig. 2(d) wird dann auf den den Graben enthaltenden zusätzli­ chen Isolationsfilm 14 Aluminium 18a niedergeschlagen, und zwar bis zu einer Dicke von etwa 400 bis 1000 nm. Die Bildung die­ ser Al Schicht 18a erfolgt durch Radiofrequenz-Magnetron-Sputtern (RF- Sputtern) oder durch Gleichstrom-Magnetron-Sputtern (DC-Sputtern) 17 bei einem Druck von 5×10-3 Torr unter Anwendung des allgemeinen Al- Sputterverfahrens, also unter Verwendung von Ar Gas als Sputtergas.
Sodann wird gemäß Fig. 2(e) auf den Al Film 18 eine Photoresistschicht 19 aufgebracht. Diese Photoresistschicht 19 wird auf photolithographi­ schem Wege strukturiert, um ein gewünschtes Muster zu erhalten. Im An­ schluß daran wird der Al Film 18 unter Verwendung der strukturierten Photoresistschicht 19 als Maske geätzt, um eine Al Leitung mit einem vor­ bestimmten Muster zu bilden.

Claims (5)

1. Halbleitereinrichtung mit:
  • - einem Halbleitersubstrat (11);
  • - einem Isolationsfilm (14) oberhalb des Halbleitersubstrats (11), wo­ bei der Isolationsfilm (14) einen Graben (16) aufweist, bei dem wenigstens eine Seitenwand wenigstens im oberen Teil des Grabens (16) geneigt ist; und
  • - einem Leitungsfilm (18) auf oder in dem Graben (16) des Isolations­ films (14), wobei sich der Leitungsfilm (18) in Längsrichtung des Grabens (16) erstreckt, dadurch gekennzeichnet, daß die geneigte Seitenwand des Grabens (16) durch einen weiteren Isolationsfilm (20) gebildet ist.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß zwischen dem Substrat (11) und dem Isolationsfilm (14) ein auf dem Substrat (11) liegender Zwischenschicht-Isolationsfilm (12) und darauf ein Ätzstoppfilm (13) angeordnet sind.
3. Verfahren zur Herstellung einer Halbleitereinrichtung mit folgenden Schritten:
  • - Bildung eines Isolationsfilms (14) oberhalb eines Halbleitersub­ strats (11);
  • - Bildung eines Grabens (16) mit Seitenwänden im Isolationsfilm (14), von denen wenigstens eine wenigstens im oberen Grabenbereich geneigt ist;
  • - Bildung eines Leitungsfilms (18a) auf der gesamten Oberfläche der so erhaltenen Struktur; und
  • - selektives Ätzen des Leitungsfilms (18a) zwecks Bildung einer Lei­ tung (18), dadurch gekennzeichnet, daß
  • - die Bildung des Grabens (16) durch selektives Ätzen des Isolationsfilms (14) erfolgt; und
  • - die Neigung der Seitenwand durch Bildung eines weiteren Isolationsfilms (20) an wenigstens einer der Seitenwände des Grabens (16) hergestellt wird.
4. Verfahren nach Anspruch 3, gekennzeichnet durch einen Schritt zur Bildung eines Zwischenschicht-Isolationsfilms (12) und eines Ätz­ stoppfilms (13) der Reihe nach auf dem Substrat (11) vor Bildung der Isola­ tionsschicht (14).
5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der wei­ tere Isolationsfilm (20) dadurch gebildet wird, daß auf den Graben (16) und den Isolationsfilm (14) Isolationsfilmmaterial niedergeschlagen und zu­ rückgeätzt wird.
DE4400032A 1993-12-28 1994-01-03 Halbleitereinrichtung und Verfahren zu deren Herstellung Expired - Lifetime DE4400032C1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE4400032A DE4400032C1 (de) 1994-01-03 1994-01-03 Halbleitereinrichtung und Verfahren zu deren Herstellung
US08/472,006 US5612572A (en) 1993-12-28 1995-06-06 Semiconductor device with an insulation groove
US08/708,054 US5756397A (en) 1993-12-28 1996-08-30 Method of fabricating a wiring in a semiconductor device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE4400032A DE4400032C1 (de) 1994-01-03 1994-01-03 Halbleitereinrichtung und Verfahren zu deren Herstellung
US08/472,006 US5612572A (en) 1993-12-28 1995-06-06 Semiconductor device with an insulation groove
US08/708,054 US5756397A (en) 1993-12-28 1996-08-30 Method of fabricating a wiring in a semiconductor device

Publications (1)

Publication Number Publication Date
DE4400032C1 true DE4400032C1 (de) 1995-08-31

Family

ID=27205961

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4400032A Expired - Lifetime DE4400032C1 (de) 1993-12-28 1994-01-03 Halbleitereinrichtung und Verfahren zu deren Herstellung

Country Status (2)

Country Link
US (1) US5612572A (de)
DE (1) DE4400032C1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184969B1 (en) * 1994-10-25 2001-02-06 James L. Fergason Optical display system and method, active and passive dithering using birefringence, color image superpositioning and display enhancement

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4309542A1 (de) * 1992-03-24 1993-10-14 Toshiba Kawasaki Kk Verfahren und Vorrichtung zur Herstellung von Aluminium-Einkristall-Zwischenverbindungen auf Isolatoren

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7701559A (nl) * 1977-02-15 1978-08-17 Philips Nv Het maken van schuine hellingen aan metaal- patronen, alsmede substraat voor een geinte- greerde schakeling voorzien van een dergelijk patroon.
US4807016A (en) * 1985-07-15 1989-02-21 Texas Instruments Incorporated Dry etch of phosphosilicate glass with selectivity to undoped oxide
JPS63161648A (ja) * 1986-12-25 1988-07-05 Nec Corp 半導体装置
US4949162A (en) * 1987-06-05 1990-08-14 Hitachi, Ltd. Semiconductor integrated circuit with dummy pedestals
JPS6482653A (en) * 1987-09-25 1989-03-28 Nec Corp Semiconductor integrated circuit
JPH021917A (ja) * 1988-06-09 1990-01-08 Nec Corp 半導体集積回路
KR910006093B1 (ko) * 1988-06-30 1991-08-12 삼성전자 주식회사 반도체 장치의 제조방법
JPH02178951A (ja) * 1988-12-29 1990-07-11 Nec Corp 半導体装置
US4985740A (en) * 1989-06-01 1991-01-15 General Electric Company Power field effect devices having low gate sheet resistance and low ohmic contact resistance
JPH03173126A (ja) * 1989-11-30 1991-07-26 Mitsubishi Electric Corp 多層膜構造の半導体装置およびその製造方法
US5166088A (en) * 1990-07-03 1992-11-24 Sharp Kabushiki Kaisha Method of manufacturing semiconductor device contact vias in layers comprising silicon nitride and glass
US5203957A (en) * 1991-06-12 1993-04-20 Taiwan Semiconductor Manufacturing Company Contact sidewall tapering with argon sputtering
US5164340A (en) * 1991-06-24 1992-11-17 Sgs-Thomson Microelectronics, Inc Structure and method for contacts in cmos devices
JPH0574958A (ja) * 1991-09-13 1993-03-26 Nec Corp 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4309542A1 (de) * 1992-03-24 1993-10-14 Toshiba Kawasaki Kk Verfahren und Vorrichtung zur Herstellung von Aluminium-Einkristall-Zwischenverbindungen auf Isolatoren

Also Published As

Publication number Publication date
US5612572A (en) 1997-03-18

Similar Documents

Publication Publication Date Title
DE68924468T2 (de) Verfahren und Struktur zur Herstellung einer Isolierung aus VLSI- und ULSI-Schaltungen.
DE69033595T2 (de) Verfahren zur Herstellung einer Isolationsstruktur für eine vollständige dielektrische Isolation für halbleiterintegrierte Schaltung
EP0286708B1 (de) Verfahren zur Herstellung von Kontaktöffnungen in einer Doppellagenisolation
DE2832740C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung mit einer Mehrebenenverdrahtung
DE69132118T2 (de) Verfahren zur Herstellung von Isolationszonen für Halbleiteranordnungen
DE69031543T2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE2615754C2 (de)
DE4001372A1 (de) Verfahren zur herstellung einer halbleiteranordnung
DE3834241A1 (de) Halbleitereinrichtung
DE2626739A1 (de) Verfahren zur herstellung von monolithisch integrierten halbleiterschaltungen mit durch ionenbombardement hervorgerufenen dielektrischen isolationszonen
DE3129558C2 (de)
DE2636971C2 (de) Verfahren zum Herstellen einer isolierenden Schicht mit ebener Oberfläche auf einer unebenen Oberfläche eines Substrats
DE69228099T2 (de) Verfahren zur Herstellung von Sacklöchern und hergestellte Struktur
DE2430692A1 (de) Verfahren zum herstellen von verbindungsloechern in isolierschichten
DE69128135T2 (de) Verfahren zur Herstellung einer mikroelektronischen Einrichtung mit einem ersten und einem zweiten Element
DE19836164A1 (de) Verfahren zum Isolieren von Bereichen einer integrierten Schaltung und Vorrichtung umfassend eine integrierte Schaltung mit isolierten Bereichen
DE69030709T2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE19626039A1 (de) Verfahren zum Herstellen einer Metalleitung
DE69231653T2 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit Isolierzonen
DE3402825A1 (de) Halbleiteranordnung mit isolationsnut und herstellungsverfahren
DE19648753A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit einem Trench
EP0338102A1 (de) Verfahren zur Herstellung von integrierten Halbleiterstrukturen welche Feldeffekttransistoren mit Kanallängen im Submikrometerbereich enthalten
DE19717880C2 (de) Verfahren zur Bildung eines Isolationsbereichs einer Halbleitereinrichtung
DE3789680T2 (de) Verfahren zur Herstellung von Halbleiterbauelementen.
DE4222584C2 (de) Verfahren zur Strukturierung und Herstellung von Halbleiterbausteinen

Legal Events

Date Code Title Description
8100 Publication of the examined application without publication of unexamined application
D1 Grant (no unexamined application published) patent law 81
8364 No opposition during term of opposition
R071 Expiry of right
R071 Expiry of right