JPH02178951A - 半導体装置 - Google Patents

半導体装置

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JPH02178951A
JPH02178951A JP63331528A JP33152888A JPH02178951A JP H02178951 A JPH02178951 A JP H02178951A JP 63331528 A JP63331528 A JP 63331528A JP 33152888 A JP33152888 A JP 33152888A JP H02178951 A JPH02178951 A JP H02178951A
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JP
Japan
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layer wiring
wiring
layer
aluminum alloy
shaped
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Pending
Application number
JP63331528A
Other languages
English (en)
Inventor
Makoto Tominaga
誠 富永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH02178951A publication Critical patent/JPH02178951A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • H01L23/5283Cross-sectional geometry

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  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に多層配線を有する半導
体装置の配線の形状に関する。
〔従来の技術〕
従来多層配線を有する半導体装置は第3図に示すように
、第1層配線4A及び上層の第2N配線6Aとも、その
断面形状は長方形となってぃた9 〔発明か解決しようとする課題〕 上述した従来の多層配線を有する半導体装置では、各層
の配線の断面形状は長方形となっているため、配線間の
対向する部分の表面積は、各配線幅の寸法により定まり
、配線幅の寸法を大きくすればその分たけ各層の配線間
の寄生容量が大きくなるため、半導体装置のアクセス速
度が遅くなるという欠点かある。
〔課題を解決するための手段〕
本発明の半導体装置は、対向して設けられた下層配線と
上層配線とを含む多層配線を有する半導体装置において
、対向する前記下層配線と上層配線の側面は対向する配
線の表面積を小さくするように互に逆方向の傾斜を有す
るものである。
〔実施例〕
次に本発明について図面を参照して説明する。
第1図は本発明の第1の実施例の断面図である。
水弟1の実施例は2層配線を有する半導体装置の例て、
半導体基板1上に選択酸化法により素子分離酸化膜2を
設()、各種半導体素子を形成後節1の層間絶縁膜3を
設け、更にその上にアルミ合金膜をスパッタ法等により
形成する。次てパターニングされたフォトレジストをマ
スクにこのアルミ合金膜をエツチングし、第1層配線4
を形成する。この際、まずリン酸、硝酸、氷酢酸の混合
液で等友釣に軽くエツチングし、その後CC!24を含
む混合カス等で、エツチングされた側壁にデポジション
を施しながら異方的にエツチングすることにより第1層
配線4の上側面にテーパを形成でき、表面積を小さくて
きる。その後節2の層間絶縁膜5を形成したのち第2層
目のアルミ合金膜を成膜する。次でこの第2層目のアル
ミ合金膜をCCρ4を含む混合カスで塩素系ガスの混合
比を上げる等の工夫により、側壁へのデポジションを極
めて抑制しなからエツチングすることにより、側面か逆
テーパ状に形成された第2層配線6を形成する。次てそ
の上に絶縁保護膜を形成し半導体装置を完成させる。
このように第1の実施例によれば、第1層配線4と第2
層配線6との対向する表面積は少くなるため、寄生容量
は小さくなる。
第2図は本発明の第2の実施例の断面図である。
本節2の実施例は3層のアルミ合金配線を有するものて
あり、第]−層と第3層の配線4,9の形成法は、それ
ぞれ第1の実施例の第1層と第2層の配線4,6と同様
の方法で形成する。第2層配線6Aは、第2の層間絶縁
膜5の上に形成したアルミ合金膜をリン酸、硝酸、氷酢
酸の混合液で軽くエツチングした後、CCρ4を含む混
合ガス等て側壁へのデポジションを極めて抑制しなから
エツチングすることにより、上面と下面の表面積を小さ
くした形状を得る。
このように第2の実施例によれば、対向する配線の側面
は互に逆方向の傾斜を有しているため、配線間の寄生容
量を小さくすることがてきる。
〔発明の効果〕
以」−説明したように本発明は、下層配線と上層配線の
対向している表面積を減少させるように、各層の配線の
側面に互に逆方向の傾斜を持たせることにより、各層の
配線間の寄生容量を低減することができるため、半導体
装置のアクセス速度を向」ニさせることができるという
効果がある。
【図面の簡単な説明】
第1図及び第2図は本発明の第1及び第2の実施例の断
面図、第3図は従来の半導体装置の一例の断面図である
。 1・・・半導体基板、2・・・素子分離酸化膜、3・・
第1の層間絶縁膜、4,4A・・・第1層配線、5・・
・第2の層間絶縁膜、6.6A・・・第2層配線、7・
・・絶縁保護膜、8・・・第3の眉間絶縁膜、9・・・
第3層配線。

Claims (1)

    【特許請求の範囲】
  1. 対向して設けられた下層配線と上層配線とを含む多層配
    線を有する半導体装置において、対向する前記下層配線
    と上層配線の側面は対向する配線の表面積を小さくする
    ように互に逆方向の傾斜を有することを特徴とする半導
    体装置。
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