JPS6163040A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6163040A JPS6163040A JP18366384A JP18366384A JPS6163040A JP S6163040 A JPS6163040 A JP S6163040A JP 18366384 A JP18366384 A JP 18366384A JP 18366384 A JP18366384 A JP 18366384A JP S6163040 A JPS6163040 A JP S6163040A
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- Japan
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- wiring
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- semiconductor substrate
- layer wiring
- semiconductor device
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ発明の技術分野〕
この発明は半導体基板上に交差配線を有する半導体装置
で、特にエヤブリッジによる交差配線構造を改良した半
導体装置に関する。
で、特にエヤブリッジによる交差配線構造を改良した半
導体装置に関する。
′通常、半導体基板上に交差配線を形成する場合には交
差部分の配線間に絶縁膜を挟んだ構成とするが、高周波
で使用する半導体装置のように交差配線間の静電容量が
特性上不利になるような、例えば半導体基板として半絶
縁性砒化ガリウム（ＧａＡｓ）基板を用いたモノリシッ
ク型マイクロ波集積回路などでは、空間配線、いｂゆる
エヤブリッジが多く用いられている。
差部分の配線間に絶縁膜を挟んだ構成とするが、高周波
で使用する半導体装置のように交差配線間の静電容量が
特性上不利になるような、例えば半導体基板として半絶
縁性砒化ガリウム（ＧａＡｓ）基板を用いたモノリシッ
ク型マイクロ波集積回路などでは、空間配線、いｂゆる
エヤブリッジが多く用いられている。
上記従来の半導体装置におけるエヤブリッジ部分を第６
図に示す１図において、 （１０１）は半絶縁性ＧａＡ
ｓ基板（以降半導体基板と略称する）で、この半導体基
板上に設けられた下層配＠ （１０２） 、および半導
体基板上から下層配線をまたぐように形成された上層配
線（１０３）からなっている。そして、図に示されるよ
うに、上下両層の配線間には空気、窒素等の気体が介在
するのみで、しかも一般に０．５μ■以上の間隔を設け
て配線間容量の低減をはかっている。ところで上記構造
では１例えば下層配線の厚さｔ＝１μＬ上下配線層間間
隔ｓ＝１μｍのとき上層配線の突出量、すなわちブリッ
ジの高さｈがｈ＝を十ｇ＝２μｍと高いため、上層配線
の突出部、すなわちブリッジがつぶれ易くなっており、
特に半導体装置製造工程中のラッピング工程などで上下
両配線の短絡不良が多発していた。
図に示す１図において、 （１０１）は半絶縁性ＧａＡ
ｓ基板（以降半導体基板と略称する）で、この半導体基
板上に設けられた下層配＠ （１０２） 、および半導
体基板上から下層配線をまたぐように形成された上層配
線（１０３）からなっている。そして、図に示されるよ
うに、上下両層の配線間には空気、窒素等の気体が介在
するのみで、しかも一般に０．５μ■以上の間隔を設け
て配線間容量の低減をはかっている。ところで上記構造
では１例えば下層配線の厚さｔ＝１μＬ上下配線層間間
隔ｓ＝１μｍのとき上層配線の突出量、すなわちブリッ
ジの高さｈがｈ＝を十ｇ＝２μｍと高いため、上層配線
の突出部、すなわちブリッジがつぶれ易くなっており、
特に半導体装置製造工程中のラッピング工程などで上下
両配線の短絡不良が多発していた。
この発明は上記従来の欠点を除去するもので、半導体基
板上にエヤブリッジによる交差配線を有する半導体装置
において、ブリッジのつぶれ、ゆがみを対策した構造を
提供する。
板上にエヤブリッジによる交差配線を有する半導体装置
において、ブリッジのつぶれ、ゆがみを対策した構造を
提供する。
この発明にかかる半導体装置は、半導体基板上の交差配
線が、その交差部分において下層配線を該半導体基板に
設けられた溝の中に形成し、かつ上層配線との間に空隙
を設けてなることを特徴とする。
線が、その交差部分において下層配線を該半導体基板に
設けられた溝の中に形成し、かつ上層配線との間に空隙
を設けてなることを特徴とする。
以下、本発明にかかる実施例を図面を参照して詳細に説
明する。
明する。
第１図に示す半導体装置の交差配線部において、（１）
はＧａＡｓ半導体基板で交差配線域に下層配線（２）を
収める溝（Ｉａ）が形成されている。上記溝（１ａ）は
その底面に層厚（１）なるＡｕ／Ｃｒの下層配ａ（２）
を配設しその上部に半導体基板の上面位と（ｓ）なる空
隙をもたせるため、その深さが（シ）と（３）との和（
ｄ）なるように形成される。したがって、上部配線（３
）は半導体基板上面から溝（１ａ）上を平面状に橋架し
て配設された構造である。この構造は例えば、ｄ＝２μ
ｓ、ｔ＝１μｓ＋、ｓ＝１μｍで従来の構造におけるブ
レッジの高さｈ＝ｔ＋５−ｄ＝ｏとなり。
はＧａＡｓ半導体基板で交差配線域に下層配線（２）を
収める溝（Ｉａ）が形成されている。上記溝（１ａ）は
その底面に層厚（１）なるＡｕ／Ｃｒの下層配ａ（２）
を配設しその上部に半導体基板の上面位と（ｓ）なる空
隙をもたせるため、その深さが（シ）と（３）との和（
ｄ）なるように形成される。したがって、上部配線（３
）は半導体基板上面から溝（１ａ）上を平面状に橋架し
て配設された構造である。この構造は例えば、ｄ＝２μ
ｓ、ｔ＝１μｓ＋、ｓ＝１μｍで従来の構造におけるブ
レッジの高さｈ＝ｔ＋５−ｄ＝ｏとなり。
ブリッジの突出がないため、製造過程において、つぶれ
、ゆがみなどを生じないものである。
、ゆがみなどを生じないものである。
次に上記半導体装置の形成方法を第２図によって説明す
る。まず、半導体基板（１）上面の交差配線交差予定域
に一方の配Ｍ （２）に治って長い選択エツチングを施
し溝（１ａ）を形成する（図（ａ）１図（ｂ））。次に
配線金属層のＡｕ／Ｃｒ層（２ａ）を蒸着し、下層配線
形成予定域上に例えばＡｚ Ｌ３５０Ｊ（商品名、ヘキ
スト社製）のホトレジスト層（１０）を被着しく図（Ｃ
））、シアン系エッチャントなどを用いて選択エツチン
グを施し下層配線（２）を形成する（図（ｄ） 、 （
ｅ））。次に、スパッタ法によりＳｉＯ２堆積層（４）
を形成し溝（１ａ）を埋める。さらにホトレジスト層（
２０）を被着し溝内の５１０２堆積層（４）を［！して
イオンミリングを施しく図（ｆ））、上面平坦化をはか
る（図（ｇ））、上記平坦化された上面の下層配線形成
予定域に上記下層配線と同様にＡｕ／ Ｃ’ｒ Ｎ（３
ａ）を蒸着しく図（ｈ））、さらにホトレジストｆｆ
（３０）によって選択エツチングを施し上層配線層（３
）が形成され、この後５ｉ０２（４）をエツチングする
（第１図（ａ）、（ｂ））。
る。まず、半導体基板（１）上面の交差配線交差予定域
に一方の配Ｍ （２）に治って長い選択エツチングを施
し溝（１ａ）を形成する（図（ａ）１図（ｂ））。次に
配線金属層のＡｕ／Ｃｒ層（２ａ）を蒸着し、下層配線
形成予定域上に例えばＡｚ Ｌ３５０Ｊ（商品名、ヘキ
スト社製）のホトレジスト層（１０）を被着しく図（Ｃ
））、シアン系エッチャントなどを用いて選択エツチン
グを施し下層配線（２）を形成する（図（ｄ） 、 （
ｅ））。次に、スパッタ法によりＳｉＯ２堆積層（４）
を形成し溝（１ａ）を埋める。さらにホトレジスト層（
２０）を被着し溝内の５１０２堆積層（４）を［！して
イオンミリングを施しく図（ｆ））、上面平坦化をはか
る（図（ｇ））、上記平坦化された上面の下層配線形成
予定域に上記下層配線と同様にＡｕ／ Ｃ’ｒ Ｎ（３
ａ）を蒸着しく図（ｈ））、さらにホトレジストｆｆ
（３０）によって選択エツチングを施し上層配線層（３
）が形成され、この後５ｉ０２（４）をエツチングする
（第１図（ａ）、（ｂ））。
次に別の実施例の半導体装置の交差配線部を第３図およ
び第４図によって説明する。これを第３図についてみれ
ば、すでに第１図で示した上層配線（３）がその下面に
絶縁膜を配した構造の上層配線（１３）と絶縁膜（５）
との積層層で形成されている。
び第４図によって説明する。これを第３図についてみれ
ば、すでに第１図で示した上層配線（３）がその下面に
絶縁膜を配した構造の上層配線（１３）と絶縁膜（５）
との積層層で形成されている。
この絶縁膜（５）は例えばＳｉ３Ｎ４でよく、その形成
方法は第２図（ａ）〜（ｇ）によって示される工程につ
いで第４図に示すように、イオンミリングを施した平坦
な上面にＳｉ３Ｎ４を堆積し、ついでＡｕ／Ｃｒを蒸着
し、Ａｕ／Ｃｒに対してはシアン系のエッチャントを用
い、Ｓｉ３Ｎ４に対してはＣＦ４プラズマエツチングを
施して所望の上層配線が形成され、ひきつづき、Ｓｉｏ
２ （４）をエツチングして第３図の構造が得られる
。
方法は第２図（ａ）〜（ｇ）によって示される工程につ
いで第４図に示すように、イオンミリングを施した平坦
な上面にＳｉ３Ｎ４を堆積し、ついでＡｕ／Ｃｒを蒸着
し、Ａｕ／Ｃｒに対してはシアン系のエッチャントを用
い、Ｓｉ３Ｎ４に対してはＣＦ４プラズマエツチングを
施して所望の上層配線が形成され、ひきつづき、Ｓｉｏ
２ （４）をエツチングして第３図の構造が得られる
。
次に第５図に示すさらに別の実施例は、第１図によって
説明した実施例の溝（１ａ）が浅く、下層配線層の上面
が半導体基板（１）の上面を含む平面との間隔が所望に
得られない程度の溝（ｌｌａ）である。
説明した実施例の溝（１ａ）が浅く、下層配線層の上面
が半導体基板（１）の上面を含む平面との間隔が所望に
得られない程度の溝（ｌｌａ）である。
したがって上層配線（１０３）は従来例（第６図）に示
される突出したブリッジ型をとるユ１．その高さは溝（
ｌｌａ）の深さくｄ）だけ低くできる構造である。
される突出したブリッジ型をとるユ１．その高さは溝（
ｌｌａ）の深さくｄ）だけ低くできる構造である。
次に、上記第５図に示す溝、上層配線構造で。
上層配線を第４図に示される絶縁膜との積層構造（図示
省略）としてもよい。
省略）としてもよい。
さらに叙上の各実施例で下層配線は交差部以外で溝から
出てよいことは勿論で、第１図（ａ）、（ｂ）。
出てよいことは勿論で、第１図（ａ）、（ｂ）。
第２図（ｄ）、第５図（ａ）等にも示されている。
以上述べたようにこの発明によれば、半導体基板上にエ
ヤブリッジによる交差配線を有する半導体装置において
、交差部分の下層配程をこの基板上面に形成された溝内
に設けるようにして上層配線の架橋の高さを低減させ、
ブリッジのつぶれ、ゆがみを対策し著効を収めた。
ヤブリッジによる交差配線を有する半導体装置において
、交差部分の下層配程をこの基板上面に形成された溝内
に設けるようにして上層配線の架橋の高さを低減させ、
ブリッジのつぶれ、ゆがみを対策し著効を収めた。
第１図はこの発明の１実施例の半導体装置における交差
配線部を示し、図（ａ）は斜視図、図（ｂ）は上面図１
図（ｃ）は図（ｂ）のＡＡ線に沿う断面図、第２図は第
１図の交差配線部分の形成方法を工程順に示し、図（ａ
）は上面図、図（ｂ）は図（ａ）のＡＡ線に沿う断面図
１図（Ｃ）は断面図、図（ｄ）は上面図、図（ｅ）は図
（ｄ）のＡＡ線に沿う断面図、図（ｆ）ないし図（ｈ）
はいずれも断面図、第３図は別の実施例の断面図、第４
図は第３図の実施例の形成方法を示す断面図、第５図は
さらに別の実施例を示し図（ａ）は斜視図１図（ｂ）は
断面図、第６図は従来例を示し図（ａ）は斜視図１図（
ｂ）は断面図である。
配線部を示し、図（ａ）は斜視図、図（ｂ）は上面図１
図（ｃ）は図（ｂ）のＡＡ線に沿う断面図、第２図は第
１図の交差配線部分の形成方法を工程順に示し、図（ａ
）は上面図、図（ｂ）は図（ａ）のＡＡ線に沿う断面図
１図（Ｃ）は断面図、図（ｄ）は上面図、図（ｅ）は図
（ｄ）のＡＡ線に沿う断面図、図（ｆ）ないし図（ｈ）
はいずれも断面図、第３図は別の実施例の断面図、第４
図は第３図の実施例の形成方法を示す断面図、第５図は
さらに別の実施例を示し図（ａ）は斜視図１図（ｂ）は
断面図、第６図は従来例を示し図（ａ）は斜視図１図（
ｂ）は断面図である。
Claims (2)
- （１）半導体基板上に交差配線を有する半導体装置にお
いて、交差部分の下層配線が該半導体基板に設けられた
溝の中に形成され、かつ、上層配線と下層配線とが空間
によって隔てられてなることを特徴とする半導体装置。 - （２）下層配線が交差部分においてこの配線層厚よりも
大なる深さの溝内にあることを特徴とする特許請求の範
囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18366384A JPS6163040A (ja) | 1984-09-04 | 1984-09-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18366384A JPS6163040A (ja) | 1984-09-04 | 1984-09-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6163040A true JPS6163040A (ja) | 1986-04-01 |
Family
ID=16139750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18366384A Pending JPS6163040A (ja) | 1984-09-04 | 1984-09-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6163040A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013213728A (ja) * | 2012-04-02 | 2013-10-17 | Seiko Epson Corp | ジャイロセンサーおよび電子機器 |
| CN114152187A (zh) * | 2020-09-08 | 2022-03-08 | 亚德诺半导体国际无限责任公司 | 磁性多圈传感器及制作方法 |
-
1984
- 1984-09-04 JP JP18366384A patent/JPS6163040A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013213728A (ja) * | 2012-04-02 | 2013-10-17 | Seiko Epson Corp | ジャイロセンサーおよび電子機器 |
| CN114152187A (zh) * | 2020-09-08 | 2022-03-08 | 亚德诺半导体国际无限责任公司 | 磁性多圈传感器及制作方法 |
| EP3964850A1 (en) * | 2020-09-08 | 2022-03-09 | Analog Devices International Unlimited Company | A magnetic multi turn sensor and method of manufacture |
| US20220075010A1 (en) * | 2020-09-08 | 2022-03-10 | Analog Devices International Unlimited Company | Magnetic multi-turn sensor and method of manufacture |
| US11953567B2 (en) | 2020-09-08 | 2024-04-09 | Analog Devices International Unlimited Company | Magnetic multi-turn sensor and method of manufacture |
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