JPH0587132B2 - - Google Patents
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- JPH0587132B2 JPH0587132B2 JP61504422A JP50442286A JPH0587132B2 JP H0587132 B2 JPH0587132 B2 JP H0587132B2 JP 61504422 A JP61504422 A JP 61504422A JP 50442286 A JP50442286 A JP 50442286A JP H0587132 B2 JPH0587132 B2 JP H0587132B2
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- polyimide
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
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Description
請求の範囲
１ 集積回路のポリイミド層に先細形状のビア
（via）・ホールを作成する方法であつて、 前記ビア・ホールのために前記ポリイミド層の
上部領域を露呈させる初期開口部を形成するよう
に、前記ポリイミド層にSiO2層を沈積し、前記Si
O2層の上にフオトレジスト層を沈積する沈積工
程と、 前記露出されたポリイミド層部分をポリイミド
層の途中までほぼ垂直方向にエツチングし、同時
に前記初期開口部の側壁のフオトレジストを後方
にエツチングし、その結果、前記露出したポリイ
ミド部分の外辺部に隣接した前記SiO2層の細長い
辺を露出させるエツチング工程と、 前記SiO2層の露出した細長い辺をエツチングし
て前記ポリイミド層の露出した部分を広げる拡張
工程と、 前記エツチング工程を繰返すことにより前記ポ
リイミド層に段を形成し、拡大されて露出された
ポリイミド部分より更にポリイミドを取り除くと
共に、前記初期開口部の側壁のフオトレジストを
更に後方にエツチングする工程と、 少なくとも２回前記拡張工程を実行し、前記沈
積工程で最初に露出された前記ポリイミドの初期
開口部とほぼ一致する狭い底部を有する、段状で
上部から底方向に先細状になる一連の段差が設け
られたビア・ホールが形成されるように前記エツ
チング工程を伴う各工程を実行するようにしたこ
とを特徴とするビア・ホールを作成する方法。 ２ 前記ポリイミド層は少なくとも2.0μｍの厚さ
を有し、前記エツチング工程のそれぞれにより前
記ポリイミド層の0.2〜1.5μｍが取り除かれるこ
とを特徴とする請求の範囲第１項に記載の方法。 ３ 前記エツチング工程と前記拡張工程はそれぞ
れ異なるタイプのイオンにより反応性イオンエツ
チングでなされることを特徴とする請求の範囲第
１項に記載の方法。 ４ 前記エツチング工程と前記拡張工程とを所定
回数繰返すことにより前記ポリイミド層が完全に
貫通してエツチングされ、その後更にパターン化
された金属層を前記ポリイミド層に第１の厚さで
沈積し、同時に、前記エツチング工程の後に残つ
ている前記露出したポリイミド部分の側壁上に、
第１の厚さの少なくとも40％の第２の厚さで金属
層を沈積する工程を更に含むことを特徴とする請
求の範囲第１項に記載の方法。 ５ 前記SiO2層は前記フオトレジスト層の厚さの
１／５以下であることを特徴とする請求の範囲第１
項に記載の方法。 発明の背景 本願発明は集積回路に関し、特に回路内で金属
により相互に接続する方法に関する。 基本的には集積回路は表面に複数のトランジス
タが作られた半導体サブストレートから成つてい
る。これらトランジスタは、それぞれの絶縁層上
のトランジスタの上にある、１つあるいはそれ以
上の層から成る金属の導体によつて選択的に結合
されている。絶縁層を貫通する金属膜で覆われた
ビア・ホールは、異なる層の胴体を相互接続する
のに使用される。 しかし、このような構成のもつ本質的な問題
は、ビア・ホールの金属膜は絶縁層の上にある金
属導体よりも薄くなる傾向にあり、この厚みの減
少により、ビア・ホールによる抵抗が回路が適正
に動作する抵抗値よりもあまりにも高くなりすぎ
たり、あるいは事実上、開放回路となつてしまう
ことがある。高い形状比（即ち、幅に対する深さ
の比が大きい）を有するビア・ホールではこの問
題が最も発生しやすくなる。 上述した問題を解決しようとして、絶縁層上の
金属導体の厚みを増加させることにより、簡単に
ビア・ホールの金属膜の厚さを増やすことはでき
ない。これは各導体は本質的に断面において直角
であり、絶縁層の上にある導体は絶縁層の１つの
段を形成しているためである。 絶縁層が広い段状部分に亘つて沈積されると
き、絶縁層の厚みは均一でなくなる。いいかえれ
ば、絶縁層は段の端部で薄くなり、これは短絡の
原因ともなりうる。またフオトレジストの層が広
い段状部分に亘つて沈積されるとき、レジストは
その段の上部以外では薄くなる傾向にある。この
ことは次のパターンニング・プロセスの間に段の
上部より偶然にレジストが剥される原因ともな
る。 その結果として、より多くの金属を沈積してビ
ア・ホールの金属膜の厚みを増大させると、段の
カバレツジ（被度）の問題を悪化させるという板
ばさみ（ジレンマ）が発生する。 従つて、本願発明の目的は集積回路における上
述した問題を克服する、金属により相互接続させ
る改良された方法を提供することを目的とする。 発明の簡単な概要 本願発明によれば、ポリイミドの絶縁層上に導
体の各層を形成し、異なる層の導体間をポリイミ
ドの中を通る金属膜で覆われた先細形状のビア・
ホールにより接続することによつて、上述した目
的が達成できる。そしてこの先細形状のビア・ホ
ールは以下の工程によつて形成される。 ポリイミド層上に２酸化ケイ素（SiO2）の層
を、２酸化ケイ素（SiO2）層の上にフオトレジス
ト層を、ビア・ホール用のポリイミドの部分を露
出した開口部を有するように沈積する工程と、 ポリイミド層の途中までの露出したポリイミド
部をエツチングし、それと同時に、開口部の側壁
のフオトレジストを後方にエツチングする。これ
により、露出したポリイミド部の周辺（外辺部）
に隣接したSiO2の細長い部分を剥き出しにする工
程と、 SiO2の剥き出しになつた細長い部分をエツチン
グして、ポリイミドの露出部分を広げる工程と、 露出したポリイミド部分から更にポリイミドを
取り除くように、更には開口部の側壁のフオトレ
ジストを後方にエツチングするエツチング工程を
繰り返す。
（via）・ホールを作成する方法であつて、 前記ビア・ホールのために前記ポリイミド層の
上部領域を露呈させる初期開口部を形成するよう
に、前記ポリイミド層にSiO2層を沈積し、前記Si
O2層の上にフオトレジスト層を沈積する沈積工
程と、 前記露出されたポリイミド層部分をポリイミド
層の途中までほぼ垂直方向にエツチングし、同時
に前記初期開口部の側壁のフオトレジストを後方
にエツチングし、その結果、前記露出したポリイ
ミド部分の外辺部に隣接した前記SiO2層の細長い
辺を露出させるエツチング工程と、 前記SiO2層の露出した細長い辺をエツチングし
て前記ポリイミド層の露出した部分を広げる拡張
工程と、 前記エツチング工程を繰返すことにより前記ポ
リイミド層に段を形成し、拡大されて露出された
ポリイミド部分より更にポリイミドを取り除くと
共に、前記初期開口部の側壁のフオトレジストを
更に後方にエツチングする工程と、 少なくとも２回前記拡張工程を実行し、前記沈
積工程で最初に露出された前記ポリイミドの初期
開口部とほぼ一致する狭い底部を有する、段状で
上部から底方向に先細状になる一連の段差が設け
られたビア・ホールが形成されるように前記エツ
チング工程を伴う各工程を実行するようにしたこ
とを特徴とするビア・ホールを作成する方法。 ２ 前記ポリイミド層は少なくとも2.0μｍの厚さ
を有し、前記エツチング工程のそれぞれにより前
記ポリイミド層の0.2〜1.5μｍが取り除かれるこ
とを特徴とする請求の範囲第１項に記載の方法。 ３ 前記エツチング工程と前記拡張工程はそれぞ
れ異なるタイプのイオンにより反応性イオンエツ
チングでなされることを特徴とする請求の範囲第
１項に記載の方法。 ４ 前記エツチング工程と前記拡張工程とを所定
回数繰返すことにより前記ポリイミド層が完全に
貫通してエツチングされ、その後更にパターン化
された金属層を前記ポリイミド層に第１の厚さで
沈積し、同時に、前記エツチング工程の後に残つ
ている前記露出したポリイミド部分の側壁上に、
第１の厚さの少なくとも40％の第２の厚さで金属
層を沈積する工程を更に含むことを特徴とする請
求の範囲第１項に記載の方法。 ５ 前記SiO2層は前記フオトレジスト層の厚さの
１／５以下であることを特徴とする請求の範囲第１
項に記載の方法。 発明の背景 本願発明は集積回路に関し、特に回路内で金属
により相互に接続する方法に関する。 基本的には集積回路は表面に複数のトランジス
タが作られた半導体サブストレートから成つてい
る。これらトランジスタは、それぞれの絶縁層上
のトランジスタの上にある、１つあるいはそれ以
上の層から成る金属の導体によつて選択的に結合
されている。絶縁層を貫通する金属膜で覆われた
ビア・ホールは、異なる層の胴体を相互接続する
のに使用される。 しかし、このような構成のもつ本質的な問題
は、ビア・ホールの金属膜は絶縁層の上にある金
属導体よりも薄くなる傾向にあり、この厚みの減
少により、ビア・ホールによる抵抗が回路が適正
に動作する抵抗値よりもあまりにも高くなりすぎ
たり、あるいは事実上、開放回路となつてしまう
ことがある。高い形状比（即ち、幅に対する深さ
の比が大きい）を有するビア・ホールではこの問
題が最も発生しやすくなる。 上述した問題を解決しようとして、絶縁層上の
金属導体の厚みを増加させることにより、簡単に
ビア・ホールの金属膜の厚さを増やすことはでき
ない。これは各導体は本質的に断面において直角
であり、絶縁層の上にある導体は絶縁層の１つの
段を形成しているためである。 絶縁層が広い段状部分に亘つて沈積されると
き、絶縁層の厚みは均一でなくなる。いいかえれ
ば、絶縁層は段の端部で薄くなり、これは短絡の
原因ともなりうる。またフオトレジストの層が広
い段状部分に亘つて沈積されるとき、レジストは
その段の上部以外では薄くなる傾向にある。この
ことは次のパターンニング・プロセスの間に段の
上部より偶然にレジストが剥される原因ともな
る。 その結果として、より多くの金属を沈積してビ
ア・ホールの金属膜の厚みを増大させると、段の
カバレツジ（被度）の問題を悪化させるという板
ばさみ（ジレンマ）が発生する。 従つて、本願発明の目的は集積回路における上
述した問題を克服する、金属により相互接続させ
る改良された方法を提供することを目的とする。 発明の簡単な概要 本願発明によれば、ポリイミドの絶縁層上に導
体の各層を形成し、異なる層の導体間をポリイミ
ドの中を通る金属膜で覆われた先細形状のビア・
ホールにより接続することによつて、上述した目
的が達成できる。そしてこの先細形状のビア・ホ
ールは以下の工程によつて形成される。 ポリイミド層上に２酸化ケイ素（SiO2）の層
を、２酸化ケイ素（SiO2）層の上にフオトレジス
ト層を、ビア・ホール用のポリイミドの部分を露
出した開口部を有するように沈積する工程と、 ポリイミド層の途中までの露出したポリイミド
部をエツチングし、それと同時に、開口部の側壁
のフオトレジストを後方にエツチングする。これ
により、露出したポリイミド部の周辺（外辺部）
に隣接したSiO2の細長い部分を剥き出しにする工
程と、 SiO2の剥き出しになつた細長い部分をエツチン
グして、ポリイミドの露出部分を広げる工程と、 露出したポリイミド部分から更にポリイミドを
取り除くように、更には開口部の側壁のフオトレ
ジストを後方にエツチングするエツチング工程を
繰り返す。
第１図は本願発明に従つてテーパ状（先細形
状）にされた金属膜でコーテイングされたビア・
ホールの拡大断面図である。 第２ａ〜ｈ図は本発明に係る第１図の構造を作
成する工程を例示した図である。 第３図は実際に製作された第１図の構造の顕微
鏡写真である。第４図は比較のための従来技術に
より金属膜でコーテイングされたビア・ホールの
顕微鏡写真である。
状）にされた金属膜でコーテイングされたビア・
ホールの拡大断面図である。 第２ａ〜ｈ図は本発明に係る第１図の構造を作
成する工程を例示した図である。 第３図は実際に製作された第１図の構造の顕微
鏡写真である。第４図は比較のための従来技術に
より金属膜でコーテイングされたビア・ホールの
顕微鏡写真である。
まず第１図を参照して、本願発明の好適な一実
施例１０の詳細を説明する。具体例１０は半導体
サブストレート１１を含み、このサブストレート
には、サブストレートの上部表面部１１ａに集積
された複数のバイポーラトランジスタ１２があ
る。これらのトランジスタ１２は従来からある形
式のものであるため、単に略図で示されている。 トランジスタ１２の上に重なつて２酸化ケイ素
（SiO2）層１３があり、トランジスタ１２を相互
に接続する導体１４の１つの水平面が層１３の上
部にある。ポリイミド１５の層は層１３の上にあ
り、ポリイミド層はまた導体の選択された部分を
露出させているビア・ホール１６を除いて、導体
１４を覆つている。他の層である金属導体１７は
ポリイミド層１５の上に重なつており、それら導
体の金属はビア・ホール１６の側壁を覆い、その
結果導体１４と電気的に接続されている。 上述した具体例１０の主な特徴は、各ビア・ホ
ール１６が先細形状（テーパ状）の側壁を有して
いることである。１つの実施例においては、この
テーパは複数の階段１６ａのような形状である。
他の実施例では、側壁は先細形状１６ｂを有して
いる。いずれの場合も、これらのテーパ１６ａと
１６ｂが、側壁に沈積された導体１７の金属の厚
さを、ポリイミド層１５の上部の金属層の厚さに
比例して増やすようにしている。 第２ａ〜２ｈ図は先細形状のビア・ホール１６
を作成する好適なプロセスを例示したものであ
る。ここでは、参照記号１５は第１図に示したも
のと同様なポリイミド層を示している。層１５の
下にある全ての構造（即ち、構成要素１１〜１
４）は従来例の工程で作成されるものであり、こ
こでは再び例示しない。 まず初めに第２ａ図では、厚いポリイミド層１
５（例えば、3μｍ）が下にある構成要素１４と
１３上に、パターン化されない形で沈積される。
その後、薄いSiO2層１８は（例えば0.3μｍ）がポ
リイミド層１５の上に沈積され、厚いフオトレジ
スト層１９（例えば3μｍ）が層１８の上に沈積
される。レジスト１９の選択された部分（例えば
３×3μｍ2）がポリイミド１５の部分２０に亘つ
て取り除かれ、そこにビア・ホール１６が作られ
る。これはフオトレジスト１９を部分２０の広さ
に亘つて露光し、そのあとで露出したレジストを
選択してエツチングすることによつて得られる。 その後、第２ｂ図〜２ｇ図で例示されたよう
に、反応性イオンエツチング・シーケンスの結
果、図に示した構成が得られる。このシーケンス
において、２つの異なる反応性イオンガスが使用
される。ガス２１の１つはSiO2をエツチングし、
他のガス２２はフオトレジストをポリイミドとと
もにエツチングする。ふさわしくは、ガス２１は
75SCCMのCHF3と3SCCMの酸素（O2）であり、
ガス２２は70SCCMの酸素（O2）である。
（SCCMは標準的cm3／分） 始めに、第２ｂ図に示したように、反応性イオ
ンエツチングは、ガス２１により部分２０上の露
出したSiO2層１８を取り除くことにより行われ
る。その後、第２ｃ図に例示したように、反応性
イオンエツチングが、ガス２２によつて部分２０
のポリイミド層１５の途中（例えば約1μｍ中に）
までエツチングすることにより得られる。同時に
部分２０の開口部の側壁上のフオトレジスト１４
は、ガス２２によつて後方にエツチングされる。
この後方へのエツチング量は部分２０がエツチン
グされる深さの0.1〜0.5倍である。側壁上のレジ
スト１９の傾斜がより垂直のときは、後方にエツ
チングされる量は減少する。 その後、第２ｄ図に示したように、他の反応性
イオンエツチングがガス２１によつてなされる。
これは第２ｃ図のエツチングによつて露出された
SiO2の細長い部分１８ａを取り除く。こうして露
出したポリイミド２０の部分２０のサイズは大き
くなる。 その後、第２ｅ図で示した様に、他の反応性イ
オンエツチングがガス２２によつて行われる。こ
のエツチングは、露出したポリイミド部分２０を
更に層１５の中（約1μｍ内側に）にエツチング
するもので、層１５を貫通することはない。そし
てまた同時に、部分２０の開口部の側壁上のフオ
トレジスト１９が後方にエツチングされる。 そして第２ｆ図で示されたように、更に他の反
応性イオンエツチングがガス２２でなされる。こ
れにより第２ｅ図のエツチングによつて露出され
たSiO2層の他の細長い部分１８ｂを取り除き、露
出したポリイミド部分２０のサイズが再び大きく
なる。 その後、第２ｇ図で示したように、最後の反応
性イオンエツチングがガス２２でなされる。この
エツチングはポリイミド層１５を露出部分２０で
貫通し、ビア・ホール１６の形状を作りあげる。
その後、SiO2層１８に沿つて残りのフオトレジス
ト１９が第２ｇ図のように除かれる。そしてパタ
ーン化された金属導体１７が第２ｈ図で示したよ
うに沈積される。 SiO2とフオトレジスト及びポリイミドが上述し
た様にエツチングされると、ビア・ホール１６の
側壁は階段状に形成される。しかし、階段の幅が
減少するにつれて、階段の角が削り取られる傾向
にある。その結果、側壁は丁度ビア・ホールの上
部に１つの小さな垂直段があり、ビア・ホールの
残り部分を通してスムーズなテーパとなつている
形状１６ｂとなる。 好ましくは、ガス２２によるエツチング段の
各々は、ポリイミド層１５に0.2〜1.5μｍ入り込
んでいるだけである。実験によつて証明されたよ
うに、こうすることにより、ビア・ホールの側壁
の全ての場所で、金属１７をポリイミド層の上部
にある金属１７の少なくとも40％の厚さにするこ
とができる。 上述したプロセスで作成された実際の金属膜コ
ーテイングされたビア・ホールの顕微鏡写真を第
３図に示す。この写真を観察すると、ポリイミド
層１５の上部の金属層導体１７は約1.0μｍの厚さ
で、ビア・ホール１６の側壁の金属は約0.5〜
1.0μｍの厚さである。 それに比べ、第４図はビア・ホールが垂直な壁
で形成された同様な回路の顕微鏡写真である。こ
の図はポリイミド層の上部の金属導体もまた1μ
ｍの層であるが、垂直な側壁のある部分の金属は
たつた約0.1μｍの厚さである。 本願発明の好適な具体例とそれを形成する方法
は詳細に説明された。しかしながら更に、本願の
性質及び要旨から外れることなく多くの変更や修
正が可能である。 例えば、エツチング工程で使用されるガス２１
とガス２２の回数を、ポリイミド層１５の厚さが
増えるにつれて増やしても良い。第２ａ〜２ｈ図
において、ガス２２でなされる合計３回のエツチ
ングはポリイミド層が3μｍの厚さで、ガス２２
による各エツチングはその層の中に1μｍ入り込
んでいる。 他の変更は、ポリイミド層は集積回路の他の有
機体の絶縁物質に置き換えてもよく。SiO2層１８
はチタンのような無機の絶縁物質であつてもよ
い。またフオトレジスト１９はポリメタリル酸メ
チルの様な、有機体のマスキング物質で置き換え
られる。ここで重要なことは、層１５と１９で使
用される有機物質は本質的にガス２２で同じ割合
でエツチングされるが、ガス２０では認める程に
エツチングされない。一方、層１８に使用された
無機物質はガス２１によつて選択的にエツチング
されるが、ガス２２ではエツチングされない。 従つて、上述した詳細な説明に対し多くの変更
が可能であるが、本願発明はこれら詳細な説明に
限定されるものでなく、添付したクレームによつ
て定義されるものである。
施例１０の詳細を説明する。具体例１０は半導体
サブストレート１１を含み、このサブストレート
には、サブストレートの上部表面部１１ａに集積
された複数のバイポーラトランジスタ１２があ
る。これらのトランジスタ１２は従来からある形
式のものであるため、単に略図で示されている。 トランジスタ１２の上に重なつて２酸化ケイ素
（SiO2）層１３があり、トランジスタ１２を相互
に接続する導体１４の１つの水平面が層１３の上
部にある。ポリイミド１５の層は層１３の上にあ
り、ポリイミド層はまた導体の選択された部分を
露出させているビア・ホール１６を除いて、導体
１４を覆つている。他の層である金属導体１７は
ポリイミド層１５の上に重なつており、それら導
体の金属はビア・ホール１６の側壁を覆い、その
結果導体１４と電気的に接続されている。 上述した具体例１０の主な特徴は、各ビア・ホ
ール１６が先細形状（テーパ状）の側壁を有して
いることである。１つの実施例においては、この
テーパは複数の階段１６ａのような形状である。
他の実施例では、側壁は先細形状１６ｂを有して
いる。いずれの場合も、これらのテーパ１６ａと
１６ｂが、側壁に沈積された導体１７の金属の厚
さを、ポリイミド層１５の上部の金属層の厚さに
比例して増やすようにしている。 第２ａ〜２ｈ図は先細形状のビア・ホール１６
を作成する好適なプロセスを例示したものであ
る。ここでは、参照記号１５は第１図に示したも
のと同様なポリイミド層を示している。層１５の
下にある全ての構造（即ち、構成要素１１〜１
４）は従来例の工程で作成されるものであり、こ
こでは再び例示しない。 まず初めに第２ａ図では、厚いポリイミド層１
５（例えば、3μｍ）が下にある構成要素１４と
１３上に、パターン化されない形で沈積される。
その後、薄いSiO2層１８は（例えば0.3μｍ）がポ
リイミド層１５の上に沈積され、厚いフオトレジ
スト層１９（例えば3μｍ）が層１８の上に沈積
される。レジスト１９の選択された部分（例えば
３×3μｍ2）がポリイミド１５の部分２０に亘つ
て取り除かれ、そこにビア・ホール１６が作られ
る。これはフオトレジスト１９を部分２０の広さ
に亘つて露光し、そのあとで露出したレジストを
選択してエツチングすることによつて得られる。 その後、第２ｂ図〜２ｇ図で例示されたよう
に、反応性イオンエツチング・シーケンスの結
果、図に示した構成が得られる。このシーケンス
において、２つの異なる反応性イオンガスが使用
される。ガス２１の１つはSiO2をエツチングし、
他のガス２２はフオトレジストをポリイミドとと
もにエツチングする。ふさわしくは、ガス２１は
75SCCMのCHF3と3SCCMの酸素（O2）であり、
ガス２２は70SCCMの酸素（O2）である。
（SCCMは標準的cm3／分） 始めに、第２ｂ図に示したように、反応性イオ
ンエツチングは、ガス２１により部分２０上の露
出したSiO2層１８を取り除くことにより行われ
る。その後、第２ｃ図に例示したように、反応性
イオンエツチングが、ガス２２によつて部分２０
のポリイミド層１５の途中（例えば約1μｍ中に）
までエツチングすることにより得られる。同時に
部分２０の開口部の側壁上のフオトレジスト１４
は、ガス２２によつて後方にエツチングされる。
この後方へのエツチング量は部分２０がエツチン
グされる深さの0.1〜0.5倍である。側壁上のレジ
スト１９の傾斜がより垂直のときは、後方にエツ
チングされる量は減少する。 その後、第２ｄ図に示したように、他の反応性
イオンエツチングがガス２１によつてなされる。
これは第２ｃ図のエツチングによつて露出された
SiO2の細長い部分１８ａを取り除く。こうして露
出したポリイミド２０の部分２０のサイズは大き
くなる。 その後、第２ｅ図で示した様に、他の反応性イ
オンエツチングがガス２２によつて行われる。こ
のエツチングは、露出したポリイミド部分２０を
更に層１５の中（約1μｍ内側に）にエツチング
するもので、層１５を貫通することはない。そし
てまた同時に、部分２０の開口部の側壁上のフオ
トレジスト１９が後方にエツチングされる。 そして第２ｆ図で示されたように、更に他の反
応性イオンエツチングがガス２２でなされる。こ
れにより第２ｅ図のエツチングによつて露出され
たSiO2層の他の細長い部分１８ｂを取り除き、露
出したポリイミド部分２０のサイズが再び大きく
なる。 その後、第２ｇ図で示したように、最後の反応
性イオンエツチングがガス２２でなされる。この
エツチングはポリイミド層１５を露出部分２０で
貫通し、ビア・ホール１６の形状を作りあげる。
その後、SiO2層１８に沿つて残りのフオトレジス
ト１９が第２ｇ図のように除かれる。そしてパタ
ーン化された金属導体１７が第２ｈ図で示したよ
うに沈積される。 SiO2とフオトレジスト及びポリイミドが上述し
た様にエツチングされると、ビア・ホール１６の
側壁は階段状に形成される。しかし、階段の幅が
減少するにつれて、階段の角が削り取られる傾向
にある。その結果、側壁は丁度ビア・ホールの上
部に１つの小さな垂直段があり、ビア・ホールの
残り部分を通してスムーズなテーパとなつている
形状１６ｂとなる。 好ましくは、ガス２２によるエツチング段の
各々は、ポリイミド層１５に0.2〜1.5μｍ入り込
んでいるだけである。実験によつて証明されたよ
うに、こうすることにより、ビア・ホールの側壁
の全ての場所で、金属１７をポリイミド層の上部
にある金属１７の少なくとも40％の厚さにするこ
とができる。 上述したプロセスで作成された実際の金属膜コ
ーテイングされたビア・ホールの顕微鏡写真を第
３図に示す。この写真を観察すると、ポリイミド
層１５の上部の金属層導体１７は約1.0μｍの厚さ
で、ビア・ホール１６の側壁の金属は約0.5〜
1.0μｍの厚さである。 それに比べ、第４図はビア・ホールが垂直な壁
で形成された同様な回路の顕微鏡写真である。こ
の図はポリイミド層の上部の金属導体もまた1μ
ｍの層であるが、垂直な側壁のある部分の金属は
たつた約0.1μｍの厚さである。 本願発明の好適な具体例とそれを形成する方法
は詳細に説明された。しかしながら更に、本願の
性質及び要旨から外れることなく多くの変更や修
正が可能である。 例えば、エツチング工程で使用されるガス２１
とガス２２の回数を、ポリイミド層１５の厚さが
増えるにつれて増やしても良い。第２ａ〜２ｈ図
において、ガス２２でなされる合計３回のエツチ
ングはポリイミド層が3μｍの厚さで、ガス２２
による各エツチングはその層の中に1μｍ入り込
んでいる。 他の変更は、ポリイミド層は集積回路の他の有
機体の絶縁物質に置き換えてもよく。SiO2層１８
はチタンのような無機の絶縁物質であつてもよ
い。またフオトレジスト１９はポリメタリル酸メ
チルの様な、有機体のマスキング物質で置き換え
られる。ここで重要なことは、層１５と１９で使
用される有機物質は本質的にガス２２で同じ割合
でエツチングされるが、ガス２０では認める程に
エツチングされない。一方、層１８に使用された
無機物質はガス２１によつて選択的にエツチング
されるが、ガス２２ではエツチングされない。 従つて、上述した詳細な説明に対し多くの変更
が可能であるが、本願発明はこれら詳細な説明に
限定されるものでなく、添付したクレームによつ
て定義されるものである。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US78083385A | 1985-09-27 | 1985-09-27 | |
| US780833 | 1985-09-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62502646A JPS62502646A (ja) | 1987-10-08 |
| JPH0587132B2 true JPH0587132B2 (ja) | 1993-12-15 |
Family
ID=25120845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61504422A Granted JPS62502646A (ja) | 1985-09-27 | 1986-08-15 | ポリイミドに先細形状のビア・ホ−ルを作成する方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4832788A (ja) |
| EP (1) | EP0241480B1 (ja) |
| JP (1) | JPS62502646A (ja) |
| AT (1) | ATE68912T1 (ja) |
| CA (1) | CA1266724A (ja) |
| DE (1) | DE3682195D1 (ja) |
| WO (1) | WO1987002179A1 (ja) |
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|---|---|---|---|---|
| DE3776325D1 (de) * | 1987-04-16 | 1992-03-05 | Ibm | Verfahren zur herstellung von kontaktoeffnungen in einer doppellagenisolation. |
| JPH023938A (ja) * | 1988-06-20 | 1990-01-09 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| US4902377A (en) * | 1989-05-23 | 1990-02-20 | Motorola, Inc. | Sloped contact etch process |
| FR2669466B1 (fr) * | 1990-11-16 | 1997-11-07 | Michel Haond | Procede de gravure de couches de circuit integre a profondeur fixee et circuit integre correspondant. |
| US5315312A (en) * | 1991-05-06 | 1994-05-24 | Copytele, Inc. | Electrophoretic display panel with tapered grid insulators and associated methods |
| US5180689A (en) * | 1991-09-10 | 1993-01-19 | Taiwan Semiconductor Manufacturing Company | Tapered opening sidewall with multi-step etching process |
| EP0570609B1 (de) * | 1992-05-20 | 1999-11-03 | International Business Machines Corporation | Verfahren zum Erzeugen einer mehrstufigen Struktur in einem Substrat |
| US5308415A (en) * | 1992-12-31 | 1994-05-03 | Chartered Semiconductor Manufacturing Pte Ltd. | Enhancing step coverage by creating a tapered profile through three dimensional resist pull back |
| US6475903B1 (en) | 1993-12-28 | 2002-11-05 | Intel Corporation | Copper reflow process |
| US5614114A (en) * | 1994-07-18 | 1997-03-25 | Electro Scientific Industries, Inc. | Laser system and method for plating vias |
| US5593606A (en) * | 1994-07-18 | 1997-01-14 | Electro Scientific Industries, Inc. | Ultraviolet laser system and method for forming vias in multi-layered targets |
| US5841099A (en) * | 1994-07-18 | 1998-11-24 | Electro Scientific Industries, Inc. | Method employing UV laser pulses of varied energy density to form depthwise self-limiting blind vias in multilayered targets |
| US5444007A (en) * | 1994-08-03 | 1995-08-22 | Kabushiki Kaisha Toshiba | Formation of trenches having different profiles |
| US5654232A (en) * | 1994-08-24 | 1997-08-05 | Intel Corporation | Wetting layer sidewalls to promote copper reflow into grooves |
| US5453403A (en) * | 1994-10-24 | 1995-09-26 | Chartered Semiconductor Manufacturing Pte, Ltd. | Method of beveled contact opening formation |
| GB9600469D0 (en) | 1996-01-10 | 1996-03-13 | Secr Defence | Three dimensional etching process |
| US5891803A (en) * | 1996-06-26 | 1999-04-06 | Intel Corporation | Rapid reflow of conductive layers by directional sputtering for interconnections in integrated circuits |
| US5893758A (en) * | 1996-06-26 | 1999-04-13 | Micron Technology, Inc. | Etching method for reducing cusping at openings |
| EP0822582B1 (en) * | 1996-08-01 | 2003-10-01 | Surface Technology Systems Plc | Method of etching substrates |
| GB9616225D0 (en) | 1996-08-01 | 1996-09-11 | Surface Tech Sys Ltd | Method of surface treatment of semiconductor substrates |
| US6025256A (en) * | 1997-01-06 | 2000-02-15 | Electro Scientific Industries, Inc. | Laser based method and system for integrated circuit repair or reconfiguration |
| US6187685B1 (en) | 1997-08-01 | 2001-02-13 | Surface Technology Systems Limited | Method and apparatus for etching a substrate |
| US5880030A (en) * | 1997-11-25 | 1999-03-09 | Intel Corporation | Unlanded via structure and method for making same |
| US6143476A (en) * | 1997-12-12 | 2000-11-07 | Applied Materials Inc | Method for high temperature etching of patterned layers using an organic mask stack |
| TW505984B (en) | 1997-12-12 | 2002-10-11 | Applied Materials Inc | Method of etching patterned layers useful as masking during subsequent etching or for damascene structures |
| US6417013B1 (en) | 1999-01-29 | 2002-07-09 | Plasma-Therm, Inc. | Morphed processing of semiconductor devices |
| SG112804A1 (en) * | 2001-05-10 | 2005-07-28 | Inst Of Microelectronics | Sloped trench etching process |
| JP4571785B2 (ja) * | 2003-05-30 | 2010-10-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7262123B2 (en) * | 2004-07-29 | 2007-08-28 | Micron Technology, Inc. | Methods of forming wire bonds for semiconductor constructions |
| US7282802B2 (en) * | 2004-10-14 | 2007-10-16 | International Business Machines Corporation | Modified via bottom structure for reliability enhancement |
| JP2019121750A (ja) * | 2018-01-11 | 2019-07-22 | 東京エレクトロン株式会社 | エッチング方法およびエッチング装置 |
| US11189523B2 (en) * | 2019-06-12 | 2021-11-30 | Nanya Technology Corporation | Semiconductor structure and fabrication method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208859A (ja) * | 1983-05-10 | 1984-11-27 | ブリティシュ・テレコミュニケーションズ・パブリック・リミテッド・カンパニ | 半導体ウエハおよびその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3808069A (en) * | 1972-03-15 | 1974-04-30 | Bell Telephone Labor Inc | Forming windows in composite dielectric layers |
| US4472240A (en) * | 1981-08-21 | 1984-09-18 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing semiconductor device |
| US4514252A (en) * | 1982-11-18 | 1985-04-30 | Hewlett-Packard Company | Technique of producing tapered features in integrated circuits |
| US4495220A (en) * | 1983-10-07 | 1985-01-22 | Trw Inc. | Polyimide inter-metal dielectric process |
| JPS60140720A (ja) * | 1983-12-28 | 1985-07-25 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US4487652A (en) * | 1984-03-30 | 1984-12-11 | Motorola, Inc. | Slope etch of polyimide |
| FR2563048B1 (fr) * | 1984-04-13 | 1986-05-30 | Efcis | Procede de realisation de contacts d'aluminium a travers une couche isolante epaisse dans un circuit integre |
| US4484979A (en) * | 1984-04-16 | 1984-11-27 | At&T Bell Laboratories | Two-step anisotropic etching process for patterning a layer without penetrating through an underlying thinner layer |
| US4522681A (en) * | 1984-04-23 | 1985-06-11 | General Electric Company | Method for tapered dry etching |
| US4560436A (en) * | 1984-07-02 | 1985-12-24 | Motorola, Inc. | Process for etching tapered polyimide vias |
-
1986
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- 1986-09-19 CA CA000518649A patent/CA1266724A/en not_active Expired - Fee Related
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1987
- 1987-05-21 US US07/053,554 patent/US4832788A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208859A (ja) * | 1983-05-10 | 1984-11-27 | ブリティシュ・テレコミュニケーションズ・パブリック・リミテッド・カンパニ | 半導体ウエハおよびその製造方法 |
Also Published As
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