KR20030063681A - 반도체 소자의 퓨즈 형성방법 - Google Patents
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Abstract
선택된 퓨즈를 단선하기 위하여 레이저를 조사할 때 인접 퓨즈의 손상이 없을 뿐 아니라, 좀 더 조밀한 피치의 퓨즈를 얻기 위한 퓨즈 형성방법을 개시한다. 본 발명은 퓨즈로 이용될 하부 배선에 접속되는 상부 배선을 패터닝하는 동시에, 퓨즈 단선시 하부 배선에서 레이저 타겟 스폿이 될 부위에 그루브를 형성한다. 이에 따라, 단선 용적, 즉 레이저가 조사되는 부분을 현저히 작게 만들므로, 단선을 용이하게 하며 짧은 시간동안 소량의 에너지로 레이저를 조사하더라도 단선 성공률을 높일 수 있다. 따라서, 단선되는 퓨즈에 인접한 퓨즈에 과도한 스트레스가 가해지는 것이 방지되므로 인접 퓨즈의 손상이 없을 뿐 아니라, 퓨즈를 소정 피치 이하로 패킹할 수 있게 되므로, 퓨즈 밀도(단위 면적당 퓨즈의 개수)를 증가시킬 수 있다.
Description
본 발명은 반도체 소자의 제조방법 중 퓨즈 형성방법에 관한 것으로, 특히선택된 퓨즈를 단선하기 위하여 레이저를 조사할 때 인접 퓨즈의 손상이 없을 뿐 아니라, 더 높은 단선성공률 및 조밀한 피치의 퓨즈구조를 얻기 위한 퓨즈 형성방법에 관한 것이다.
반도체 메모리 소자의 메모리 용량은 계속적으로 증가될 것이 요구되고 있는데, 메모리 용량의 증가는 개별적인 구성요소의 크기를 감소시켜 달성될 수 있다. 그런데, 구성요소의 크기가 감소되어 단위 면적당 구성요소의 밀도가 증가하게 됨에 따라, 결함있는 구성요소 비율도 증가하는 부작용이 있다. 결함있는 구성요소를 포함하는 칩은 불량품으로 처리되어 수율을 감소시킨다.
이런 문제를 해결하기 위하여, 스페어 회로 또는 여분의 회로가 칩 내에 제공되어, 스페어 구성요소가 결함있는 구성요소를 대체한다. 이렇게 결함 등으로 동작하지 않는 회로를 여분의 회로로 대체하는 공정을 리페어(repair) 공정이라고 한다. 그리고, 일부 회로의 특성을 응용에 맞게 변경하는 트리밍(trimming) 공정이 수행되기도 한다.
이러한 리페어나 트리밍 공정은 소정의 배선 일부에 레이저를 조사하여 단선시킴으로써 수행된다. 이렇게 레이저의 조사에 의해 단선되는 배선을 퓨즈라 한다. 그리고 이러한 퓨즈가 밀집된 지역을 여기서는 퓨즈부라 한다. 단선된 퓨즈는 전류를 차단하므로, 높은 전도성 상태에서 낮은 전도성(예컨대, 비전도성) 상태로 전환된다.
도 1은 복수개의 퓨즈(2, 4, 6, 8)를 갖는 퓨즈부(10)를 도시한다. 복수개의 퓨즈(2, 4, 6, 8)는 본래의 비단선 상태, 즉 전도성 상태에 있다.
도 2를 참조하면, 퓨즈(4)를 통하여 흐르는 전류를 차단하기 위해 레이저를 조사하여 퓨즈(4)를 단선한다. 단선되는 퓨즈(4)와 이에 인접하는 퓨즈(2, 6)는 주어진 레이저 파장과 스폿(spot) 크기에 의해 매우 근접하게 위치된다. 이에 따라, 퓨즈 단선 공정 중에 인접한 퓨즈는 부주의하게 단선 혹은 절단되어 반도체 소자에 결함이 생기거나, 인접영역과의 링크 등이 발생되거나, 적어도 인접하는 퓨즈에 심각한 물리적 손상을 야기할 가능성이 있다. 또한, 레이저 에너지에 의한 스트레스로 인한 균열(11)이 퓨즈(4)로부터 발전하여 인접하는 퓨즈에 손상을 야기할 수 있다.
이에 따라, 퓨즈 단선시에 인접하는 퓨즈에 영향을 미치지 않도록 퓨즈를 보호하기 위한 다수의 방법이 발전되어 왔다. 초기에는 단선시 발생하는 지나친 균열 및 인접 회로 소자 또는 다른 퓨즈에 대한 손상을 방지하기 위해, 퓨즈간의 거리를 충분히 유지함으로써 이러한 문제를 해결하였다. 그러나, 반도체 소자가 점점 고집적화됨에 따라 배선간의 조밀한 피치가 요구되어, 피치의 거리를 줄이기 위해 퓨즈 사이에 균열차단 구조물을 첨가하거나, 혹은 퓨즈 패턴을 다양하게 형성하여 더욱 높은 신뢰성을 갖는 퓨즈부를 형성하고자 하였다.
도 3은 복수개의 퓨즈(12, 14, 16)로 구성된 퓨즈부(20)를 나타낸다. 퓨즈부(20) 내의 퓨즈 사이에는 부가구조물(23, 25)이 배치된다. 부가구조물(23, 25)은 전형적으로 텅스텐(W)이나 몰리브데늄(Mo)과 같은 배리어 재료로 구성되어, 퓨즈(14)가 레이저에 의해 단선될 때 균열정지부로서 작용한다. 따라서, 균열(21)은 퓨즈(14)로부터 발전하여 부가구조물(23, 25)에서 저지된다.
그러나, 이러한 방법은 피치의 간격을 어느 정도 감소시킬 수는 있으나, 기본적으로 균열차단 구조물의 첨가로 인한 피치 간격의 증가로 도리어 칩 면적을 증가시키는 문제점을 가지고 있다. 그리고, 퓨즈 사이에 도입된 균열차단 구조물은 조밀한 피치에서는 작용하지 않는다. 그 이유는 균열차단 구조물 자체가 레이저에 의해 용발되어 인접한 퓨즈 또는 그 다음의 회로 소자에 손상을 일으키기 때문이다.
DRAM의 경우, 대개 비트라인 또는 워드라인이 퓨즈로서 사용되며, 메모리 소자가 아닌 다른 반도체 소자에서는 다른 배선이 퓨즈로서 사용될 수도 있다. 근래에는 DRAM에서 금속배선을 퓨즈로 사용하기도 한다. 이처럼 금속배선을 퓨즈로 사용하는 경우 금속배선의 두께와 너비가 비트라인 또는 워드라인의 경우보다 상대적으로 더욱 커지므로 앞서 언급한 문제가 더욱 심각하다.
본 발명이 이루고자 하는 기술적 과제는, 선택된 퓨즈를 단선하기 위하여 레이저를 조사할 때 인접 퓨즈의 손상이 없을 뿐 아니라, 좀더 조밀한 피치의 퓨즈를 얻기 위한 반도체 소자의 퓨즈 형성방법을 제공하는 것이다.
도 1 내지 도 3은 종래의 반도체 소자의 퓨즈부를 도시한 평면도들이다.
도 4a, 도 5a, 도 6a 및 도 7a는 본 발명의 제 1 실시예에 따라 반도체 소자의 퓨즈를 형성하는 과정을 도시한 평면도들이고, 도 4b, 도 5b, 도 6b 및 도 7b는 각각 도 4a, 도 5a, 도 6a 및 도 7a에서 b-b'를 따라 절취한 단면도들이다.
도 8은 본 발명의 제 2 실시예에 따라 반도체 소자의 퓨즈를 형성하는 방법을 설명하는 도면이다.
도 9는 본 발명의 제 3 실시예에 따라 반도체 소자의 퓨즈를 형성하는 방법을 설명하는 도면이다.
도 10은 본 발명의 제 1 실시예에 따라 형성되는 퓨즈의 미세구조를 관찰하기 위하여, 실제 제작한 샘플의 평면도이다.
도 11은 도 10에 나타낸 샘플의 단면 FIB(Focused Ion Beam) 사진이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 퓨즈 형성방법은 다음과 같이 이루어진다. 먼저, 기판 상에 퓨즈로 이용될 하부 배선을 형성한 다음, 상기 하부 배선을 포함하는 기판 상에 절연막을 형성한다. 상기 절연막을 식각하여, 상기 하부 배선에서 퓨즈 단선시 레이저 타겟 스폿이 될 부분을 일부 노출시키는 홀, 및 상기 하부 배선과 상기 절연막 상에 형성될 상부 배선의 전기적 접속을 위한 비아홀을 형성한다. 상기 홀 및 비아홀이 형성된 절연막 상에 상부 배선을 이룰 도전물질층을 증착함과 동시에, 상기 홀과 비아홀을 상기 도전물질층으로 충진한다. 상기 도전물질층을 패터닝하여 상기 비아홀을 충진하는 도전물질층에 의해 상기 하부 배선과 접속되는 상부 배선을 상기 레이저 타겟 스폿 이외의 부분에 형성한다. 이와 동시에, 상기 홀을 충진하는 도전물질층 및 그 하부의 하부 배선도 식각하여 상기 레이저 타겟 스폿이 될 부분에 그루브를 형성한다. 그루브가 형성되면 퓨즈 단선시 하부 배선의 단선 용적, 즉 레이저가 조사되는 부분이 현저히 감소되므로, 퓨즈 단선시 짧은 시간동안 소량의 에너지로 레이저를 조사하더라도 하부 배선이 성공적으로 단선되고, 단선되는 하부 배선 주변부에 가해지는 손상을 최소화할 수 있게 된다.
따라서, 본 발명에 따르면 단선 성공률을 높일 수 있다. 단선되는 퓨즈에 인접한 퓨즈에 과도한 스트레스가 가해지는 것이 방지되므로 인접 퓨즈의 손상이 없을 뿐 아니라, 퓨즈를 소정 피치 이하로 패킹할 수 있게 되므로, 퓨즈 밀도(단위 면적당 퓨즈의 개수)를 증가시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 기술하는 실시예들에 한정되는 것으로 해석되어서는 안된다. 이하에서, 어느 막이 다른 막의 상부에 존재하는 것으로 설명될 때, 이는 다른 막 위에 바로 존재할 수도 있고, 그 사이에 제 3의 막이 개재될 수도 있다.
도 4a, 도 5a, 도 6a 및 도 7a는 본 발명의 제 1 실시예에 따라 반도체 소자의 퓨즈를 형성하는 과정을 도시한 평면도들이고, 도 4b, 도 5b, 도 6b 및 도 7b는 각각 도 4a, 도 5a, 도 6a 및 도 7a에서 b-b'를 따라 절취한 단면도들이다.
도 4a와 도 4b를 참조하면, 기판(100) 상에 층간절연막(110)을 형성하여 기판(100)과 그 상부에 형성될 구조물을 절연시킨다. 층간절연막(110)으로서, BPSG(Boron Phosphorous Silicate Glass), PSG(Phosphorous Silicate Glass), SOG(Spin On Glass), TEOS(Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass)막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나를 형성할 수 있다. 물론 실리콘 질화물과 같은 절연물을 증착하여 형성할 수도 있다.
층간절연막(110) 상에 퓨즈로 이용될 하부 배선(112, 114, 116)을 형성한다. 예를 들어, 층간절연막(110) 전면에 금속, 이를테면 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)를 증착한다. 이 때, 금속의 증착은 화학적 기상 증착(Chemical Vapor Deposition : CVD)이나 물리적 기상 증착(Physical Vapor Deposition : PVD)에 의할 수 있다. 다음에, 증착된 금속을 사진 식각 방법에 의해 패터닝하여 도 4a에 나타낸 바와 같이 라인 타입의 하부 배선(112, 114, 116)을 형성한다. 이와 같이 금속을 이용하는 경우에는, 금속층 하부에 장벽금속층을 포함할 수도 있다. 물론, 퓨즈로 이용될 하부 배선(112, 114, 116)은 설계의도에 따라서, 라인 타입이 아닌 다양한 형태의 패턴으로 구현될 수 있다.
도 5a와 도 5b를 참조하면, 하부 배선(112, 114, 116)을 포함하는 기판(100) 상에 절연막(120)을 형성한다. 절연막(120)도 층간절연막(110)과 마찬가지로,BPSG, PSG, SOG, TEOS, USG막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나를 이용하여 형성할 수 있다. 물론 실리콘 질화물과 같은 절연물을 증착하여 형성할 수도 있다. 필요하다면, 이와 같은 막질을 형성한 후 평탄화 단계를 수행할 수도 있다. 예를 들어, 화학적 기계적 연마(Chemical Mechanical Polishing)를 수행할 수도 있다. 도면에서, 층간절연막 및 절연막(110, 120)은 편의상 각각 하나의 막으로 도시하였지만, 실제로는 여러 층의 절연막질이 적층된 막으로 이루어질 수 있다. 이러한 사항은 이하에 설명되는 본 발명의 다른 실시예들에도 그대로 적용된다.
다음에, 절연막(120)을 식각하여, 하부 배선(112, 114, 116)에서 퓨즈의 단선 공정 중에 레이저가 퓨즈를 충격할 타겟 스폿인 포인트를 중심으로 홀(122, 124, 126)을 형성한다. 그리고, 절연막(120) 상에 후속적으로 형성될 상부 배선과 하부 배선(112, 114, 116)의 전기적 접속을 위한 비아홀(128)도 형성한다. 홀(122, 124, 126) 및 비아홀(128)의 모양과 개수 및 레이아웃은 하부 배선(112, 114, 116)의 피치와 구조 및 레이아웃을 고려하여 결정한다. 본 실시예에서는 홀(122, 124, 126) 및 비아홀(128)이 원기둥 모양인 경우를 예로 든다.
다음에 도 6a와 도 6b를 참조하면, 홀(122, 124, 126) 및 비아홀(128)이 형성된 절연막(120) 상에 상부 배선을 이룰 도전물질층(130)을 증착한다. 이와 동시에, 홀(122, 124, 126) 및 비아홀(128)도 도전물질층(130)으로 충진한다. 도전물질층(130)의 증착은 블랭킷 증착에 의할 수 있다.
도전물질층(130)으로서 절연막(120) 전면에 금속, 이를테면 텅스텐, 알루미늄 또는 구리를 증착한다. 이 때, 금속의 증착은 CVD나 PVD에 의할 수 있다. 특히, 알루미늄을 증착하는 경우에는 리플로우 공정을 더 수행하여 알루미늄이 홀(122, 124, 126) 및 비아홀(128)을 완전히 충진하도록 할 수 있다. 본 실시예에서 하부 배선(112, 114, 116) 및 도전물질층(130)으로 사용할 수 있는 알루미늄은 초기부터 현재까지 배선 재료로써 많이 사용되어 온 것이다. 또한, 전도도가 뛰어난 구리를 사용하는 방법도 개발되고 있다.
도 7a와 도 7b를 참조하면, 도전물질층(130)을 패터닝하여 비아홀(128)을 충진하는 도전물질층(130)에 의해 하부 배선(116)과 접속되는 상부 배선(130a)을 상기 레이저 타겟 스폿 이외의 부분에 형성한다. 도면에서 보이는 대로, 다른 상부 배선(130b)도 형성할 수 있으며, 이 상부 배선(130b)은 임의의 하부 배선과 임의의 위치에서 접속될 수 있다. 설계의도에 따라서, 상부 배선(130a, 130b)은 라인 타입이 아닌 다양한 형태의 패턴으로 구현될 수 있다. 라인 타입이 아닌 형태의 패턴을, 후술하는 제 2 실시예에서 설명하기로 한다.
이와 같은 상부 배선(130a, 130b)을 형성하는 동시에, 홀(122, 124, 126)을 충진하는 도전물질층(130) 및 그 하부의 하부 배선(112, 114, 116)도 식각하여 레이저 타겟 스폿이 될 부분에 그루브(G)를 형성한다. 그루브(G)는 이미 형성되어 있는 홀(122, 124, 126) 모양대로 식각된다. 도 7b에는 그루브(G)가 퓨즈(112a) 내부에 형성되는 것으로 도시하였지만, 그루브(G)의 깊이는 필요에 따라 조절하여 형성할 수 있다. 경우에 따라 그루브는 그 하부의 하부 배선을 관통하도록 형성될 수도 있다.
상부 배선(130a, 130b) 및 그루브(G)를 형성하는 과정을 부연 설명하면, 상부 배선(130a, 130b) 형성을 위한 포토레지스트 패턴(미도시)을 도전물질층(130) 상에 형성한다. 따라서, 상부 배선(130a, 130b)이 형성될 영역 이외에는 포토레지스트가 덮혀 있지 않다. 이 포토레지스트 패턴을 식각 마스크로 하여 도전물질층(130)을 식각하게 되면, 포토레지스트가 덮혀 있지 않은 부분의 도전물질층(130)이 식각되면서, 그 하부의 홀(122, 124, 126), 즉 상부에 배선이 없는 홀(122, 124, 126)에 충진된 도전물질층(130)도 식각된다. 식각 시간을 좀 더 연장하면 그 하부의 하부 배선(112, 114, 116)도 식각되어 그루브(G)가 형성된다. 도전물질층(130)을 식각하기 위해서는 습식 식각을 이용할 수도 있으나, 고집적화된 반도체 소자를 형성할 경우, 식각 정도를 더욱 미세하게 통제할 수 있는 이방성 건식 식각을 이용하도록 한다. 식각 가스는 염소(Cl), 불소(F) 등을 포함하는 가스에 산소(O2), 아르곤(Ar) 등을 식각 목적에 따라 적정 비율로 혼합한 것이 주로 사용되며, 활성을 높이기 위해 플라즈마를 형성하여 사용할 수도 있다.
이와 같은 과정에 따라, 레이저 타겟 스폿 부위에 그루브(G)를 갖는 퓨즈(112a, 114a, 116a)가 최종적으로 형성된다. 그루브(G)가 형성되면 단선 용적이 감소되므로, 퓨즈 단선시 짧은 시간동안 소량의 에너지로 레이저를 조사하더라도 퓨즈(112a, 114a, 116a)가 성공적으로 단선되고, 단선되는 퓨즈(112a, 114a, 116a) 주변부에 가해지는 손상을 최소화할 수 있게 된다.
도면으로 도시하지는 않았으나, 후속적으로 상부 배선(130a, 130b)을 포함한 기판(100) 전면에 패시베이션막을 형성하는 단계를 더 구비할 수 있다. 패시베이션막을 형성하는 단계는 칩 제조의 최종 공정으로서, 칩을 긁힘이나 습기 침투로부터 방지하기 위하여 유전성 및 완충성 코팅을 이용하는 것이다. 패시베이션막은 내습성이 좋은 실리콘 질화막, 실리콘 산화막 또는 이들의 복합막으로 이루어지는 것이 바람직하다. 이러한 막질은 후속하는 조립 또는 패키지 공정 등에서 하부구조에 전해지는 기계적, 전기적 또는 화학적인 충격을 흡수하여 내부의 반도체 소자들을 보호하는 역할을 한다.
본 실시예에 따르면, 하부 배선에 그루브를 형성하여 퓨즈 단선시 단선 용적, 즉 레이저가 조사되는 부분이 현저하게 작아진 퓨즈를 형성하므로, 단선을 용이하게 하며 짧은 시간동안 소량의 에너지로 레이저를 조사하더라도 단선 성공률을 높일 수 있다. 선택된 퓨즈를 단선하기 위하여 레이저를 조사할 때, 단선되는 퓨즈에 인접한 퓨즈의 손상을 방지할 수 있다. 따라서, 퓨즈를 소정 피치 이하로 패킹할 수 있게 되므로, 퓨즈 밀도를 증가시킬 수 있다.
도 8은 본 발명의 제 2 실시예에 따라 반도체 소자의 퓨즈를 형성하는 방법을 설명하는 도면이다. 도 7a와 도 7b를 참조하여 이미 언급한 바와 같이, 설계의도에 따라서는 상부 배선은 라인 타입이 아닌 다양한 형태의 패턴으로 구현될 수 있다. 도 8에서는, 상부 배선(230a)이 레이저 타겟 스폿을 제외하고는 절연막(220) 전면에 형성된 것을 예로 든다. 이 때에도 상부 배선(230a)을 패터닝함과 동시에 홀(222, 224, 226)을 충진하는 도전물질층도 식각하여 그루브가 형성된 퓨즈(212a, 214a, 216a)를 형성한다.
도 9는 본 발명의 제 3 실시예에 따라 반도체 소자의 퓨즈를 형성하는 방법을 설명하는 도면으로서, 다층 금속배선 구조를 채택한 DRAM 소자를 예로 들어 도시한 것이다. 도 9의 왼쪽은 셀 어레이 영역을 도시한 것이고, 오른쪽은 퓨즈부를 도시한 것이다. 본 실시예의 퓨즈는 셀 어레이 영역과 동시에 형성된다.
먼저, 기판(310) 상에 소자분리막(312)을 형성하고, 트랜지스터의 게이트 전극(314), 소스/드레인 영역(318/316)을 형성한 후, 제 1 층간절연막(320)을 기판(310) 전면에 형성한다. 이어서, 제 1 층간절연막(320)을 식각하여 드레인 영역(316)을 노출하는 콘택홀을 형성한 후, 도전성 물질 예컨대, 불순물이 도핑된 다결정 실리콘, 금속 실리사이드, 또는 다결정 실리콘과 금속 실리사이드의 적층막을 증착하고 패터닝하여 콘택 플러그(322) 및 비트라인(324)을 형성한다.
이어서, 비트라인(324)을 포함하는 기판(310) 전면에 제 2 층간절연막(326)을 증착한다. 이어서, 제 2 층간절연막(326)을 식각하여 소스 영역(318)을 노출하는 콘택홀을 형성한다. 이 콘택홀에 불순물이 도핑된 다결정 실리콘과 같은 도전성 물질을 증착하여 콘택 플러그(328)를 형성한 후, 그 상부에 커패시터 하부전극(330)을 형성한다. 도면에서 하부전극(330)은 단순 스택형으로 도시되어 있으나 실린더형, 핀(fin)형 등의 다양한 형상으로 이루어질 수 있으며, 그 표면에 반구형 그레인(hemispherical grain)이 형성될 수도 있다. 하부전극(330) 전면에 유전막(332)을 형성하고, 그 위에 불순물이 도핑된 다결정 실리콘과 같은 도전성 물질을 증착하여 상부전극층을 형성한다. 이어서, 상부전극층을 패터닝하여 상부전극(334)을 형성한다. 이해를 돕기 위하여, 비트라인(324)과 하부전극 콘택(328)이 단면에서 동시에 보이는 것으로 도시하였으나, 하부전극 콘택(328)은비트라인(324)과는 다른 평면상에 존재하는 것으로 서로 만나지 않는다.
계속하여 상부전극(334) 위에 제 3 층간절연막(336)을 형성하고, 하부 금속배선(338, 338')을 형성한다. 이 하부 금속배선(338, 338')은 예컨대 텅스텐, 알루미늄 또는 구리와 같은 금속을 CVD나 PVD에 의하여 제 3 층간절연막(336) 전면에 증착하고 원하는 배선 패턴으로 패터닝함으로써 형성된다. 하부 금속배선(338')은 퓨즈로 이용될 배선이다.
하부 금속배선(338, 338')을 포함하는 기판(310) 상에 절연막(340)을 형성한다. 층간절연막 및 절연막(320, 326, 336, 340)은 BPSG, PSG, SOG, TEOS, USG막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나를 이용하여 형성할 수 있다. 다음에, 절연막(340)을 식각하여, 하부 금속배선(338')에서 퓨즈의 단선 공정 중에 레이저가 퓨즈를 충격할 타겟 스폿인 포인트를 중심으로 홀(341)을 형성한다.
이어서, 홀(341)이 형성된 절연막(340) 상에 상부 배선을 이룰 도전물질층을 증착한다. 이와 동시에, 홀(341)도 도전물질층으로 충진한다. 도전물질층으로서 텅스텐, 알루미늄 또는 구리를 증착할 수 있다. 다음에, 도전물질층을 패터닝하여 상부 금속배선(342, 342')을 형성한다. 상부 금속배선(342, 342')은 하부 금속배선(338, 338')과 임의의 비아홀에 충진된 도전물질층에 의해 접속된다. 특히, 상부 금속배선(342')은 레이저 타겟 스폿 이외의 부분에 형성한다. 상부 금속배선(342, 342')을 형성하는 동시에, 홀(341)을 충진하는 도전물질층 및 그 하부의 하부 금속배선(338')도 식각하여 레이저 타겟 스폿이 될 부분에 그루브(G)를 형성한다. 그루브(G)가 형성되면 단선 용적이 감소되므로, 퓨즈 단선시 짧은 시간동안소량의 에너지로 레이저를 조사하더라도 하부 금속배선(338')이 성공적으로 단선되고, 단선되는 하부 금속배선(338') 주변부에 가해지는 손상을 최소화할 수 있게 된다.
계속하여, 상부 금속배선(342, 342')을 포함한 기판(310) 전면에 패시베이션막(344)을 형성한다. 패시베이션막(344)은 내습성이 좋은 실리콘 질화막, 실리콘 산화막 또는 이들의 복합막으로 이루어지는 것이 바람직하다. 퓨즈로 이용될 하부 금속배선(338')이 반도체 소자의 최상부로부터 그리 깊은 깊이에 있지 않다. 따라서, 비트라인 또는 워드라인을 퓨즈로 이용하는 경우에 패시베이션막 및 절연막/층간절연막을 식각하여 퓨즈 개구부를 형성하는 과정이 본 실시예에서는 필요하지 않다.
도 10은 본 발명의 제 1 실시예에 따라 형성되는 퓨즈의 미세구조를 관찰하기 위하여, 실제 제작한 샘플의 평면도이다. 도 10에 그루브가 형성된 퓨즈(412a, 414a, 416a), 그 상부에서 그루브를 노출시키는 홀(422, 424, 426)을 갖는 절연막(420), 및 절연막(420) 상부에 형성된 상부 배선(430a)을 나타내었다. 퓨즈(412a, 414a, 416a), 홀(422, 424, 426) 및 상부 배선(430a)의 패턴 형태를 제외하고는 앞의 제 1 실시예의 방법에 따라 샘플을 제작하였다.
도 11은 도 10에 나타낸 샘플의 단면 FIB 사진으로서, 도 10의 ⅩⅠ-ⅩⅠ'의 단면에 해당된다. 도 11을 참조하면, 층간절연막(410) 상에 형성된 퓨즈(414a), 그 상부에 형성된 절연막(420), 절연막(420) 상부에 형성된 상부 배선(430a) 및 이들을 피복하는 패시베이션막(440)이 보인다. 도 11에서 확인할 수 있듯이, 본 발명의실시예에 따르면, 하부 배선에 그루브(G)가 성공적으로 형성된다.
이상 상술한 바와 같이, 본 발명에 따르면 퓨즈 단선시 하부 배선의 단선 용적, 즉 레이저가 조사되는 부분이 현저히 감소되므로, 퓨즈 단선시 짧은 시간동안 소량의 에너지로 레이저를 조사하더라도 하부 배선이 성공적으로 단선된다. 따라서, 보다 빠르게 퓨즈를 단선할 수 있어 대량 생산 체제에서의 생산성이 향상된다.
퓨즈 단선시 짧은 시간동안 소량의 에너지로 레이저를 조사할 수 있으므로, 단선되는 퓨즈에 인접한 퓨즈에 과도한 스트레스가 가해지는 것이 방지된다. 이에 따라, 인접 퓨즈의 손상이 없을 뿐 아니라, 퓨즈를 소정 피치 이하로 패킹할 수 있게 되므로, 주어진 공간에 퓨즈를 더 많이 둘 수 있는 향상된 퓨즈부가 제조된다.
Claims (13)
- 기판 상에 퓨즈로 이용될 하부 배선을 형성하는 단계;상기 하부 배선을 포함하는 기판 상에 절연막을 형성하는 단계;상기 하부 배선에서 퓨즈 단선시 레이저 타겟 스폿이 될 부분을 일부 노출시키는 홀, 및 상기 하부 배선과 상기 절연막 상에 형성될 상부 배선의 전기적 접속을 위한 비아홀이 형성되도록 상기 절연막을 식각하는 단계;상기 홀 및 비아홀이 형성된 절연막 상에 상부 배선을 이룰 도전물질층을 증착함과 동시에, 상기 홀과 비아홀을 상기 도전물질층으로 충진하는 단계; 및상기 도전물질층을 패터닝하여 상기 비아홀을 충진하는 도전물질층에 의해상기 하부 배선과 접속되는 상부 배선을 상기 레이저 타겟 스폿 이외의 부분에 형성함과 동시에, 단선 용적을 줄임으로써 퓨즈 단선시 짧은 시간동안 소량의 에너지로 레이저를 조사하더라도 상기 하부 배선이 성공적으로 단선되고, 단선되는 하부 배선 주변부에 가해지는 손상을 최소화할 수 있도록, 상기 홀을 충진하는 도전물질층 및 그 하부의 하부 배선도 식각하여 상기 레이저 타겟 스폿이 될 부분에 그루브를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
- 제 1 항에 있어서, 상기 하부 배선을 형성하는 단계 전에,상기 기판 상에 층간절연막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
- 제 2 항에 있어서, 상기 층간절연막으로서, BPSG(Boron Phosphorous Silicate Glass), PSG(Phosphorous Silicate Glass), SOG(Spin On Glass), TEOS(Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass)막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나를 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
- 제 1 항에 있어서, 상기 절연막으로서, BPSG, PSG, SOG, TEOS, USG막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나를 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
- 제 1 항에 있어서, 상기 절연막을 식각하는 단계는,상기 하부 배선의 피치와 구조 및 레이아웃을 고려하여, 형성될 홀 및 비아홀의 모양과 개수 및 레이아웃을 결정한 다음 수행하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
- 제 1 항에 있어서, 상기 하부 배선과 도전물질층으로서 금속을 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
- 제 6 항에 있어서, 상기 금속은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)인 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
- 제 6 항에 있어서, 상기 금속은 화학적 기상 증착이나 물리적 기상 증착에 의하여 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
- 제 1 항에 있어서, 상기 그루브의 깊이는 필요에 따라 조절하여 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
- 제 1 항에 있어서, 상기 그루브는 상기 하부 배선을 관통하도록 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
- 제 1 항에 있어서, 상기 상부 배선을 포함한 기판 전면에 패시베이션막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
- 제 11 항에 있어서, 상기 패시베이션막은 내습성이 좋은 실리콘 질화막, 실리콘 산화막 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
- 제 1 항에 있어서, 상기 반도체 소자는 다층 금속배선을 갖는 DRAM 소자이고, 상기 하부 배선 및 상부 배선은 상기 반도체 소자의 다층 금속배선인 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
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