KR20020055928A - 반도체 소자의 금속 퓨즈 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 퓨즈 제조 방법에 관한 것으로, 필요에 의해 금속 퓨즈를 끊기 위하여 퓨즈 컷팅 공정을 진행하는 과정에서 주변에 형성되어 있는 소자가 손상되는 것을 방지하기 위하여, 듀얼 다마신 형성하고 전도성 물질을 매립한 후 퓨즈 마스크를 이용하여 비아를 제외한 트랜치의 전도성 물질을 제거하여 비아에만 잔류하는 전도성 물질을 금속 퓨즈로 사용함과 동시에 금속 퓨즈를 포함한 절연막 상에 식각 방지막을 형성함으로써 퓨즈 상부의 절연막 제거 두께를 균일하게 효과적으로 조절하고, 비아 및 트랜치의 사이즈를 이용하여 전도성 물질의 식각량을 용이하게 제어할 수 있어, 금속 퓨즈 제조 공정의 제어를 용이하게 하고 공정의 신뢰성을 향상시키며 퓨즈 컷팅시 주변 소자의 손상을 방지하여 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 퓨즈 제조 방법이 개시된다.
Description
본 발명은 반도체 소자의 금속 퓨즈 제조 방법에 관한 것으로, 특히 퓨즈 컷팅 공정시 주변 소자의 손상을 방지할 수 있는 반도체 소자의 금속 퓨즈 제조 방법에 관한 것이다.
소정의 공정으로 각종 소자가 금속 배선으로 연결된 반도체 소자의 회로 구조에서, 불량 소자가 발생하거나 필요에 따라 특정 소자의 전기적인 연결을 끊는 수단으로 금속 퓨즈를 이용한다.
이러한 금속 퓨즈를 제조하기 위하여 게이트 또는 배선 하부 막(Layer)을 이용할 경우 다음과 같은 문제점이 있다.
도 1은 종래의 반도체 소자의 금속 퓨즈 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다. 도 2는 금속 퓨즈가 형성된 반도체 소자의 레이 아웃도이다.
도 1 및 도 2를 참조하면, 반도체 기판(11)에 소자 분리막(Field OXide; 12)을 형성한 후, 게이트 전극(도시하지 않음)을 형성하기 위하여 반도체 기판(11)의 전체 상에 증착한 전도성 물질을 이용하여 필드 산화막(12) 상에 금속 퓨즈(13)를 형성하거나, 추가 공정으로 금속 퓨즈를 형성하기 위한 전도성 물질을 증착한 후 패터닝하여 금속 퓨즈(13)를 제조한다. 이후, 소정의 공정으로 반도체 기판(11) 상에 반도체 소자를 형성하기 위한 여러 요소(도시하지 않음)를 형성하는 과정에서 하부 요소와 상부 요소의 전기적 절연 및 평탄화를 위하여 제 1 절연막(14)이 형성되며, 반도체 소자를 다층 구조로 형성하는 과정에서 제 2 절연막(15) 및 제 3 절연막(16)이 형성된다.
상기의 공정에서 소자의 집적도가 향상됨에 따라, 다층 구조의 금속 배선이 요구되므로 금속 퓨즈(13) 상의 절연막(14 및 16)이 제거되는 두께(Rox)가 증가하게 되어 금속 퓨즈(13) 상부의 산화막 두께(Tox)가 불균일(Uniformity)해져 금속 퓨즈(13)를 끊기 위한 공정의 마진이 줄어든다.
또한, 절연막 제거 두께(Rox)가 증가하게 되면 퓨즈 컷팅 공정의 마진을 확보하기 위하여 금속 퓨즈(13)에서 소자 분리막 경계(12a)까지의 제 1 공간(F1)을 확보하여야 한다. 그러나, 제 1 공간(F1)을 확보하게 되면 금속 퓨즈(13)가 형성되는 면적이 증가하게 된다.
절연막 제거 두께(Rox) 및 금속 퓨즈(13) 상의 절연막 두께(Tox)가 증가하게 되면, 금속 퓨즈(13)에서 다른 레이어(Unrelated layer)까지의 제 2 공간(F2)을 확보하여야 한다. 이것 또한, 제 2 공간(F2)을 확보하게 되면 금속 퓨즈(13)가 형성되는 면적이 증가하게 된다.
금속 퓨즈(13) 상의 절연막 두께(Tox)가 증가하고, 금속 퓨즈(13)가 다중(Multi)화 되면 퓨즈 컷팅 공정시 레이져의 에너지 증가 및 스팟(Spot) 조정이 필요하며, 이로 인한 손상 및 정렬 오차를 고려해야 하며, 이에 따른 금속 퓨즈(13) 간의 제 3 공간(F3)을 확보하여야 한다.
금속 퓨즈를 제조하는 또 다른 방법으로, 전도성 물질을 증착하여 금속 배선을 형성하는 과정에서 전도성 물질을 이용하여 금속 퓨즈를 형성할 수도 있다.
듀얼 다마신(Dual damascene) 구조에서는 비아의 깊이가 깊어 금속 퓨즈의 두께(Thickness)가 커지고, 측면부나 하부에는 다른 소자나 금속 배선이 근접해 있기 때문에 퓨즈 컷팅 공정시 주변 소자나 금속 배선에 손상을 줄 수 있다.
통상적인(Conventional) 금속 배선 구조에서, 금속 배선을 금속 퓨즈로 사용하면, 패터닝 공정시 해상도에 따른 사이즈 증가나 하부막(Underlayer), 금속 배선(Metal) 및 탑 아크 레이어(Top arc)로 이루어진 다중(Multi) 구조로 인하여 컷팅 공정시 블로우잉 에너지(Blowing energy) 증가 및 그에 따른 손상을 유발할 수 있다.
상기의 문제를 해결하기 위하여 통상적인 금속 배선 구조에서 금속 배선부의 일부를 식각하게 되면 금속 퓨즈부의 페시베이션(Passivation) 문제 및 메탈 연성에 의한 식각율(Etch rate)이 빨라 공정을 제어하기 어렵다.
또한, 통상적인 금속 배선 구조에서 비아 레이어(Via layer)를 퓨즈 레이어로 적용시 비아 식각량에 따른 퓨즈부 막두께 제어 및 두께 과다에 의한 블로우잉시 손상이 발생할 수 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 듀얼 다마신 형성하고 전도성 물질을 매립한 후 퓨즈 마스크를 이용하여 비아를 제외한 트랜치의 전도성 물질을 제거하여 비아에만 잔류하는 전도성 물질을 금속 퓨즈로 사용함과 동시에 금속 퓨즈를 포함한 절연막 상에 식각 방지막을 형성함으로써 퓨즈 상부의 절연막 제거 두께를 균일하게 효과적으로 조절하고, 비아 및 트랜치의 사이즈를 이용하여 전도성 물질의 식각량을 용이하게 제어할 수 있어, 금속 퓨즈 제조 공정의 제어를 용이하게 하고 공정의 신뢰성을 향상시키며 퓨즈 컷팅시 주변 소자의 손상을 방지하여 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 퓨즈 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 금속 퓨즈 제조 방법을 설명하기 위하여 도시한 소자의 단면도.
도 2는 금속 퓨즈가 형성된 반도체 소자의 레이 아웃도.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 금속 퓨즈 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
도 4는 도 3a에서 도시한 듀얼 다마신 패턴 형성 방법의 다른 실시예를 설명하기 위하여 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11, 31, 41 : 반도체 기판12 : 소자 분리막
12a : 소자 분리막 경계13 : 금속 퓨즈
14 : 제 1 절연막15 : 제 2 절연막
16 : 제 3 절연막F1 : 제 1 공간
F2 : 제 2 공간F3 : 제 3 공간
32, 42 : 층간 절연막33a, 43a : 비아
33b, 43b : 트랜치33, 43 : 듀얼 다마신 패턴
34 : 전도성 물질35 : 퓨즈
본 발명에 따른 반도체 소자의 금속 퓨즈 제조 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을 형성한 후 소정의 공정으로 트랜치 및 비아로 이루어진 듀얼 다마신 패턴을 형성하는 단계, 듀얼 다마신 패턴 내부를 전도성 물질로 매립하는 단계, 퓨즈 마스크를 이용한 식각 공정으로 트랜치에 매립된 전도성 물질을 제거하는 단계 및 비아에만 잔류하는 전도성 물질을 퓨즈로 사용하며, 퓨즈를 포함한 층간 절연막 상에 식각 방지막을 형성하는 단계로 이루어진다.
이때, 비아는 필요에 따라 하나 또는 다수로 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 금속 퓨즈 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 3a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(31) 상에 상부 요소와의 절연 및 평탄화를 위한 층간 절연막(32)을 형성한 후 소정의 식각 공정으로 층간 절연막(32)에 트랜치(33b) 및 비아(33a)로 이루어진 듀얼 다마신 패턴(33)을 형성한다. 이후 듀얼 다마신 패턴(33)이 충분히 매립될 수 있도록 제 1 층간 절연막(32) 상에 전도성 물질을 증착한 후 화학적 기계적 연마를 실시하여 듀얼 다마신 패턴(33)에만 전도성 물질(34)을 잔류시킨다.
이때, 전도성 물질(34)로는 폴리실리콘, 샐리사이드(Salicide), 실리사이드(silicide) 또는 배선용으로 사용되는 일반적인 금속물질을 사용한다.
상기에서는, 층간 절연막(32)에 각각 한 개의 트랜치(33b) 및 비아(33a)로 이루어진 듀얼 다마신 패턴(33)을 형성한다. 하지만, 도 4에 도시한 것처럼, 듀얼 다마신 패턴을 층간 절연막(42)에 한 개의 트랜치(43b)와 다수의 비아(43a)로 이루어진 변형된 듀얼 다마신 패텬(43)으로 형성할 수도 있다. 또한, 듀얼 다마신 패턴(33)은 트랜치(33b)를 먼저 형성한 후 비아(33a)를 형성하거나, 비아(33a)를 먼저 형성한 후 트랜치(33b)를 형성한다. 또는, 트랜치 식각 방지막(도시하지 않음)만 식각한 후 배선부 포토 및 식각 공정시 트랜치(33b) 및 비아(33a)를 동시에 형성할 수도 있다.
도 3b를 참조하면, 퓨즈 마스크를 이용하여 트랜치(33b) 부분에 매립되어 있는 전도성 물질을 식각 공정으로 제거한다. 식각 공정으로 전도성 물질을 듀얼 다마신 패턴(33)의 비아(33a)에만 잔류시켜 퓨즈(35)를 형성한다.
도 3c를 참조하면, 비아(33a)에 매립되어 있는 전도성 물질(34)을 포함한 층간 절연막(32) 상에 식각 방지막(36)을 형성한 후 후속 공정에서 형성될 상부 요소와의 절연 및 평탄화를 위하여 제 2 층간 절연막(37)을 형성한다.
도 3d를 참조하면, 제 2 층간 절연막(37) 상에 소정의 공정으로 금속 배선(도시되지 않음)이 형성되면, 퓨즈 마스크를 이용하여 퓨즈(35) 상의 제 2 층간 절연막(37)을 제거한다. 퓨즈(35) 상의 제 2 층간 절연막(37)을 제거하는 과정에서, 제 1 층간 절연막(32)은 식각 방지막(36)에 의해 식각되지 않는다.
상술한 바와 같이, 종래의 다층 배선 구조에서는 퓨즈 레이어(Fuse Layer)로 게이트 폴리(Gate Poly) 또는 그외의 하부 레이어(Layer)를 사용하므로, 퓨즈 상부의 산화막(IMD 또는 ILD) 식각시 여러 가지 문제를 유발하였으나, 본 기술에서는 배선부의 일정 부분을 퓨즈 레이어로 사용함으로써 산화막 식각량을 줄여 공정 마진 개선 및 퓨즈 컷팅 공정 마진을 개선하고, 산화막 식각량을 줄임으로써 종래 기술처럼 추가적인 공간 확보가 불필요하여, D/R(Fuse Box 면적)을 줄일 수 있으며,퓨즈 물질을 한가지 물질로 구성함으로써 TiSi2샐리사이드, W 실리사이드 실리사이드 공정이 용이해 지고 손상 발생을 방지 할 수 있다.
또한, 배선 레이어를 이용하여 퓨즈 레이어를 구성할 경우에는 퓨즈 레이어의 막두께가 두꺼워 블로우잉(Blowing)시 많은 에너지 및 이에 따른 손상이 발생하나, 본 발명에서는 퓨즈 레이어의 막두께 조절이 용이하므로, 손상 발생 방지 및 컷팅 공정 마진을 확보 할 수 있다. 배선용 금속(Metal)의 일부는 식각 시에는 공정 제어(Control) 및 흡습 방지가 불가능하나, 본 발명은 추가적인 공정이 없이도 이를 개선 할 수 있다. 퓨즈 부 산화막 식각시 비아 식각 방지막(Via Stopper Layer)을 이용하여, 식각 차단(Etch Stop)을 할 수 있으므로, 주변 회로를 보호하기 위한 공간이나, 공정 단계가 불필요함으로써 퓨즈부 사이즈(D/R)를 감소시킬 수 있다.
상술한 바와 같이, 본 발명은 퓨즈의 사이즈를 줄이고, 퓨즈 컷팅 공정시 주변 소자의 손상을 방지함으로써 집적도를 향상시킴과 동시에 소자의 신뢰성 및 전기적 특성을 향상시키는 효과가 있다.
Claims (3)
- 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을 형성한 후 소정의 공정으로 트랜치 및 비아로 이루어진 듀얼 다마신 패턴을 형성하는 단계;상기 듀얼 다마신 패턴 내부를 전도성 물질로 매립하는 단계;퓨즈 마스크를 이용한 식각 공정으로 상기 트랜치에 매립된 상기 전도성 물질을 제거하는 단계 및상기 비아에만 잔류하는 상기 전도성 물질을 퓨즈로 사용하며, 상기 퓨즈를 포함한 상기 층간 절연막 상에 식각 방지막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 퓨즈 제조 방법.
- 제 1 항에 있어서,상기 비아는 하나 또는 다수로 형성되는 것을 특징으로 하는 반도체 소자의 금속 퓨즈 제조 방법.
- 제 1 항에 있어서,상기 전도성 물질은 폴리 실리콘, 실리사이드, 샐리사이드 또는 배선을 형성하는 일반적인 금속을 이용하는 것을 특징으로 하는 반도체 소자의 금속 퓨즈 제조방법.
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