KR19990005534A - 반도체 소자의 비아홀 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 다층 배선 구조에서 비아홀 형성을 달리하여 소자의 신뢰성을 높이는데 적당하도록한 반도체 소자의 비아홀 형성 방법에 관한 것으로, 금속 배선들을 포함하는 반도체 기판의 전면에 수분 저항성을 갖는 제 1 절연막을 형성하는 공정과,상기 제 1 절연막상에 평탄화용 절연층을 형성하고 열처리하여 평탄화시키는 공정과,상기 평탄화용 절연층상에 제 1 절연막과 동일 물질로 제 2 절연막을 형성하는 공정과,상기 제 2 절연막,평탄화용 절연층,제 1 절연막을 금속 배선이 노출되도록 선택적으로 제거하여 비아홀을 형성하는 공정과,상기 비아홀의 측면에 제 1 절연막과 동일 물질을 사용하여 비아홀 측벽을 형성하는 공정과,상기 비아홀 측벽이 형성된 비아홀내에 베리어 메탈층을 형성하고 비아홀을 매립하는 금속 플러그층 및 상층 배선을 형성하는 공정을 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 다층 배선 구조에서 비아홀 형성을 달리하여 소자의 신뢰성을 높이는데 적당하도록한 반도체 소자의 비아홀 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.
도 1a내지 도 1c는 종래 기술의 비아홀 형성을 나타낸 공정 단면도이다.
종래 기술의 다층 배선 구조에서는 무기 SOG층을 IMD(Inter Metal Dielectric)층은 PECVD막과 함께 샌드위치 구조로 형성된다. 추가의 에치백 공정이 없기 때문에 비아홀을 형성하기 위한 에치백 공정시에 상기 무기 SOG층이 노출되는 특징이 있다.
이와 같은 종래 기술의 비아홀 형성 공정은 먼저, 도 1a에서와 같이, 반도체 기판(1)상에 금속 배선(2)을 패터닝하고 상기 금속 배선(2)이 형성된 전면에 PECVD(Plasma Enhancement Chemical Vapour Depdsition)공정에 의한 제 1 PECVD막(3)을 형성한다. 그리고 무기 SOG(Spin On Glass)층(4)을 형성하고 열처리하여 평탄화시키고 상기 평탄화된 무기 SOG층(4)상에 상기 무기 SOG층(4)을 보호하기 위한 제 2 PECVD막(5)을 형성한다.
이어, 도 1b에서와 같이, 상층 배선과의 전기적 연결을 위해 금속 배선(2)상의 제 2 PECVD막(5),무기 SOG층(4),제 1 PECVD막(3)을 선택적으로 제거하여 비아홀(6)을 형성한다.
그리고 도 1c에서와 같이, 상기 비아홀(6)을 포함하는 전면에 베리어 메탈층(7)을 형성하고 선택적으로 제거하여 비아홀(6)내에만 남도록 한다. 이어, 상기 베리어 메탈층(7)이 형성된 비아홀(6)내에 텅스텐 또는 알루미늄을 사용하여 금속 플러그층(8) 및 상층 배선을 형성한다.
이와 같은 종래 기술의 비아홀 형성 공정에서는 무기 SOG층(4)이 다공성(多孔性)을 갖는 물질이기 때문에 비아홀을 형성하기 위한 식각 공정에서의 P/R 스트립 공정 즉, O2플라즈마에 의해 변형될 수도 있다.
이와 같은 종래 기술의 반도체 소자의 비아홀 형성 공정에 있어서는 노출된 무기 SOG층의 변형이 생겨 비아홀의 크기(dimension)의 변화(O2플라즈마에 의한 수축이 대부분)가 와서 베리어 메탈 증착시의 스퍼터링 공정에서 비아홀 측면을 충분히 보호하지 못하는 문제점이 있다. 이는 텅스텐 또는 일루미늄 플러그층의 리플로우 공정시에 단선 또는 단락 등의 불량을 유발시켜 소자의 신뢰성을 저하시키게 된다.
또한, 비아홀이 형성된 SOG층에 함유된 수분이 오랜시간을 두고 베리어 메탈층을 뚫고 들어와 금속 배선을 부식시키게 된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출한 것으로, 다층 배선 구조에서 비아홀 형성을 달리하여 소자의 신뢰성을 높이는데 적당하도록한 반도체 소자의 비아홀 형성 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1c는 종래 기술의 비아홀 형성을 나타낸 공정 단면도
도 2a내지 도 2e는 본 발명에 따른 비아홀 형성을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 금속 배선
23. 제 1 PECVD막 24. 무기 SOG층
25. 제 2 PECVD막 26. 비아홀
27a. 제 3 PECVD막 27b. 비아홀 측벽
28. 베리어 메탈층 29. 금속 플러그 및 상층 배선
다층 배선 구조에서 비아홀 형성을 달리하여 소자의 신뢰성을 높이는데 적당하도록한 본 발명의 반도체 소자의 비아홀 형성 방법은 금속 배선들을 포함하는 반도체 기판의 전면에 수분 저항성을 갖는 제 1 절연막을 형성하는 공정과,상기 제 1 절연막상에 평탄화용 절연층을 형성하고 열처리하여 평탄화시키는 공정과,상기 평탄화용 절연층상에 제 1 절연막과 동일 물질로 제 2 절연막을 형성하는 공정과,상기 제 2 절연막,평탄화용 절연층,제 1 절연막을 금속 배선이 노출되도록 선택적으로 제거하여 비아홀을 형성하는 공정과,상기 비아홀의 측면에 제 1 절연막과 동일 물질을 사용하여 비아홀 측벽을 형성하는 공정과,상기 비아홀 측벽이 형성된 비아홀내에 베리어 메탈층을 형성하고 비아홀을 매립하는 금속 플러그층 및 상층 배선을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 비아홀 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2e는 본 발명에 따른 비아홀 형성을 나타낸 공정 단면도이다.
본 발명의 반도체 소자의 비아홀 형성 공정은 평화용으로 사용되는 무기 SOG층과 금속 배선이 콘택되면서 발생하는 문제를 없애기 위한 것으로, 먼저, 도 2a에서와 같이, 반도체 기판(21)상에 금속 배선(22)을 패터닝하고 상기 금속 배선(22)이 형성된 전면에 PECVD(Plasma Enhancement Chemical Vapour Depdsition)공정에 의한 제 1 PECVD막(23)을 형성한다. 그리고 무기 SOG(Spin On Glass)층(24)을 형성하고 열처리하여 평탄화시키고 상기 평탄화된 무기 SOG층(24)상에 상기 무기 SOG층(24)을 보호하기 위한 제 2 PECVD막(25)을 형성한다.
이어, 도 2b에서와 같이, 상층 배선과의 전기적 연결을 위해 금속 배선(22)상의 제 2 PECVD막(25),무기 SOG층(24),제 1 PECVD막(23)을 선택적으로 제거하여 비아홀(26)을 형성한다.
그리고 도 2c에서와 같이, 상기 비아홀(26)을 포함하는 전면에 PECVD공정으로 제 3 PECVD막(27a)을 형성한다.
이어, 도 2d에서와 같이, 상기의 제 3 PECVD막(27a)을 에치백하여 상기의 비아홀(26) 측면에 비아홀 측벽(27b)을 형성한다.
그리고 도 2e에서와 같이, 상기 비아홀 측벽(27b)이 형성된 비아홀(26)을 포함하는 전면에 베리어 메탈층(28)을 형성하고 선택적으로 제거하여 비아홀(26)내에만 남도록 한다. 이어, 상기 베리어 메탈층(28)이 형성된 비아홀(26)내에 텅스텐 또는 알루미늄을 사용하여 금속 플러그층 및 상층 배선(29)을 형성한다.
이와 같은 본 발명의 반도체 소자의 비아홀 형성 공정은 PECVD막을 이용한 비아홀 측벽(27b)을 형성한후에 베리어 메탈층(28)을 형성하므로 상기 베리어 메탈층(28)과 무기 SOG층(24)이 완전 격리된다. 그러므로 금속 플러그층 및 상층 배선(29)을 형성하기 위한 리플로우 공정시에도 비아홀(26)의 변형을 막게된다.
이와 같은 본 발명의 반도체 소자의 제조 공정은 PECVD막을 이용한 비아홀 측벽을 형성한후에 베리어 메탈층을 형성하여 베리어 메탈층과 무기 SOG층을 완전 격리시켜 금속 플러그층 및 상층 배선을 형성하기 위한 리플로우 공정 등의 진행에서 비아홀의 변형을 막게된다. 그러므로 비아홀의 변형에 의한 금속 배선의 단선,단락의 불량 발생을 막는다.
그리고 평탄화용으로 사용된 무기 SOG층이 수분 저항성이 우수한 막으로 둘러싸여 있으므로 배선의 신뢰성을 향상시키는 효과가 있다.
또한, 비아홀의 측면에 측벽을 형성하므로 전첵적인 비아홀의 모양이 경사지게되어 베리어 메탈층을 형성하기 위한 스퍼터링 공정시에 스텝 커버리지가 개선된다.
Claims (5)
- 금속 배선들을 포함하는 반도체 기판의 전면에 수분 저항성을 갖는 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막상에 평탄화용 절연층을 형성하고 열처리하여 평탄화시키는 공정과, 상기 평탄화용 절연층상에 제 1 절연막과 동일 물질로 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막,평탄화용 절연층,제 1 절연막을 금속 배선이 노출되도록 선택적으로 제거하여 비아홀을 형성하는 공정과, 상기 비아홀의 측면에 제 1 절연막과 동일 물질을 사용하여 비아홀 측벽을 형성하는 공정과, 상기 비아홀 측벽이 형성된 비아홀내에 베리어 메탈층을 형성하고 비아홀을 매립하는 금속 플러그층 및 상층 배선을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 비아홀 형성 방법.
- 제 1 항에 있어서, 제 1 절연막은 PECVD막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 비아홀 형성 방법.
- 제 1 항에 있어서, 평탄화용 절연층을 무기 SOG층을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 비아홀 형성 방법.
- 제 1 항에 있어서, 금속 플러그층 및 상층 배선을 텅스텐 또는 알루미늄을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 비아홀 형성 방법.
- 제 1 항에 있어서, 비아홀 측벽을 비아홀을 포함하는 전면에 PECVD막을 형성하고, 상기 PECVD막을 에치백하여 상기 비아홀 측면에만 남도록 하여 형성하는 것을 특징으로 하는 반도체 소자의 비아홀 형성 방법.
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| KR1019970029732A KR19990005534A (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 비아홀 형성 방법 |
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| KR1019970029732A KR19990005534A (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 비아홀 형성 방법 |
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| KR (1) | KR19990005534A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510998B1 (ko) * | 2000-09-26 | 2005-08-30 | 주식회사 하이닉스반도체 | 스토리지 노드 콘택 형성 방법 |
-
1997
- 1997-06-30 KR KR1019970029732A patent/KR19990005534A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510998B1 (ko) * | 2000-09-26 | 2005-08-30 | 주식회사 하이닉스반도체 | 스토리지 노드 콘택 형성 방법 |
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