JPH1117011A - ヒューズを有する半導体集積回路及びその製造方法 - Google Patents
ヒューズを有する半導体集積回路及びその製造方法Info
- Publication number
- JPH1117011A JPH1117011A JP10161560A JP16156098A JPH1117011A JP H1117011 A JPH1117011 A JP H1117011A JP 10161560 A JP10161560 A JP 10161560A JP 16156098 A JP16156098 A JP 16156098A JP H1117011 A JPH1117011 A JP H1117011A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- fuse
- metal
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】 レーザを反射し易いアルミニウムヒューズ
は、リンク切断に大量のレーザエネルギーが必要である
上、反射エネルギーが周辺の層間絶縁膜に損傷を与え
る。また微細エッチングマスクパターン形成でも問題が
あった。 【解決手段】 それぞれ金属導線層３８とヒューズ層３
２からなる複数の金属配線４６と、ヒューズ層３２によ
るヒューズリンク３６をもつヒューズとが絶縁層２２上
に形成される。各金属導線層３８は、バリア金属層２４
とこの上に形成された金属層２６から構成されている。
金属層２６は、アルミニウムまたはアルミニウム合金と
し、バリア金属層２４は、Ｔｉ層とその上のＴｉＮ層と
する。ヒューズ層３２は、ＴｉＮまたはＴｉＷのいずれ
かであり、ヒューズ層よりも上層に層間絶縁層４０が形
成され、該層間絶縁層にヒューズリンクを露出させ、照
射されるレーザビーム径より大きなサイズの切断開口を
設ける。
は、リンク切断に大量のレーザエネルギーが必要である
上、反射エネルギーが周辺の層間絶縁膜に損傷を与え
る。また微細エッチングマスクパターン形成でも問題が
あった。 【解決手段】 それぞれ金属導線層３８とヒューズ層３
２からなる複数の金属配線４６と、ヒューズ層３２によ
るヒューズリンク３６をもつヒューズとが絶縁層２２上
に形成される。各金属導線層３８は、バリア金属層２４
とこの上に形成された金属層２６から構成されている。
金属層２６は、アルミニウムまたはアルミニウム合金と
し、バリア金属層２４は、Ｔｉ層とその上のＴｉＮ層と
する。ヒューズ層３２は、ＴｉＮまたはＴｉＷのいずれ
かであり、ヒューズ層よりも上層に層間絶縁層４０が形
成され、該層間絶縁層にヒューズリンクを露出させ、照
射されるレーザビーム径より大きなサイズの切断開口を
設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特に、溶断可能な金属ヒューズリンクを有する半
導体集積回路に関する。
係り、特に、溶断可能な金属ヒューズリンクを有する半
導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路は通常、レーザビームの
照射によって溶断される導体のリンク、即ちヒューズを
内蔵している。例えばＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯ
Ｍ等の高集積半導体メモリにおいて、欠陥のあるメモリ
セルを交替するために、欠陥セルのアドレスに関連した
ヒューズを溶断し、代わりに正常な冗長メモリセルを選
択する技術が知られている。このような冗長(redundanc
y)技術は、ヒューズを溶断することにより、欠陥セルの
ある行或いは列、またはメモリブロックを非活性化する
一方、予備として備えた冗長メモリセルの行或いは列、
またはメモリブロックを活性化するようにして実現され
るもので、たとえば米国特許番号第４，７９４，５６８
号、第４，８２９，４８０号、及び第５，２９７，０８
５号に開示されている。この冗長技術の採用で半導体メ
モリの生産歩留りを向上させることが可能となってい
る。
照射によって溶断される導体のリンク、即ちヒューズを
内蔵している。例えばＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯ
Ｍ等の高集積半導体メモリにおいて、欠陥のあるメモリ
セルを交替するために、欠陥セルのアドレスに関連した
ヒューズを溶断し、代わりに正常な冗長メモリセルを選
択する技術が知られている。このような冗長(redundanc
y)技術は、ヒューズを溶断することにより、欠陥セルの
ある行或いは列、またはメモリブロックを非活性化する
一方、予備として備えた冗長メモリセルの行或いは列、
またはメモリブロックを活性化するようにして実現され
るもので、たとえば米国特許番号第４，７９４，５６８
号、第４，８２９，４８０号、及び第５，２９７，０８
５号に開示されている。この冗長技術の採用で半導体メ
モリの生産歩留りを向上させることが可能となってい
る。
【０００３】また、ＤＲＡＭなどの半導体メモリは、各
種の異なる動作モード、例えばスタティックカラムモー
ド、高速フェーズモード、ニブルモード等を行う回路を
内蔵し、これらのうち要求されるいずれか一つの動作モ
ードを選択する技術を採用している。このために、要求
動作モード以外の動作モードに関するヒューズを溶断し
て非活性化する構成としてある。
種の異なる動作モード、例えばスタティックカラムモー
ド、高速フェーズモード、ニブルモード等を行う回路を
内蔵し、これらのうち要求されるいずれか一つの動作モ
ードを選択する技術を採用している。このために、要求
動作モード以外の動作モードに関するヒューズを溶断し
て非活性化する構成としてある。
【０００４】さらにこれらの他にも、半導体集積回路の
所望の論理回路選択に際してなど、各種用途でヒューズ
技術が使用されている。
所望の論理回路選択に際してなど、各種用途でヒューズ
技術が使用されている。
【０００５】ところで半導体集積回路では、与えられた
チップ面積内に回路を高密度実装するため、層間絶縁膜
と金属配線とを幾重にも積層した構造の多層金属配線構
造が用いられる。そのときの金属配線は、層間絶縁膜に
設けられた貫通開口（スルーホール）に金属を充填した
プラグを通して基板上の回路や他層の金属配線に接続さ
れる。この場合にヒューズは、最上部層間絶縁膜とその
下の層間絶縁膜との間に形成され、最上部層間絶縁膜
に、レーザビーム照射によってヒューズを溶断できるよ
うに開口が設けられる。
チップ面積内に回路を高密度実装するため、層間絶縁膜
と金属配線とを幾重にも積層した構造の多層金属配線構
造が用いられる。そのときの金属配線は、層間絶縁膜に
設けられた貫通開口（スルーホール）に金属を充填した
プラグを通して基板上の回路や他層の金属配線に接続さ
れる。この場合にヒューズは、最上部層間絶縁膜とその
下の層間絶縁膜との間に形成され、最上部層間絶縁膜
に、レーザビーム照射によってヒューズを溶断できるよ
うに開口が設けられる。
【０００６】米国特許第５，２４１，２１２号に開示さ
れているように、従来からヒューズには、多結晶シリコ
ン層が用いられてきた。しかし、多結晶シリコン層のヒ
ューズは、多重金属配線技術においては製造工程の単純
化を期待することができず、製造コスト低減の妨げとな
っている。
れているように、従来からヒューズには、多結晶シリコ
ン層が用いられてきた。しかし、多結晶シリコン層のヒ
ューズは、多重金属配線技術においては製造工程の単純
化を期待することができず、製造コスト低減の妨げとな
っている。
【０００７】これに対して米国特許第５，１８５，２９
１号に、アルミニウムヒューズ等の金属ヒューズ技術が
開示されている。ここには、アルミニウム材質の第１層
を誘電体の表面に蒸着（デポジション）して部分的にエ
ッチングを実施し、１以上の選択部分で下部の誘電体を
露出させる開口（ウィンドウ）を形成する手法が開示さ
れている。これによれば、アルミニウム材質の第２層を
蒸着して所望の配線形態にエッチングすることにより、
前記ウィンドウ部分で部分的に薄くなった信号路が形成
され、レーザプログラムを可能にするヒューズリンクが
形成される。
１号に、アルミニウムヒューズ等の金属ヒューズ技術が
開示されている。ここには、アルミニウム材質の第１層
を誘電体の表面に蒸着（デポジション）して部分的にエ
ッチングを実施し、１以上の選択部分で下部の誘電体を
露出させる開口（ウィンドウ）を形成する手法が開示さ
れている。これによれば、アルミニウム材質の第２層を
蒸着して所望の配線形態にエッチングすることにより、
前記ウィンドウ部分で部分的に薄くなった信号路が形成
され、レーザプログラムを可能にするヒューズリンクが
形成される。
【０００８】
【発明が解決しようとする課題】上記従来のアルミニウ
ムヒューズは、高反射率のためにヒューズ表面で入射レ
ーザエネルギーの多くが反射されてしまい、ヒューズに
吸収されるレーザエネルギーは僅かである。したがっ
て、ヒューズリンクを切断するためにより大量のレーザ
エネルギーが必要であり、高出力のレーザ加工装置が必
要となる。しかも、このような高ネルギーのレーザビー
ムがヒューズリンクの凸凹表面で多量に反射されるた
め、ヒューズリンク周辺の層間絶縁膜に損傷を与える結
果となっており、この損傷が激しい場合、層間絶縁膜を
通して隣接配線やヒューズリンクをチップ外へ露出させ
る隙間が形成される可能性がある。このように配線やヒ
ューズリンクがチップ外に露出してしまうと腐食など故
障の原因となるので、金属ヒューズは、より低いエネル
ギーのレーザビームで容易に切断し得ることが望まし
い。
ムヒューズは、高反射率のためにヒューズ表面で入射レ
ーザエネルギーの多くが反射されてしまい、ヒューズに
吸収されるレーザエネルギーは僅かである。したがっ
て、ヒューズリンクを切断するためにより大量のレーザ
エネルギーが必要であり、高出力のレーザ加工装置が必
要となる。しかも、このような高ネルギーのレーザビー
ムがヒューズリンクの凸凹表面で多量に反射されるた
め、ヒューズリンク周辺の層間絶縁膜に損傷を与える結
果となっており、この損傷が激しい場合、層間絶縁膜を
通して隣接配線やヒューズリンクをチップ外へ露出させ
る隙間が形成される可能性がある。このように配線やヒ
ューズリンクがチップ外に露出してしまうと腐食など故
障の原因となるので、金属ヒューズは、より低いエネル
ギーのレーザビームで容易に切断し得ることが望まし
い。
【０００９】また一方、高密度集積回路では、金属ヒュ
ーズリンクと配線を同一の絶縁膜上に形成することが要
求される。このための微細エッチングマスクパターン作
成は、金属配線がサブミクロンオーダーの狭い間隔で配
置されるために、前記第２アルミニウム層の表面からフ
ォトレジスト層に反射する反射光に起因して極めて難し
くなる。この微細エッチングマスクパターンの形状が不
良であると、配線が開放となったり短絡したりする恐れ
がある。特に、微細エッチングマスクパターン形成不良
のために所望の値よりも配線幅が小さくなると、集積回
路の動作時に設計よりも幅の狭い配線で高い電流密度が
発生し、アルミニウム原子の電子移動を増大させること
により配線が開放される恐れがある。そして、各ヒュー
ズ部分でアルミニウムの厚さが薄くなるため、ヒューズ
リンクも配線同様に、電子移動に脆弱になり易い。従っ
て、配線とヒューズリンクの寿命及び信頼性を向上させ
ることが要望される。
ーズリンクと配線を同一の絶縁膜上に形成することが要
求される。このための微細エッチングマスクパターン作
成は、金属配線がサブミクロンオーダーの狭い間隔で配
置されるために、前記第２アルミニウム層の表面からフ
ォトレジスト層に反射する反射光に起因して極めて難し
くなる。この微細エッチングマスクパターンの形状が不
良であると、配線が開放となったり短絡したりする恐れ
がある。特に、微細エッチングマスクパターン形成不良
のために所望の値よりも配線幅が小さくなると、集積回
路の動作時に設計よりも幅の狭い配線で高い電流密度が
発生し、アルミニウム原子の電子移動を増大させること
により配線が開放される恐れがある。そして、各ヒュー
ズ部分でアルミニウムの厚さが薄くなるため、ヒューズ
リンクも配線同様に、電子移動に脆弱になり易い。従っ
て、配線とヒューズリンクの寿命及び信頼性を向上させ
ることが要望される。
【００１０】そこで本発明は、少ないレーザエネルギー
の照射で溶断され、信頼度を向上させ長寿命化の可能な
金属ヒューズリンク、及びこれを含み、複数の金属配線
の微細パターンが可能な集積回路を提供するものであ
る。
の照射で溶断され、信頼度を向上させ長寿命化の可能な
金属ヒューズリンク、及びこれを含み、複数の金属配線
の微細パターンが可能な集積回路を提供するものであ
る。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の集積回路は、所定の間隔で離隔した２つの
金属導線層と、これら金属導線層を覆うとともに両者を
接続して該金属導線層間接続部分でヒューズリンクを形
成し、前記金属導線層の電子移動を防止し且つレーザエ
ネルギーを吸収するヒューズ層と、から構成されるヒュ
ーズを、基板に形成の絶縁層上に備える。金属導線層
は、バリア金属層と金属層の２層構造で、金属層がアル
ミニウムまたはアルミニウム合金とし、バリア金属層が
Ｔｉ層とその上のＴｉＮ層とするとよい。ヒューズ層
は、ＴｉＮまたはＴｉＷのいずれかであり、ヒューズ層
よりも上層に層間絶縁層が形成され、該層間絶縁層にヒ
ューズリンクを露出させ、照射されるレーザビーム径よ
り大きなサイズの切断開口を設けるようにする。
に、本発明の集積回路は、所定の間隔で離隔した２つの
金属導線層と、これら金属導線層を覆うとともに両者を
接続して該金属導線層間接続部分でヒューズリンクを形
成し、前記金属導線層の電子移動を防止し且つレーザエ
ネルギーを吸収するヒューズ層と、から構成されるヒュ
ーズを、基板に形成の絶縁層上に備える。金属導線層
は、バリア金属層と金属層の２層構造で、金属層がアル
ミニウムまたはアルミニウム合金とし、バリア金属層が
Ｔｉ層とその上のＴｉＮ層とするとよい。ヒューズ層
は、ＴｉＮまたはＴｉＷのいずれかであり、ヒューズ層
よりも上層に層間絶縁層が形成され、該層間絶縁層にヒ
ューズリンクを露出させ、照射されるレーザビーム径よ
り大きなサイズの切断開口を設けるようにする。
【００１２】また、本発明の集積回路は、基板に形成の
回路上に形成された絶縁層上に設けられて前記回路に接
続する複数の金属導線層のうちの少なくとも１本を途中
で分断し、その分断部分を接続してヒューズリンクをな
すとともに前記金属導線層を覆い、レーザエネルギーを
吸収し、パターニング中の反射光を抑止し、そして前記
金属導線層の電子移動を防止するヒューズ層が形成され
る。絶縁層が多層金属配線構造であってもよい。ヒュー
ズ層よりも上層に、ヒューズリンクを露出させ、照射さ
れるレーザビーム径より大きなサイズの切断開口を有し
た層間絶縁層を形成し、切断開口から露出しているヒュ
ーズリンクを覆う保護層を層間絶縁層上に形成するとよ
い。層間絶縁層上に形成されてヒューズ層に接続する複
数の金属配線を有する。ヒューズ層は、ＴｉＮまたはＴ
ｉＷのいずれかで、金属導線層は、ＴｉＮのバリア金属
層とアルミニウムまたはアルミニウム合金の金属層の２
層構造とするとよい。
回路上に形成された絶縁層上に設けられて前記回路に接
続する複数の金属導線層のうちの少なくとも１本を途中
で分断し、その分断部分を接続してヒューズリンクをな
すとともに前記金属導線層を覆い、レーザエネルギーを
吸収し、パターニング中の反射光を抑止し、そして前記
金属導線層の電子移動を防止するヒューズ層が形成され
る。絶縁層が多層金属配線構造であってもよい。ヒュー
ズ層よりも上層に、ヒューズリンクを露出させ、照射さ
れるレーザビーム径より大きなサイズの切断開口を有し
た層間絶縁層を形成し、切断開口から露出しているヒュ
ーズリンクを覆う保護層を層間絶縁層上に形成するとよ
い。層間絶縁層上に形成されてヒューズ層に接続する複
数の金属配線を有する。ヒューズ層は、ＴｉＮまたはＴ
ｉＷのいずれかで、金属導線層は、ＴｉＮのバリア金属
層とアルミニウムまたはアルミニウム合金の金属層の２
層構造とするとよい。
【００１３】そして本発明のヒューズ製造方法は、前記
絶縁層上に金属導線層を形成する過程と、該金属導線層
の一部をエッチングする過程と、該エッチング部分を含
めて前記金属導線層上にＴｉＮまたはＴｉＷのヒューズ
層を形成する過程と、これらヒューズ層及び金属導線層
をパターニングして前記エッチング部分をヒューズリン
クとしたヒューズを形成する過程と、を実施することを
特徴とする。金属導線層を形成する過程は、バリア金属
層を形成する過程と、このバリア金属層上にアルミニウ
ムまたはアルミニウム合金の金属層を形成する過程とす
るとよい。ヒューズ層上に層間絶縁層を形成する過程
と、この層間絶縁層にヒューズリンクを露出させ、レー
ザビーム径よりも大きな切断開口を形成する過程と、こ
の切断開口を含めて前記層間絶縁層を覆うＳｉ3Ｎ4の保
護層を形成する過程と、をさらに実施するとよい。
絶縁層上に金属導線層を形成する過程と、該金属導線層
の一部をエッチングする過程と、該エッチング部分を含
めて前記金属導線層上にＴｉＮまたはＴｉＷのヒューズ
層を形成する過程と、これらヒューズ層及び金属導線層
をパターニングして前記エッチング部分をヒューズリン
クとしたヒューズを形成する過程と、を実施することを
特徴とする。金属導線層を形成する過程は、バリア金属
層を形成する過程と、このバリア金属層上にアルミニウ
ムまたはアルミニウム合金の金属層を形成する過程とす
るとよい。ヒューズ層上に層間絶縁層を形成する過程
と、この層間絶縁層にヒューズリンクを露出させ、レー
ザビーム径よりも大きな切断開口を形成する過程と、こ
の切断開口を含めて前記層間絶縁層を覆うＳｉ3Ｎ4の保
護層を形成する過程と、をさらに実施するとよい。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。
施形態を説明する。
【００１５】図１は、単結晶シリコンまたは他の適切な
半導体物質からなる基板２０の主表面に形成した絶縁層
２２を示す図である。基板２０は、ＣＭＯＳまたはＢＩ
ＣＭＯＳの形成を可能にするために適切な濃度としたウ
ェル領域で、該基板２０に、電界効果トランジスタやバ
イポーラトランジスタ、或いはこれらの組合わせなどの
アクティブ素子を含む回路が集積される。絶縁層２２の
上には、回路に接続される金属導線層２５が形成され
る。
半導体物質からなる基板２０の主表面に形成した絶縁層
２２を示す図である。基板２０は、ＣＭＯＳまたはＢＩ
ＣＭＯＳの形成を可能にするために適切な濃度としたウ
ェル領域で、該基板２０に、電界効果トランジスタやバ
イポーラトランジスタ、或いはこれらの組合わせなどの
アクティブ素子を含む回路が集積される。絶縁層２２の
上には、回路に接続される金属導線層２５が形成され
る。
【００１６】絶縁層２２は、複数の層間絶縁膜と、層間
絶縁膜間に形成された金属配線と、各層間絶縁膜の上下
に形成の金属配線を接続するために層間絶縁膜内に形成
された金属プラグと、から構成される多層金属配線構造
とすることができる。
絶縁膜間に形成された金属配線と、各層間絶縁膜の上下
に形成の金属配線を接続するために層間絶縁膜内に形成
された金属プラグと、から構成される多層金属配線構造
とすることができる。
【００１７】図７は、この多層金属配線構造の一例とし
て、アクティブ素子を有する基板上に２層の層間絶縁膜
を備える絶縁層（２２）の一部断面図である。
て、アクティブ素子を有する基板上に２層の層間絶縁膜
を備える絶縁層（２２）の一部断面図である。
【００１８】Ｐ形ウェル領域１の上に、フィールド酸化
膜領域３によって分離された一つのＮチャネル電界効果
トランジスタ２が設けられている。すなわち、フィール
ド酸化膜領域３に接したｎ形ソース領域４及びドレイン
領域５の間のチャネル領域の上に、ポリサイドのゲート
電極６が形成されている。そして、ゲート電極６の両側
壁７とフィールド酸化膜領域３との間のソース領域４及
びドレイン領域５には、通常のシリサイド工程技術によ
って形成された高融点金属シリサイド層のＴｉＳｉ
2（チタニウムシリサイド）層８，９がある。フィール
ド酸化膜領域３上には、ポリサイドの電極膜１０が形成
されている。
膜領域３によって分離された一つのＮチャネル電界効果
トランジスタ２が設けられている。すなわち、フィール
ド酸化膜領域３に接したｎ形ソース領域４及びドレイン
領域５の間のチャネル領域の上に、ポリサイドのゲート
電極６が形成されている。そして、ゲート電極６の両側
壁７とフィールド酸化膜領域３との間のソース領域４及
びドレイン領域５には、通常のシリサイド工程技術によ
って形成された高融点金属シリサイド層のＴｉＳｉ
2（チタニウムシリサイド）層８，９がある。フィール
ド酸化膜領域３上には、ポリサイドの電極膜１０が形成
されている。
【００１９】アクティブ素子２、フィールド酸化膜領域
３、及び電極膜１０上は、ＴＥＯＳ（Tetra ortho ethe
yl silicate）の酸化膜の第１層間絶縁膜１１で覆れて
いる。この第１層間絶縁膜１１を貫通して、ＴｉＳｉ2
層９を露出させるための貫通開口（スルーホール）１８
が形成されている。第１層間絶縁膜１１の表面上と貫通
開口１８の内部には、スパッタリングによりＴｉＮ（窒
化チタン）膜１２とＡｌ（アルミニウム）膜１３が順次
積層され、フォトエッチング工程によってパターン化さ
れて金属配線１９が形成される。なおＴｉＮ膜１２は、
その上に形成されたＡｌ膜１３のアルミニウムがシリサ
イド層のＴｉＳｉ2層９へ移動することを防止するバリ
ア金属膜として作用する。
３、及び電極膜１０上は、ＴＥＯＳ（Tetra ortho ethe
yl silicate）の酸化膜の第１層間絶縁膜１１で覆れて
いる。この第１層間絶縁膜１１を貫通して、ＴｉＳｉ2
層９を露出させるための貫通開口（スルーホール）１８
が形成されている。第１層間絶縁膜１１の表面上と貫通
開口１８の内部には、スパッタリングによりＴｉＮ（窒
化チタン）膜１２とＡｌ（アルミニウム）膜１３が順次
積層され、フォトエッチング工程によってパターン化さ
れて金属配線１９が形成される。なおＴｉＮ膜１２は、
その上に形成されたＡｌ膜１３のアルミニウムがシリサ
イド層のＴｉＳｉ2層９へ移動することを防止するバリ
ア金属膜として作用する。
【００２０】金属配線１９と第１層間絶縁膜１１の露出
表面上には、ＳＯＧ(Spin-on-glass)の第２層間絶縁膜
１４が表面平坦化のために形成される。なお、ＳＯＧの
代わりにＴＥＯＳ酸化膜やＣＶＤＳｉＯ2を用いること
ができ、平坦化はＣＭＰ(Chemical mechanical polishi
ng)工程によって実施される。第２層間絶縁膜１４には
Ａｌ膜１３に通じる貫通開口が形成され、該貫通開口内
に、ＴｉＮ膜１６とＡｌまたはタングステンＷの充填体
１７から構成されるプラグ１５が、通常のスパッタリン
グまたはＣＶＤ及びエッチバック工程によって形成され
る。プラグ充填体１７には、電子移動現象を最小化する
タングステンを使用することが好ましい。
表面上には、ＳＯＧ(Spin-on-glass)の第２層間絶縁膜
１４が表面平坦化のために形成される。なお、ＳＯＧの
代わりにＴＥＯＳ酸化膜やＣＶＤＳｉＯ2を用いること
ができ、平坦化はＣＭＰ(Chemical mechanical polishi
ng)工程によって実施される。第２層間絶縁膜１４には
Ａｌ膜１３に通じる貫通開口が形成され、該貫通開口内
に、ＴｉＮ膜１６とＡｌまたはタングステンＷの充填体
１７から構成されるプラグ１５が、通常のスパッタリン
グまたはＣＶＤ及びエッチバック工程によって形成され
る。プラグ充填体１７には、電子移動現象を最小化する
タングステンを使用することが好ましい。
【００２１】多層金属配線構造では、金属配線１９、プ
ラグ１５及び第２層間絶縁膜１４から構成される層が反
復的に積層され、各金属配線が対応するプラグと接触す
るようにしてある。このような多層金属配線構造を絶縁
層（２２）として単純化して図示、説明する。
ラグ１５及び第２層間絶縁膜１４から構成される層が反
復的に積層され、各金属配線が対応するプラグと接触す
るようにしてある。このような多層金属配線構造を絶縁
層（２２）として単純化して図示、説明する。
【００２２】再び図１を参照すると、絶縁層２２上にバ
リア金属層２４と金属層２６の２層を積層した金属導線
層２５が示されている。必要ならば複数の金属層を金属
導線層２５として用いる。バリア金属層２４の材質とし
ては、ＴｉＷまたはＴｉＮ、好ましくはＴｉＮを使用す
る。
リア金属層２４と金属層２６の２層を積層した金属導線
層２５が示されている。必要ならば複数の金属層を金属
導線層２５として用いる。バリア金属層２４の材質とし
ては、ＴｉＷまたはＴｉＮ、好ましくはＴｉＮを使用す
る。
【００２３】本例のＴｉＮのバリア金属層２４は、２５
ＳＣＣＭのアルゴンガス流速と１０５ＳＣＣＭの窒素ガ
ス流速の雰囲気の下、１００℃の基板温度でグロー放電
前に１０-8〜１０-9Ｔｏｒｒ且つ放電時に４ｍｍＴｏｒ
ｒの圧力を保持しながら、チタンのターゲットから反応
性スパッタリングを実施することにより、６００〜１２
００Åの厚さで蒸着（デポジション）する。あるいは、
バリア金属層２４をＴｉとＴｉＮ（Ｔｉ−ＴｉＮ）の２
層とする場合は、アルゴンＡｒガス雰囲気でＴｉのター
ゲットからスパッタリングによってＴｉの金属層を２０
０〜４００Åの厚さで蒸着し、その後前述したＴｉＮの
金属層を同一のチャンバ内で連続的に５００〜７００Å
の厚さに蒸着する。Ｔｉ層は、プラグ（１５）として充
填されたタングステンまたはアルミニウムの金属との接
触抵抗を低くする作用をもつ。
ＳＣＣＭのアルゴンガス流速と１０５ＳＣＣＭの窒素ガ
ス流速の雰囲気の下、１００℃の基板温度でグロー放電
前に１０-8〜１０-9Ｔｏｒｒ且つ放電時に４ｍｍＴｏｒ
ｒの圧力を保持しながら、チタンのターゲットから反応
性スパッタリングを実施することにより、６００〜１２
００Åの厚さで蒸着（デポジション）する。あるいは、
バリア金属層２４をＴｉとＴｉＮ（Ｔｉ−ＴｉＮ）の２
層とする場合は、アルゴンＡｒガス雰囲気でＴｉのター
ゲットからスパッタリングによってＴｉの金属層を２０
０〜４００Åの厚さで蒸着し、その後前述したＴｉＮの
金属層を同一のチャンバ内で連続的に５００〜７００Å
の厚さに蒸着する。Ｔｉ層は、プラグ（１５）として充
填されたタングステンまたはアルミニウムの金属との接
触抵抗を低くする作用をもつ。
【００２４】バリア金属層２４の蒸着後、金属層２６で
バリア金属層２４の全面を覆う。本例で金属層２６とし
て用いる物質は、アルミニウムの電子移動を防止するた
めに、少ないパーセントの銅Ｃｕを含有するアルミニウ
ム合金、例えば０.５％の銅と０.２％のシリコンＳｉを
含有するアルミニウム合金が最適である。金属層２６の
物質としてはこの他にも、純粋アルミニウム、少量のシ
リコン、または少量の銅を含有するアルミニウム合金が
使用可能である。本例の金属層２６は、バリア金属層２
４の蒸着後同一の真空のチャンバ内で、遮断なく連続的
に厚さ１〜１.５μｍにスパッタ蒸着される。
バリア金属層２４の全面を覆う。本例で金属層２６とし
て用いる物質は、アルミニウムの電子移動を防止するた
めに、少ないパーセントの銅Ｃｕを含有するアルミニウ
ム合金、例えば０.５％の銅と０.２％のシリコンＳｉを
含有するアルミニウム合金が最適である。金属層２６の
物質としてはこの他にも、純粋アルミニウム、少量のシ
リコン、または少量の銅を含有するアルミニウム合金が
使用可能である。本例の金属層２６は、バリア金属層２
４の蒸着後同一の真空のチャンバ内で、遮断なく連続的
に厚さ１〜１.５μｍにスパッタ蒸着される。
【００２５】金属層２６の蒸着後、フォトレジストが塗
布され、金属層２６の一部表面を露出するエッチングウ
ィンドウ３０がフォトレジスト層２８に形成される。こ
のフォトレジスト層２８をマスクとして反応性イオンエ
ッチングを実施することにより、エッチングウインドウ
３０から露出している金属層２６とその下のバリア金属
層２４を等方性または異方性エッチングし、絶縁層２２
の表面を露出させる。例えば、アルミニウム合金の異方
性エッチングは、三塩化ホウ素(boron trichloride)及
び塩素のようなハロゲン化物とハロゲンの混合ガスを使
用して行われ、傾斜した側壁を有するアルミニウム合金
の等方性エッチングは、ＣＨＦ3とＣｌ2混合ガスによっ
て行われる。また、ＴｉＮのバリア金属層２４は、ＣＨ
Ｆ3とＯ2の混合ガスによってエッチングされる。このエ
ッチングウィンドウ３０を通したエッチング後、フォト
レジスト層２８は除去される。
布され、金属層２６の一部表面を露出するエッチングウ
ィンドウ３０がフォトレジスト層２８に形成される。こ
のフォトレジスト層２８をマスクとして反応性イオンエ
ッチングを実施することにより、エッチングウインドウ
３０から露出している金属層２６とその下のバリア金属
層２４を等方性または異方性エッチングし、絶縁層２２
の表面を露出させる。例えば、アルミニウム合金の異方
性エッチングは、三塩化ホウ素(boron trichloride)及
び塩素のようなハロゲン化物とハロゲンの混合ガスを使
用して行われ、傾斜した側壁を有するアルミニウム合金
の等方性エッチングは、ＣＨＦ3とＣｌ2混合ガスによっ
て行われる。また、ＴｉＮのバリア金属層２４は、ＣＨ
Ｆ3とＯ2の混合ガスによってエッチングされる。このエ
ッチングウィンドウ３０を通したエッチング後、フォト
レジスト層２８は除去される。
【００２６】図２は、図１の異方性エッチング後の状態
を示す。これにより、金属導線層２５を貫通する開口３
１がヒューズの形成されるべき位置に形成されている。
開口３１は、７.２×７.２μｍ2のサイズを有する。
を示す。これにより、金属導線層２５を貫通する開口３
１がヒューズの形成されるべき位置に形成されている。
開口３１は、７.２×７.２μｍ2のサイズを有する。
【００２７】図３は、図２にヒューズ層を蒸着した状態
を示す。すなわち、ヒューズ層３２が金属導線層２５の
表面及び開口３１内にスパッタ蒸着される。本例のヒュ
ーズ層３２は、アルミニウム原子の電子移動を防止する
バリア層、激しいアルミニウム層からの反射光を抑止す
る非反射層、そして焦点の合わせられたレーザエネルギ
ーを吸収する吸収層として作用するＴｉＮから構成され
る。ヒューズ層３２にはＴｉＷを使用することも可能で
あるが、ＴｉＷ層はＴｉＮ層より低い電気的抵抗値を有
する一方、ＴｉＷ層の光反射率はＴｉＮ層の光反射率よ
りも相対的に高くなる。
を示す。すなわち、ヒューズ層３２が金属導線層２５の
表面及び開口３１内にスパッタ蒸着される。本例のヒュ
ーズ層３２は、アルミニウム原子の電子移動を防止する
バリア層、激しいアルミニウム層からの反射光を抑止す
る非反射層、そして焦点の合わせられたレーザエネルギ
ーを吸収する吸収層として作用するＴｉＮから構成され
る。ヒューズ層３２にはＴｉＷを使用することも可能で
あるが、ＴｉＷ層はＴｉＮ層より低い電気的抵抗値を有
する一方、ＴｉＷ層の光反射率はＴｉＮ層の光反射率よ
りも相対的に高くなる。
【００２８】ＴｉＮのヒューズ層３２は、２５０〜５０
０Åの厚さに蒸着される。開口３１のアスペクト比（幅
対高さ比）は低い値を有するため、ＴｉＮ層は、金属層
２６とバリア金属層２４の垂直側壁にも連続して付着す
る。なお、前述の傾斜した側壁を有する等方性エッチン
グであれば、ＴｉＮ層はさらに良好な連続性を示す。こ
のようなヒューズ層３２の蒸着前には洗浄工程とアルミ
ニウム表面の自然酸化膜の除去工程を行い、ＴｉＮと金
属層２６の付着力を増進させることが重要である。これ
らの工程は、ＴｉＮのスパッタリングの前にバックスパ
ッタリングまたは反応性イオンスパッタリングによって
行われる。
０Åの厚さに蒸着される。開口３１のアスペクト比（幅
対高さ比）は低い値を有するため、ＴｉＮ層は、金属層
２６とバリア金属層２４の垂直側壁にも連続して付着す
る。なお、前述の傾斜した側壁を有する等方性エッチン
グであれば、ＴｉＮ層はさらに良好な連続性を示す。こ
のようなヒューズ層３２の蒸着前には洗浄工程とアルミ
ニウム表面の自然酸化膜の除去工程を行い、ＴｉＮと金
属層２６の付着力を増進させることが重要である。これ
らの工程は、ＴｉＮのスパッタリングの前にバックスパ
ッタリングまたは反応性イオンスパッタリングによって
行われる。
【００２９】図４は、図３にフォトレジストのマスク層
を形成した状態を示す。すなわち、ヒューズ層３２上
に、フォトレジストのマスク層３４がフォトリソグラフ
ィ工程によって形成される。マスク層３４の幅は２.５
μｍにしてある。本例の場合、マスクパターンに多少の
アライメントミスがあってもヒューズリンクを形成可能
とするために、マスク層３４の幅を開口３１の幅よりも
狭くしている。このマスク層３４をエッチングマスクと
して、ＴｉＮのヒューズ層３２、金属層２６及びバリア
金属層２４を順次異方性エッチングする。エッチング後
のマスク層３４は除去される。
を形成した状態を示す。すなわち、ヒューズ層３２上
に、フォトレジストのマスク層３４がフォトリソグラフ
ィ工程によって形成される。マスク層３４の幅は２.５
μｍにしてある。本例の場合、マスクパターンに多少の
アライメントミスがあってもヒューズリンクを形成可能
とするために、マスク層３４の幅を開口３１の幅よりも
狭くしている。このマスク層３４をエッチングマスクと
して、ＴｉＮのヒューズ層３２、金属層２６及びバリア
金属層２４を順次異方性エッチングする。エッチング後
のマスク層３４は除去される。
【００３０】図５は、図４の異方性エッチングが完了し
た状態を示す。エッチングが完了すると、金属導線層２
５から作られた２つの離隔した金属導線層３８ａ，３８
ｂ及びこれらを接続するヒューズ層３２が形成され、そ
して、２つの金属導線層３８ａ，３８ｂの間のヒューズ
層３２がヒューズリンク３６になる。ＴｉＮのヒューズ
層３２の蒸着は、金属導線層３８ａ，３８ｂの上部表面
と、金属導線層３８ａ，３８ｂの互いに対向する側壁表
面と、これらの間の絶縁層２２上との間で良好な付着力
を有する。このようにしてアルミニウムの金属層２６を
ＴｉＮのバリア金属層２４及びＴｉＮのヒューズ層３２
で覆ってあれば、高電流密度による金属層２６の電子移
動が防止されるので、金属配線の信頼度及び寿命が増
す。またＴｉＮのヒューズ層３２から薄いヒューズリン
ク３６が提供され、該ヒューズ部は弱いレーザエネルギ
ーで容易に溶断可能である。
た状態を示す。エッチングが完了すると、金属導線層２
５から作られた２つの離隔した金属導線層３８ａ，３８
ｂ及びこれらを接続するヒューズ層３２が形成され、そ
して、２つの金属導線層３８ａ，３８ｂの間のヒューズ
層３２がヒューズリンク３６になる。ＴｉＮのヒューズ
層３２の蒸着は、金属導線層３８ａ，３８ｂの上部表面
と、金属導線層３８ａ，３８ｂの互いに対向する側壁表
面と、これらの間の絶縁層２２上との間で良好な付着力
を有する。このようにしてアルミニウムの金属層２６を
ＴｉＮのバリア金属層２４及びＴｉＮのヒューズ層３２
で覆ってあれば、高電流密度による金属層２６の電子移
動が防止されるので、金属配線の信頼度及び寿命が増
す。またＴｉＮのヒューズ層３２から薄いヒューズリン
ク３６が提供され、該ヒューズ部は弱いレーザエネルギ
ーで容易に溶断可能である。
【００３１】ヒューズリンク３６の形成後は、ＴＥＯＳ
またはＰＳＧ(Phospho silicate glass)のようなＳｉＯ
2で形成された層間絶縁層が通常のＣＶＤ技術によって
４０００Åの厚さに蒸着される。そして、この層間絶縁
層の下の金属導線層３８ａ，３８ｂのいずれかに接続す
るため前述のようなタングステンまたはアルミニウムを
充填したプラグを層間絶縁層に形成し、このプラグに接
触する金属配線を層間絶縁層上に形成して接地または電
源供給ボンディングパッドへ接続する。
またはＰＳＧ(Phospho silicate glass)のようなＳｉＯ
2で形成された層間絶縁層が通常のＣＶＤ技術によって
４０００Åの厚さに蒸着される。そして、この層間絶縁
層の下の金属導線層３８ａ，３８ｂのいずれかに接続す
るため前述のようなタングステンまたはアルミニウムを
充填したプラグを層間絶縁層に形成し、このプラグに接
触する金属配線を層間絶縁層上に形成して接地または電
源供給ボンディングパッドへ接続する。
【００３２】図６は、ヒューズ上の層間絶縁層４０に対
し通常のフォトエッチング技術によって部分的エッチン
グを施し、切断開口４４を形成した状態を示す断面図で
ある。この層間絶縁層４０の切断開口４４により、ヒュ
ーズリンク３６の一部分が露出する。このエッチングに
よって形成される切断開口４４の直径は、照射されるレ
ーザビームスポットの直径より大きいことが望まれる。
本例の切断開口４４のサイズは７×７μｍ2である。切
断開口４４の形成後は、シリコン窒化膜の保護層４２を
基板全面に６０００Åの厚さで蒸着し、ボンディングパ
ッドの上にある保護層４２を、ボンディングパッドを露
出させるためにエッチングする。
し通常のフォトエッチング技術によって部分的エッチン
グを施し、切断開口４４を形成した状態を示す断面図で
ある。この層間絶縁層４０の切断開口４４により、ヒュ
ーズリンク３６の一部分が露出する。このエッチングに
よって形成される切断開口４４の直径は、照射されるレ
ーザビームスポットの直径より大きいことが望まれる。
本例の切断開口４４のサイズは７×７μｍ2である。切
断開口４４の形成後は、シリコン窒化膜の保護層４２を
基板全面に６０００Åの厚さで蒸着し、ボンディングパ
ッドの上にある保護層４２を、ボンディングパッドを露
出させるためにエッチングする。
【００３３】製造工程の完了後行われる機能テストの結
果によって、或いは所望の機能選択のためヒューズリン
ク３６の切断が必要求されると、焦点の直径を５〜６μ
ｍに調整したレーザビームスポットをヒューズリンク３
６に照射する。そのレーザビームエネルギーはヒューズ
層３２に吸収され、ヒューズ層３２（ヒューズリンク３
６）が加熱されて蒸発する。ヒューズ層３２が蒸発する
ときには蒸発するＴｉＮの残骸がヒューズリンク３６付
近に散ることになるが、Ｓｉ3Ｎ4の保護層４２があるの
で、この破片による隣接金属配線の短絡と保護層４２の
下にある層間絶縁層４０の湿気吸入は防止される。
果によって、或いは所望の機能選択のためヒューズリン
ク３６の切断が必要求されると、焦点の直径を５〜６μ
ｍに調整したレーザビームスポットをヒューズリンク３
６に照射する。そのレーザビームエネルギーはヒューズ
層３２に吸収され、ヒューズ層３２（ヒューズリンク３
６）が加熱されて蒸発する。ヒューズ層３２が蒸発する
ときには蒸発するＴｉＮの残骸がヒューズリンク３６付
近に散ることになるが、Ｓｉ3Ｎ4の保護層４２があるの
で、この破片による隣接金属配線の短絡と保護層４２の
下にある層間絶縁層４０の湿気吸入は防止される。
【００３４】絶縁層２２上には、ヒューズとともに複数
の金属配線が同時に形成され得る。この金属配線は、絶
縁層２２に形成された貫通開口（図示していない）を通
して基板２０に形成された回路に接続される。図９は、
それぞれ金属導線層３８とヒューズ層３２からなる複数
の金属配線４６と、ヒューズ層３２によるヒューズリン
ク３６をもつヒューズとが絶縁層２２上に形成されてい
る状態を示す断面図である。各金属導線層３８は、前述
のようにバリア金属層２４とこの上に形成された金属層
２６から構成されている。
の金属配線が同時に形成され得る。この金属配線は、絶
縁層２２に形成された貫通開口（図示していない）を通
して基板２０に形成された回路に接続される。図９は、
それぞれ金属導線層３８とヒューズ層３２からなる複数
の金属配線４６と、ヒューズ層３２によるヒューズリン
ク３６をもつヒューズとが絶縁層２２上に形成されてい
る状態を示す断面図である。各金属導線層３８は、前述
のようにバリア金属層２４とこの上に形成された金属層
２６から構成されている。
【００３５】図８は、図９のような複数の金属配線４６
とヒューズリンク３６を形成するためのマスキング状態
を示す。金属配線４６とヒューズリンク３６の形成は、
図３のヒューズ層蒸着工程の後、図８のようにＴｉＮの
ヒューズ層３２上にフォトレジストのマスク３４，４
８，５０をパターニングし、異方性エッチングを施して
行われる。その際、金属配線４６を狭い間隔で稠密に配
置する場合であっても、パターン間のＴｉＮのヒューズ
層３２が入射光を吸収するため、ヒューズ層３２からフ
ォトレジストに反射する光が大幅に減少する。従って、
微細な金属配線４６を形成することが可能である。
とヒューズリンク３６を形成するためのマスキング状態
を示す。金属配線４６とヒューズリンク３６の形成は、
図３のヒューズ層蒸着工程の後、図８のようにＴｉＮの
ヒューズ層３２上にフォトレジストのマスク３４，４
８，５０をパターニングし、異方性エッチングを施して
行われる。その際、金属配線４６を狭い間隔で稠密に配
置する場合であっても、パターン間のＴｉＮのヒューズ
層３２が入射光を吸収するため、ヒューズ層３２からフ
ォトレジストに反射する光が大幅に減少する。従って、
微細な金属配線４６を形成することが可能である。
【００３６】再び図９を参照すると、金属配線４６とヒ
ューズリンク３６の形成後、上述の図６のように層間絶
縁層４０が形成され、レーザビームの照射のための切断
開口４４及び金属配線４６との接続のための貫通開口
（図示せず）が層間絶縁層４０に形成される。貫通開口
内には上述のようにプラグを形成するためにタングステ
ンが充填される。層間絶縁層４０上にはワイヤボンディ
ングパッド（図示せず）と、このワイヤボンディングパ
ッドとタングステンプラグを通じて下部の金属配線４６
に接続される上部の金属配線が形成される。その後、Ｓ
ｉ3Ｎ4の保護層４２を全体的に塗布してから、ボンディ
ングパッド上の保護層４２をエッチングして露出させ
る。
ューズリンク３６の形成後、上述の図６のように層間絶
縁層４０が形成され、レーザビームの照射のための切断
開口４４及び金属配線４６との接続のための貫通開口
（図示せず）が層間絶縁層４０に形成される。貫通開口
内には上述のようにプラグを形成するためにタングステ
ンが充填される。層間絶縁層４０上にはワイヤボンディ
ングパッド（図示せず）と、このワイヤボンディングパ
ッドとタングステンプラグを通じて下部の金属配線４６
に接続される上部の金属配線が形成される。その後、Ｓ
ｉ3Ｎ4の保護層４２を全体的に塗布してから、ボンディ
ングパッド上の保護層４２をエッチングして露出させ
る。
【００３７】上述のように切断開口４４の直径はレーザ
ビームの直径よりも大きくされるので、層間絶縁層４０
は、ヒューズリンク３６を切断するときのレーザビーム
の照射によるストレスを受けないようになっている。従
来の手法によれば、層間絶縁層（４０）にストレスのか
かる可能性があり、切断されたヒューズの周囲の保護層
と層間絶縁層に亀裂の生じることがある。その亀裂がヒ
ューズに隣接した金属配線（４６）に達した場合、該亀
裂を通し長期間にわたり湿気が侵入して配線を腐食さ
せ、結果的に配線抵抗を悪化させて当該配線を開放させ
ることになる。これに対し本発明の手法によれば、層間
絶縁層４０がストレスを受けることがないので、金属配
線４６の信頼性が向上する。
ビームの直径よりも大きくされるので、層間絶縁層４０
は、ヒューズリンク３６を切断するときのレーザビーム
の照射によるストレスを受けないようになっている。従
来の手法によれば、層間絶縁層（４０）にストレスのか
かる可能性があり、切断されたヒューズの周囲の保護層
と層間絶縁層に亀裂の生じることがある。その亀裂がヒ
ューズに隣接した金属配線（４６）に達した場合、該亀
裂を通し長期間にわたり湿気が侵入して配線を腐食さ
せ、結果的に配線抵抗を悪化させて当該配線を開放させ
ることになる。これに対し本発明の手法によれば、層間
絶縁層４０がストレスを受けることがないので、金属配
線４６の信頼性が向上する。
【００３８】
【発明の効果】本発明によれば、アルミニウムまたはア
ルミニウム合金の金属層を利用した金属導線層上に光を
吸収するＴｉＮのヒューズ層を形成したことで、より少
量のレーザエネルギーでヒューズ溶断を実施可能であ
り、反射光による周辺素子へのストレスを低減すること
ができる。従って、層間絶縁層内の損傷を抑え、また、
絶縁層上における微細な金属配線とヒューズの同時形成
が可能となる。さらに、本発明の構造をもつヒューズ
は、アルミニウム原子の電子移動を抑え且つアルミニウ
ムの腐食を防止することができ、これによりヒューズリ
ンクを含む金属配線の信頼度を向上しヒューズの寿命を
延長することができる。
ルミニウム合金の金属層を利用した金属導線層上に光を
吸収するＴｉＮのヒューズ層を形成したことで、より少
量のレーザエネルギーでヒューズ溶断を実施可能であ
り、反射光による周辺素子へのストレスを低減すること
ができる。従って、層間絶縁層内の損傷を抑え、また、
絶縁層上における微細な金属配線とヒューズの同時形成
が可能となる。さらに、本発明の構造をもつヒューズ
は、アルミニウム原子の電子移動を抑え且つアルミニウ
ムの腐食を防止することができ、これによりヒューズリ
ンクを含む金属配線の信頼度を向上しヒューズの寿命を
延長することができる。
【図１】基板に形成の絶縁層上に金属導線層を形成して
フォトレジストでマスクした状態の要部斜視図。
フォトレジストでマスクした状態の要部斜視図。
【図２】図１の状態から異方性エッチングを実施した後
の状態を示した要部斜視図。
の状態を示した要部斜視図。
【図３】図２の後にヒューズ層を蒸着した状態を示した
要部斜視図。
要部斜視図。
【図４】図３の後にフォトレジストでヒューズ部分をマ
スクした状態の要部斜視図。
スクした状態の要部斜視図。
【図５】図４の状態から異方性エッチングを実施した状
態を示した要部斜視図。
態を示した要部斜視図。
【図６】ヒューズ上の層間絶縁層を部分的にエッチング
して切断開口を開けた状態の要部断面図。
して切断開口を開けた状態の要部断面図。
【図７】アクティブ素子を有する基板上に２層の多層金
属配線構造を備える集積回路の要部断面図。
属配線構造を備える集積回路の要部断面図。
【図８】複数の金属配線とヒューズを同時形成するマス
キング状態を示した図４相当の要部斜視図。
キング状態を示した図４相当の要部斜視図。
【図９】複数の金属配線とヒューズ上の層間絶縁層を部
分的にエッチングして切断開口を開けた状態の要部断面
図。
分的にエッチングして切断開口を開けた状態の要部断面
図。
２０ 基板 ２２ 絶縁層 ２４ バリア金属層 ２５ 金属導線層 ２６ 金属層 ２８ フォトレジスト層 ３０ エッチングウィンドウ ３１ 開口 ３２ ヒューズ層 ３４ マスク層 ３６ ヒューズリンク ３８ａ，ｂ 金属導線層 ４０ 層間絶縁層 ４２ 保護層 ４４ 切断開口 ４６ 金属配線
Claims (24)
- 【請求項１】 所定の間隔で離隔した２つの金属導線層
と、これら金属導線層を覆うとともに両者を接続して該
金属導線層間接続部分でヒューズリンクを形成し、前記
金属導線層の電子移動を防止し且つレーザエネルギーを
吸収するヒューズ層と、から構成されるヒューズを、基
板に形成の絶縁層上に備えたことを特徴とする半導体集
積回路。 - 【請求項２】 金属導線層に、アルミニウムまたはアル
ミニウム合金の金属層を使用する請求項１記載の半導体
集積回路。 - 【請求項３】 金属導線層は、バリア金属層と金属層の
２層構造である請求項１記載の半導体集積回路。 - 【請求項４】 金属層がアルミニウムまたはアルミニウ
ム合金からなる請求項３記載の半導体集積回路。 - 【請求項５】 バリア金属層がＴｉ層とその上のＴｉＮ
層からなる請求項３又は請求項４記載の半導体集積回
路。 - 【請求項６】 バリア金属層がＴｉＮ層である請求項３
または請求項４記載の半導体集積回路。 - 【請求項７】 ヒューズ層は、ＴｉＮまたはＴｉＷのい
ずれかである請求項１〜６のいずれか１項に記載の半導
体集積回路。 - 【請求項８】 ヒューズ層よりも上層に層間絶縁層が形
成され、該層間絶縁層にヒューズリンクを露出させる切
断開口をもつ請求項１〜７のいずれか１項に記載の半導
体集積回路。 - 【請求項９】 切断開口のサイズは、照射されるレーザ
ビーム径より大きくしてある請求項８記載の半導体集積
回路。 - 【請求項１０】 基板に形成の回路上に形成された絶縁
層上に設けられて前記回路に接続する複数の金属導線層
のうちの少なくとも１本を途中で分断し、その分断部分
を接続してヒューズリンクをなすとともに前記金属導線
層を覆い、レーザエネルギーを吸収し、パターニング中
の反射光を抑止し、そして前記金属導線層の電子移動を
防止するヒューズ層を形成したことを特徴とする半導体
集積回路。 - 【請求項１１】 絶縁層が多層金属配線構造をもつ請求
項１０記載の半導体集積回路。 - 【請求項１２】 ヒューズ層よりも上層に、ヒューズリ
ンクを露出させる切断開口を有した層間絶縁層を形成し
てある請求項１０または請求項１１記載の半導体集積回
路。 - 【請求項１３】 切断開口のサイズは、照射されるレー
ザビーム径よりも大きくしてある請求項１２記載の半導
体集積回路。 - 【請求項１４】 切断開口から露出しているヒューズリ
ンクを覆う保護層を層間絶縁層上に形成してある請求項
１２または請求項１３記載の半導体集積回路。 - 【請求項１５】 層間絶縁層上に形成されてヒューズ層
に接続する複数の金属配線を有する請求項１２〜１４の
いずれか１項に記載の半導体集積回路。 - 【請求項１６】 ヒューズ層は、ＴｉＮまたはＴｉＷの
いずれかである請求項１０〜１５のいずれか１項に記載
の半導体集積回路。 - 【請求項１７】 金属導線層は、バリア金属層と金属層
の２層構造である請求項１０〜１６のいずれか１項に記
載の半導体集積回路。 - 【請求項１８】 バリア金属層がＴｉＮで、その上の金
属層がアルミニウムまたはアルミニウム合金である請求
項１７記載の半導体集積回路。 - 【請求項１９】 基板の絶縁層上に形成するヒューズの
製造方法において、前記絶縁層上に金属導線層を形成す
る過程と、該金属導線層の一部をエッチングする過程
と、該エッチング部分を含めて前記金属導線層上にＴｉ
ＮまたはＴｉＷのヒューズ層を形成する過程と、これら
ヒューズ層及び金属導線層をパターニングして前記エッ
チング部分をヒューズリンクとしたヒューズを形成する
過程と、を実施することを特徴とするヒューズ製造方
法。 - 【請求項２０】 金属導線層を形成する過程は、バリア
金属層を形成する過程と、このバリア金属層上にアルミ
ニウムまたはアルミニウム合金の金属層を形成する過程
と、からなる請求項１９記載のヒューズ製造方法。 - 【請求項２１】 バリア金属層をＴｉＮ、Ｔｉ-ＴｉＮ
またはＴｉＷのいずれかとする請求項２０記載のヒュー
ズ製造方法。 - 【請求項２２】 ヒューズ層上に層間絶縁層を形成する
過程と、この層間絶縁層にヒューズリンクを露出させる
切断開口を形成する過程と、この切断開口を含めて前記
層間絶縁層を覆う保護層を形成する過程と、をさらに実
施する請求項１９〜２１のいずれか１項に記載のヒュー
ズ製造方法。 - 【請求項２３】 切断開口をレーザビーム径よりも大き
く形成する請求項２２記載のヒューズ製造方法。 - 【請求項２４】 保護層をＳｉ3Ｎ4層とする請求項２２
または請求項２３記載のヒューズ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970026418A KR100228533B1 (ko) | 1997-06-23 | 1997-06-23 | 반도체 집적회로의 용단가능한 퓨즈 및 그 제조방법 |
| KR1997P26418 | 1997-06-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117011A true JPH1117011A (ja) | 1999-01-22 |
Family
ID=19510624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10161560A Pending JPH1117011A (ja) | 1997-06-23 | 1998-06-10 | ヒューズを有する半導体集積回路及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5936296A (ja) |
| EP (1) | EP0887859A3 (ja) |
| JP (1) | JPH1117011A (ja) |
| KR (1) | KR100228533B1 (ja) |
| TW (1) | TW365701B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6562674B1 (en) | 1999-07-06 | 2003-05-13 | Matsushita Electronics Corporation | Semiconductor integrated circuit device and method of producing the same |
| US7666734B2 (en) | 2000-03-30 | 2010-02-23 | Nec Electronics Corporation | Semiconductor device having a fuse |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5998759A (en) * | 1996-12-24 | 1999-12-07 | General Scanning, Inc. | Laser processing |
| EP0853341A2 (en) * | 1997-01-14 | 1998-07-15 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| KR100319879B1 (ko) * | 1998-05-28 | 2002-08-24 | 삼성전자 주식회사 | 백금족금속막식각방법을이용한커패시터의하부전극형성방법 |
| US6222244B1 (en) * | 1998-06-08 | 2001-04-24 | International Business Machines Corporation | Electrically blowable fuse with reduced cross-sectional area |
| US6413848B1 (en) | 1998-07-17 | 2002-07-02 | Lsi Logic Corporation | Self-aligned fuse structure and method with dual-thickness dielectric |
| US6259146B1 (en) | 1998-07-17 | 2001-07-10 | Lsi Logic Corporation | Self-aligned fuse structure and method with heat sink |
| US6518140B2 (en) * | 1998-11-07 | 2003-02-11 | Samsung Electronics Co., Ltd. | Manufacturing methods for defect removable semiconductor devices |
| KR100294346B1 (ko) * | 1998-11-07 | 2001-07-12 | 허인구 | 제거가능한 토목용 앵커 |
| TW399264B (en) * | 1998-11-27 | 2000-07-21 | United Microelectronics Corp | Method for reducing the fluorine content on metal pad surface |
| US6300590B1 (en) * | 1998-12-16 | 2001-10-09 | General Scanning, Inc. | Laser processing |
| US6429132B1 (en) * | 1998-12-23 | 2002-08-06 | Aurora Systems, Inc. | Combination CMP-etch method for forming a thin planar layer over the surface of a device |
| US20070190751A1 (en) * | 1999-03-29 | 2007-08-16 | Marr Kenneth W | Semiconductor fuses and methods for fabricating and programming the same |
| US6650519B1 (en) | 1999-08-17 | 2003-11-18 | Seagate Technology Llc | ESD protection by a high-to-low resistance shunt |
| KR100340906B1 (ko) * | 1999-08-23 | 2002-06-20 | 박종섭 | 반도체 장치의 퓨즈 구조 |
| US6323111B1 (en) | 1999-10-28 | 2001-11-27 | Agere Systems Guardian Corp | Preweakened on chip metal fuse using dielectric trenches for barrier layer isolation |
| KR100314133B1 (ko) * | 1999-11-26 | 2001-11-15 | 윤종용 | 가장자리에 흡습방지막이 형성된 반도체 칩 및 이흡습방지막의 형성방법 |
| JP2002190582A (ja) * | 2000-12-21 | 2002-07-05 | Mitsubishi Electric Corp | 半導体メモリ及びその製造方法 |
| US20070173075A1 (en) * | 2001-03-29 | 2007-07-26 | Joohan Lee | Laser-based method and system for processing a multi-material device having conductive link structures |
| US6777645B2 (en) | 2001-03-29 | 2004-08-17 | Gsi Lumonics Corporation | High-speed, precision, laser-based method and system for processing material of one or more targets within a field |
| JP2003017570A (ja) * | 2001-07-02 | 2003-01-17 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6707129B2 (en) * | 2001-12-18 | 2004-03-16 | United Microelectronics Corp. | Fuse structure integrated wire bonding on the low k interconnect and method for making the same |
| US6579795B1 (en) * | 2002-04-02 | 2003-06-17 | Intel Corporation | Method of making a semiconductor device that has copper damascene interconnects with enhanced electromigration reliability |
| KR100831973B1 (ko) * | 2002-04-27 | 2008-05-26 | 주식회사 하이닉스반도체 | 퓨즈의 전기화학적 소실 방지를 위한 반도체 장치 |
| KR100819667B1 (ko) * | 2002-07-18 | 2008-04-04 | 주식회사 하이닉스반도체 | 반도체 소자의 퓨즈 형성 방법 |
| US20040038458A1 (en) * | 2002-08-23 | 2004-02-26 | Marr Kenneth W. | Semiconductor fuses, semiconductor devices containing the same, and methods of making and using the same |
| US6753210B2 (en) * | 2002-09-17 | 2004-06-22 | Taiwan Semiconductor Manufacturing Company | Metal fuse for semiconductor devices |
| DE102005014929B4 (de) * | 2005-04-01 | 2008-04-17 | Newlogic Technologies Gmbh | Integrierte Spule und integrierter Transformator |
| US20070029576A1 (en) * | 2005-08-03 | 2007-02-08 | International Business Machines Corporation | Programmable semiconductor device containing a vertically notched fusible link region and methods of making and using same |
| US20100213569A1 (en) * | 2009-02-20 | 2010-08-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits having fuses and systems thereof |
| US9892221B2 (en) | 2009-02-20 | 2018-02-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and system of generating a layout including a fuse layout pattern |
| KR101095770B1 (ko) * | 2009-03-09 | 2011-12-21 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 형성 방법 |
| US9087841B2 (en) * | 2013-10-29 | 2015-07-21 | International Business Machines Corporation | Self-correcting power grid for semiconductor structures method |
| US11908708B2 (en) | 2021-06-17 | 2024-02-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Laser de-bonding carriers and composite carriers thereof |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59214239A (ja) * | 1983-05-16 | 1984-12-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR890001847B1 (ko) * | 1986-05-07 | 1989-05-25 | 삼성전자 주식회사 | 반도체 메모리 장치의 리던던시 회로 |
| KR890003691B1 (ko) * | 1986-08-22 | 1989-09-30 | 삼성전자 주식회사 | 블럭 열 리던던씨 회로 |
| US4935801A (en) * | 1987-01-27 | 1990-06-19 | Inmos Corporation | Metallic fuse with optically absorptive layer |
| US4849363A (en) * | 1988-03-18 | 1989-07-18 | Digital Equipment Corporation | Integrated circuit having laser-alterable metallization layer |
| US5070392A (en) * | 1988-03-18 | 1991-12-03 | Digital Equipment Corporation | Integrated circuit having laser-alterable metallization layer |
| KR910005601B1 (ko) * | 1989-05-24 | 1991-07-31 | 삼성전자주식회사 | 리던던트 블럭을 가지는 반도체 메모리장치 |
| US5025300A (en) * | 1989-06-30 | 1991-06-18 | At&T Bell Laboratories | Integrated circuits having improved fusible links |
| US5185291A (en) * | 1989-06-30 | 1993-02-09 | At&T Bell Laboratories | Method of making severable conductive path in an integrated-circuit device |
| US5241212A (en) * | 1990-05-01 | 1993-08-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a redundant circuit portion and a manufacturing method of the same |
| US5244836A (en) * | 1991-12-30 | 1993-09-14 | North American Philips Corporation | Method of manufacturing fusible links in semiconductor devices |
| US5672905A (en) * | 1992-08-26 | 1997-09-30 | At&T Global Information Solutions Company | Semiconductor fuse and method |
| US5374590A (en) * | 1993-04-28 | 1994-12-20 | International Business Machines Corporation | Fabrication and laser deletion of microfuses |
| US5813881A (en) * | 1994-02-08 | 1998-09-29 | Prolinx Labs Corporation | Programmable cable and cable adapter using fuses and antifuses |
| US5578517A (en) * | 1994-10-24 | 1996-11-26 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of forming a highly transparent silicon rich nitride protective layer for a fuse window |
-
1997
- 1997-06-23 KR KR1019970026418A patent/KR100228533B1/ko not_active IP Right Cessation
- 1997-11-11 TW TW086116826A patent/TW365701B/zh not_active IP Right Cessation
-
1998
- 1998-06-05 EP EP98304456A patent/EP0887859A3/en not_active Ceased
- 1998-06-10 JP JP10161560A patent/JPH1117011A/ja active Pending
- 1998-06-16 US US09/097,904 patent/US5936296A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6562674B1 (en) | 1999-07-06 | 2003-05-13 | Matsushita Electronics Corporation | Semiconductor integrated circuit device and method of producing the same |
| US6677195B2 (en) | 1999-07-06 | 2004-01-13 | Matsushita Electronics Corporation | Semiconductor integrated circuit device and method of producing the same |
| US6897541B2 (en) | 1999-07-06 | 2005-05-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method of producing the same |
| US7872327B2 (en) | 1999-07-06 | 2011-01-18 | Panasonic Corporation | Semiconductor integrated circuit device and method of producing the same |
| US7666734B2 (en) | 2000-03-30 | 2010-02-23 | Nec Electronics Corporation | Semiconductor device having a fuse |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0887859A3 (en) | 2004-06-23 |
| KR100228533B1 (ko) | 1999-11-01 |
| EP0887859A2 (en) | 1998-12-30 |
| KR19990002715A (ko) | 1999-01-15 |
| US5936296A (en) | 1999-08-10 |
| TW365701B (en) | 1999-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1117011A (ja) | ヒューズを有する半導体集積回路及びその製造方法 | |
| TW522538B (en) | Semiconductor device and method of manufacturing the semiconductor device | |
| US5985765A (en) | Method for reducing bonding pad loss using a capping layer when etching bonding pad passivation openings | |
| US6835998B2 (en) | Fuse area structure including protection film on sidewall of fuse opening in semiconductor device and method of forming the same | |
| US6509255B2 (en) | Fuse area structure having guard ring surrounding fuse opening in semiconductor device and method of forming the same | |
| KR100483226B1 (ko) | 퓨즈를 갖는 반도체 장치 및 그 제조 방법 | |
| KR100534096B1 (ko) | 반도체 기억소자의 퓨즈 영역 및 그 제조방법 | |
| US6300233B1 (en) | Method of making a fuse in a semiconductor device | |
| JP3186664B2 (ja) | 半導体装置およびその製造方法 | |
| US20090236688A1 (en) | Semiconductor device having fuse pattern and methods of fabricating the same | |
| US6294474B1 (en) | Process for controlling oxide thickness over a fusible link using transient etch stops | |
| JP2005209903A (ja) | 半導体装置及びその製造方法 | |
| US6897541B2 (en) | Semiconductor integrated circuit device and method of producing the same | |
| KR100442868B1 (ko) | 반도체 소자의 퓨즈 형성방법 | |
| KR100385799B1 (ko) | 집적회로 및 디램 집적회로와 집적회로 퓨즈 구조물제조방법 | |
| JP3485110B2 (ja) | 半導体装置 | |
| JP3489088B2 (ja) | 冗長手段を有する半導体装置及びその製造方法 | |
| JP4092602B2 (ja) | 半導体装置の製造方法 | |
| JP3965827B2 (ja) | 半導体装置およびその製造方法 | |
| JP4097303B2 (ja) | 半導体装置及びその製造方法 | |
| JP2001077202A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2004111990A (ja) | 半導体集積回路装置及びその製造方法 | |
| KR20080008546A (ko) | 퓨즈가 구비된 반도체 소자 및 그의 퓨즈절단방법 | |
| KR20070081641A (ko) | 반도체 소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040630 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040901 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050125 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060718 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061005 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061031 |