KR100966975B1 - 반도체 소자의 퓨즈 및 그 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것으로, 퓨즈 상측에 상기 퓨즈보다 녹는점이 낮은 합금 물질로 매립된 홀을 구비함으로써, 퓨즈 블로잉 공정 시 상기 퓨즈 상부가 하부에 비해 부피가 팽창되고, 압력이 증가되어 상기 퓨즈 하부에 발생하는 크랙의 비율을 감소시켜 소자의 생산율을 증가시키는 기술을 개시한다.

Description

반도체 소자의 퓨즈 및 그 형성 방법{A FUSE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

본 발명은 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것이다. 특히, 퓨즈 블로잉 공정 시 발생하는 불량을 개선하기 위한 것이다.

일반적으로 반도체 소자가 고집적화 되어감에 따라 디램(DRAM) 소자의 경우 메모리 용량이 증가되면서 칩(chip)의 크기도 증가되는데, 이러한 반도체 소자 제조시에 수많은 미세 셀 중에서 한 개의 셀에서라도 결함이 발생되면 소자 전체를 불량품으로 처리하여 폐기하므로 소자 수율(yield)이 낮다.

따라서, 현재는 메모리 내에 미리 형성해둔 여분의 리던던시(redundancy) 셀을 제조 과정 중 불량이 발생된 셀과 교체 사용하여 전체 메모리를 되살려 주는 방법으로 칩의 수율 향상을 이루고 있다.

이러한 리던던시 셀을 이용한 리페어 작업은 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 골라내면, 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다.

따라서, 실제 사용 시에 불량 라인에 해당하는 어드레스 신호가 입력되면 불량 셀 대신 예비 라인으로 선택이 바뀌게 되는 것이다.

상기와 같은 리페어 작업을 수행하기 위해선 반도체 소자를 완성한 다음, 불량이 발생된 회로를 리페어 시키기 위하여 퓨즈 라인 상부의 산화막을 제거하여 퓨즈 박스를 오픈(open) 시키고, 해당되는 퓨즈 라인을 레이저(laser)를 투과하여 절단해야 한다.

이때, 상기 레이저의 조사에 의해 끊어지는 배선을 퓨즈 라인이라 하고, 그 끊어진 부위와 이를 둘러싼 영역을 퓨즈 박스라 한다.

종래 기술에 따른 반도체 소자의 퓨즈 형성 방법은 하부 구조물이 구비된 반도체 기판의 퓨즈 영역 상부에 제 1 층간 절연막을 형성한다.

다음에, 상기 제 1 층간 절연막 상부에 다수의 퓨즈를 패터닝한다. 이때, 퓨즈는 도전 물질로 형성되며, 라인/스페이스 형태로 형성하는 것이 바람직하다.

다음에, 상기 퓨즈를 포함하는 전체 상부에 제 2 층간 절연막을 형성한다.

그 다음, 상기 퓨즈 상부의 상기 제 2 층간 절연막을 식각하여 블로잉 영역을 형성한다. 이때, 상기 퓨즈 상부에 일정 두께의 상기 제 2 층간 절연막이 잔류되도록 하는 것이 바람직하다.

그 다음, 상기 블로잉 영역에 레이저를 조사하여 해당 퓨즈를 컷팅(Cutting)시킨다.

상술한 종래 기술에 따른 반도체 소자의 퓨즈 및 그 형성 방법에 있어서, 상기와 같이 도전 물질로 형성된 퓨즈의 경우 열전도가 진행되면서, 해당 퓨즈로 열 이 빠져나가면서 스트레스 프로파일(Stress Profile)이 발생하게 된다. 상기 스트레스 프로파일은 상기 퓨즈의 하부에 집중되는데, 이로 인하여 상기 퓨즈 하부에 크랙(Crack)을 유발시켜 소자의 특성이 저하되는 문제가 발생한다.

본 발명은 퓨즈 상측에 상기 퓨즈보다 녹는점이 낮은 합금 물질로 매립된 홀을 구비함으로써, 퓨즈 블로잉 공정 시 상기 퓨즈 상부가 하부에 비해 부피가 팽창되고, 압력이 증가되어 상기 퓨즈 하부에 발생하는 크랙의 비율을 감소시켜 소자의 생산율을 증가시키는 반도체 소자의 퓨즈 및 그 형성 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 소자의 퓨즈 형성 방법은

하부구조물이 구비된 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계와,

상기 제 1 층간 절연막 상부에 다수의 퓨즈를 형성하는 단계와,

상기 퓨즈의 퓨즈 블로잉 영역의 일부를 식각하여 홀을 형성하는 단계와,

합금 물질을 사용하여 상기 홀을 매립하는 단계를 포함하는 것을 특징으로 하고,

상기 퓨즈는 폴리실리콘, 알루미늄, 구리, 텅스텐 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성하는 것과,

상기 홀을 포함하는 전체 상부에 상기 합금 물질을 형성한 후 CMP 공정을 수행하는 단계를 더 포함하는 것과,

상기 합금 물질의 녹는점은 상기 퓨즈의 녹는점보다 낮은 것과,

상기 합금 물질은 구리 합금(Cu Alloy), 알루미늄 합금(Al Alloy), 구리 삼원 합금(Cu Ternary Alloy) 또는 알루미늄 삼원 합금(Al Ternary Alloy)인 것을 특징으로 한다.

또한, 본 발명에 따른 반도체 소자의 퓨즈는

라인/스페이스 형태로 배열된 다수의 퓨즈와,

상기 퓨즈 내측에 각각 퓨즈 블로잉 영역이 구비되되, 상기 퓨즈 블로잉 영역에 합금 물질로 매립된 홀을 포함하는 것을 특징으로 하고,

상기 퓨즈는 폴리실리콘, 알루미늄, 구리, 텅스텐 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성하는 것과,

상기 합금 물질은 구리 합금(Cu Alloy), 알루미늄 합금(Al Alloy), 구리 삼원 합금(Cu Ternary Alloy) 또는 알루미늄 삼원 합금(Al Ternary Alloy)인 것과,

상기 홀은 원형, 슬릿형, 십자형 또는 박스형으로 형성할 수 있는 것과,

상기 홀은 상기 퓨즈의 평면 구조상에서 지그재그(Zigzag)로 위치하는 것과,

상기 홀은 상기 퓨즈의 평면 구조상에서 일자로 위치하는 것을 특징으로 한다.

본 발명에 따른 반도체 소자의 퓨즈 및 그 형성 방법은 퓨즈의 하부 대비 상 부에서의 부피 팽창 및 압력 증가가 발생하여 퓨즈 상부의 스트레스를 상대적으로 증가시키게 되므로, 상기 퓨즈 하부의 크랙 발생 비율을 감소시킬 수 있다.

또한, 퓨즈의 스트레스 완화를 통해 블로잉 공정 마진이 향상되어, 레이저가 주사되는 레이저 스팟 영역의 사이즈를 좀 더 작게 할 수 있고, 이로 인해 상기 퓨즈의 피치(Pitch) 및 칩(Chip) 사이즈가 감소되어 넷 다이(Net Die)가 증가되는 효과가 있으며, 합금 물질에 의해 열의 집중으로 블로잉 공정 시 소모되는 시간을 단축할 수 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다.

도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 퓨즈를 도시한 평면도로서, 퓨즈 박스(100) 내측에 일정 간격으로 이격되어 다수의 퓨즈(110)가 구비되어 있다.

그리고, 퓨즈(110)의 블로잉 영역 내측에 금속 합금으로 매립된 홀(120)이 각각 구비되어 있다.

여기서, 퓨즈(110)는 폴리실리콘, 알루미늄, 구리, 텅스텐 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성되며, 상기 금속 합금은 퓨즈(110)로 사용되는 물질보다 녹는점이 낮은 구리 합금(Cu Alloy), 알루미늄 합금(Al Alloy), 구리 삼원 합금(Cu Ternary Alloy) 또는 알루미늄 삼원 합금(Al Ternary Alloy)으로 형성되는 것이 바람직하다.

이때, 홀(120)은 '도 1a' 내지 '도 1d'에 도시된 바와 같이 원형(도 1a 참조), 바형(도 1b 참조), 십자형(도 1c 참조) 또는 박스형(도 1d 참조)으로 형성할 수 있다.

그리고, 홀(120)은 다수의 퓨즈(110)에 각각 구비되어 있는데, 레이저 조사에 의해 절단하고자 하는 퓨즈(110)뿐만 아니라 인접한 퓨즈가 절단되는 것을 방지하기 위해 지그재그(Zigzag)로 배치되어 있다.

도 2a 내지 도 2d는 상기 '도 1a'의 Y - Y'에 따른 절단면을 도시한 단면도로서, 반도체 소자의 퓨즈 형성 방법을 나타낸다.

도 2a를 참조하면, 하부 구조물이 구비된 퓨즈 영역의 반도체 기판(미도시) 상부에 층간 절연막(200)을 형성한다.

다음에, 층간 절연막(200) 상부에 다수의 퓨즈(210)를 패터닝한다.

도 2b를 참조하면, 퓨즈(210)의 블로잉 영역 일부를 식각하여 홀(220)을 형성한다. 여기서, 홀(220)은 상기 '도 1a' 내지 '도 1d'에 도시된 바와 같은 형태로 형성하는 것이 바람직하다.

이때, 홀(220)은 퓨즈(210) 상측을 일부 식각하여 형성할 수도 있으며, 콘택홀 형태로 하부의 반도체 기판(미도시)이 노출되도록 형성할 수도 있다.

도 2c 및 도 2d를 참조하면, 홀(220)을 포함하는 전체 상부에 금속 합금 물질층(230)을 형성한다.

다음에, 퓨즈(210)가 노출될때까지 CMP 공정을 수행하여 홀(220)이 금속 합금 물질(230)로 매립되도록 한다.

도시되지는 않았지만 후속 공정을 설명하면, 금속 합금 물질(230)로 매립된 홀이 구비된 퓨즈(210)를 포함하는 전체 상부에 산화막을 형성한다.

다음에, 퓨즈(210)의 컷팅을 위해 퓨즈(210) 상부의 산화막을 식각한다. 이때, 퓨즈(210) 상부에 상기 산화막이 일정 두께 잔류되도록 하는 것이 바람직하다.

그 다음, 블로잉 공정을 수행하여 해당 퓨즈(210)를 컷팅한다.

이때, 상기 블로잉 공정 시 녹는점이 낮은 금속 합금 물질이 매립된 홀이 먼저 녹게 되어 융해(Melting) 및 증발(Evaporation)이 원활하게 이루어진다. 따라서, 퓨즈 상측에서의 부피 팽창 및 압력 증가는 퓨즈 상측의 스트레스를 상대적으로 더 증가시키게 되므로, 크랙(Crack) 발생 비율을 감소시킬 수 있다.

예를 들어, 퓨즈(210)를 알루미늄으로 형성하고, 금속 합금을 알루미늄 구리(AlCu)로 사용하는 경우, 상기 알루미늄의 녹는점은 660도이고, 알루미늄 구리의 녹는점은 550도로서, 알루미늄 구리가 먼저 녹기 시작하므로 상기 알루미늄 구리로 매립된 퓨즈(210) 상측의 스트레스가 증가하게 된다.

또한, 하부로의 크랙 발생이 감소되면서 낮은 온도에서 블로잉 공정을 진행할 수 있게 되고, 상기 블로잉 공정 시 오픈되는 영역의 크기도 작아지게 되어 인접한 퓨즈로의 어택(Attack)이 감소된다.

도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 퓨즈를 도시한 평면도이다.

도 3을 참조하면, 퓨즈 박스(300) 내측에 다수의 퓨즈(310)가 구비되며, 퓨즈(310) 내부의 블로잉 영역에 각각 금속 합금으로 매립된 홀(320)이 구비되도록 하는 것이 바람직하다.

여기서, 금속 합금으로 매립된 홀(320)은 퓨즈(310)의 중앙부에 구비되며, 인접한 퓨즈(310)의 홀(320)과 동일한 위치에 형성되도록 하여, 평면 구조상에서 일자로 위치하도록 하는 것이 바람직하다.

도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 퓨즈를 도시한 평면도.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 단면도.

도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 퓨즈.

< 도면의 주요 부분에 대한 부호 설명 >

100, 300 : 퓨즈 박스 110, 210, 310 : 퓨즈

120, 220, 320 : 홀 200 : 층간 절연막

230 : 금속 합금 물질

Claims (11)

1. 하부구조물이 구비된 반도체 기판 상부에 층간 절연막을 형성하는 단계;

   상기 층간 절연막 상부에 다수의 퓨즈를 형성하는 단계;

   상기 퓨즈의 블로잉 영역 일부를 식각하여 홀을 형성하되, 상기 홀은 상기 퓨즈의 평면 구조상에서 지그재그(Zigzag)로 위치되도록 하는 단계; 및

   상기 퓨즈보다 녹는점이 낮은 금속 합금 물질을 사용하여 상기 홀을 매립하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
2. 제 1 항에 있어서,

   상기 퓨즈는 폴리실리콘, 알루미늄, 구리, 텅스텐 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
3. 제 1 항에 있어서,

   상기 홀을 매립하는 단계는 상기 홀을 포함하는 상기 퓨즈의 전체 상부에 상기 금속 합금 물질을 형성한 후 CMP 공정을 수행하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
4. 삭제
5. 제 1 항에 있어서,

   상기 합금 물질은 구리 합금(Cu Alloy), 알루미늄 합금(Al Alloy), 구리 삼원 합금(Cu Ternary Alloy) 또는 알루미늄 삼원 합금(Al Ternary Alloy) 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
6. 라인 및 스페이스 형태로 배열된 다수의 퓨즈; 및

   상기 퓨즈의 블로잉 영역에 상기 퓨즈보다 낮은 녹는점을 가지는 합금 물질로 매립된 홀을 포함하며, 상기 홀은 상기 퓨즈의 평면 구조상에서 지그재그(Zigzag)로 위치하는 것을 특징으로 하는 반도체 소자의 퓨즈.
7. 제 6 항에 있어서,

   상기 퓨즈는 폴리실리콘, 알루미늄, 구리, 텅스텐 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈.
8. 제 6 항에 있어서,

   상기 합금 물질은 구리 합금(Cu Alloy), 알루미늄 합금(Al Alloy), 구리 삼원 합금(Cu Ternary Alloy) 또는 알루미늄 삼원 합금(Al Ternary Alloy) 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 퓨즈.
9. 제 6 항에 있어서,

   상기 홀은 원형, 슬릿형, 십자형 또는 박스형으로 형성할 수 있는 것을 특징으로 하는 반도체 소자의 퓨즈.
10. 삭제
11. 삭제

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