KR20100086845A - 반도체 소자 및 그 제조 방법 - Google Patents
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- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 금속 배선과 퓨즈 패턴을 연결하는 메탈 콘택 형성 시 갭필 특성이 좋은 물질과 열 전도도가 낮은 물질을 함께 매립하여 메탈 콘택의 갭필 문제를 해결하고, 퓨즈 블로잉 공정 시 메탈 콘택을 통한 열 분산에 의해 퓨즈 패턴의 레지듀 및 크랙이 발생하는 것을 방지하는 기술을 개시한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 특히, 금속 배선과 퓨즈를 연결하는 콘택에 관한 것이다.
일반적으로 반도체 장치, 특히 메모리 장치의 제조 시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다.
그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다.
따라서, 현재는 메모리 장치 내에 미리 설치해둔 예비 셀(Redundancy cell)을 이용하여 결함이 발생한 결함 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위한 예비 워드라인과 노멀 비트라인을 치환하기 위한 예비 비트라인을 구비하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트 라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다.
이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀이 발견되면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다.
따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.
전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로윙(Blowing) 시킴으로써 어드레스의 경로를 치환하는 것이다.
따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로윙 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 한다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 것이다.
도 1a 및 도 1b를 참조하면, 하부 구조물이 구비된 반도체 기판(100) 상부에 금속 배선(105)을 형성한다. 다음에, 금속 배선(105) 및 반도체 기판 (100) 상부에 제 1 층간 절연막(110)을 형성한다.
그 다음, 제 1 층간 절연막(110)을 식각하여 금속 배선(105)을 노출시키는 콘택홀(미도시)을 형성한다. 다음에, 도전물질로 콘택홀(미도시)을 매립하여 메탈 콘택(115)을 형성한다. 이때, 도전물질은 갭필 특성이 우수한 텅스텐으로 형성하는 것이 바람직하다.
다음에, 제 1 층간 절연막(110) 상부에 퓨즈 물질층(미도시)을 형성하고, 퓨즈 물질층(미도시)을 패터닝하여 메탈 콘택(115)과 접속하는 퓨즈 패턴(120)을 형성한다. 그리고, 퓨즈 패턴(120) 및 제 1 층간 절연막(110) 상부에 제 2 층간 절연막(125)을 형성한다.
그 다음, 퓨즈 패턴(120) 상부의 제 2 층간 절연막(125)을 선택적으로 식각하여 퓨즈 오픈 영역을 형성한다. 이때, 퓨즈 패턴(120) 상부에 일정 두께의 제 2 층간 절연막(125)이 잔류되도록 한다.
그 다음, 퓨즈 오픈 영역에 레이저를 조사하여 퓨즈 블로잉 공정을 진행한다. 이때, 퓨즈 블로잉 공정 시 메탈 콘택(115)을 통한 열 분산이 이루어져 'A' 부분과 같이 퓨즈 패턴(120)이 완전히 컷팅되지 않아 레지듀(Residue)가 발생하는 문제가 있다. 이를 해결하기 위해 이는 퓨즈 블로잉 공정 시 레이저의 에너지를 증가시키되면 퓨즈 패턴(120)에 크랙(Crack)이 유발되기도 한다.
또한, 퓨즈 블로잉 공정 시 메탈 콘택에 의한 열 분산을 방지하기 위해 열 전도도가 낮은 물질로 메탈 콘택을 형성하는 방법이 제안되었다. 그러나, 메탈 콘택의 깊이가 25000 ~ 27000Å으로 매우 깊어서 열 전도도가 낮은 물질로 매립할 경우에 메탈 콘택의 갭필 문제가 야기될 수 있다.
본 발명은 금속 배선과 퓨즈 패턴을 연결하는 메탈 콘택의 형성 물질을 변경하여 소자의 특성을 향상시키고자 한다.
본 발명에 따른 반도체 소자의 제조 방법은
기판 상부에 금속 배선을 형성하는 단계와,
상기 금속 배선 및 상기 기판 상부에 층간 절연막을 형성하는 단계와,
상기 층간 절연막을 식각하여 상기 금속 배선을 노출시키는 콘택홀을 형성하는 단계와,
상기 콘택홀에 서로 다른 복수개의 도전물질들을 적층하여 메탈 콘택을 형성하는 단계와,
상기 층간 절연막 상부에 상기 콘택과 연결되는 퓨즈 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 메탈 콘택을 형성하는 단계는
상기 콘택홀 일부에 제 1 도전물질을 매립하는 단계와,
상기 제 1 도전물질을 포함하는 상기 콘택홀 및 상기 층간 절연막 상부에 제 2 도전물질을 형성하는 단계와,
상기 층간 절연막이 노출될때까지 상기 제 2 도전물질을 평탄화하는 단계를 포함하며, 상기 제 2 도전물질은 상기 제 1 도전물질보다 열 전도도가 낮은 물질로 형성한다.
이때, 상기 제 1 도전물질은 텅스텐으로 형성하고, 상기 제 2 도전물질은 폴리실리콘, 텅스텐, 티타늄, 코발트, 몰리브덴 또는 탄탈륨을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자는
기판 상에 형성된 금속 배선 및 퓨즈 패턴과,
상기 금속 배선과 퓨즈 패턴을 연결하며 서로 다른 복수개의 도전물질들이 적층된 메탈 콘택을 포함하는 것을 특징으로 한다.
여기서, 상기 도전물질들은 서로 다른 열 전도도를 가지며,
상기 메탈 콘택은 제 1 도전물질 및 상기 제 1 도전물질보다 열 전도도가 낮은 제 2 도전물질을 포함한다.
이때, 상기 제 1 도전물질은 텅스텐으로 형성하고, 상기 제 2 도전물질은 폴리실리콘, 티타늄, 코발트, 몰리브덴 또는 탄탈륨을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 금속 배선과 퓨즈 패턴을 연결하는 메탈 콘택 형성 시 갭필 특성이 좋은 물질과 열 전도도가 낮은 물질을 함께 매립하여 메탈 콘택의 갭필 문제를 해결하고, 퓨즈 블로잉 공정 시 메탈 콘택을 통한 열 분산에 의해 퓨즈 패턴에 레지듀 및 크랙이 발생하는 것을 방지하는 효과가 있다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도이다.
먼저, 도 2e를 참조하여 본 발명에 따른 반도체 소자를 설명하면 다음과 같다.
하부 구조물이 구비된 반도체 기판(200) 상에 금속 배선(205) 및 퓨즈 패턴(235)이 형성되어 있다. 이때, 금속 배선(205) 및 퓨즈 패턴(235)은 메탈 콘택(230)에 의해 연결되어 있다.
여기서, 메탈 콘택(230)은 갭필 특성이 좋은 제 1 도전물질(220) 및 제 1 도전물질(220) 보다 열 전도도가 낮은 제 2 도전물질(225)의 적층구조로 형성된다. 제 1 도전물질(220)은 텅스텐으로 형성하고, 제 2 도전물질(225)은 폴리실리콘, 티타늄, 코발트, 몰리브덴 또는 탄탈륨을 포함하는 물질로 형성하는 것이 바람직하다. 또한, 제 2 도전물질(225)은 티타늄 실리사이드, 코발트 실리사이드, 몰레브덴 실리사이드 또는 탄탈륨 실리사이드로 형성할 수 도 있다.
이때, 제 1 도전물질(220) 및 제 2 도전물질(225)의 적층 순서는 변경할 수 있다.
상술한 반도체 소자의 제조 방법을 도 2a 내지 도 2e를 참조하여 설명하면 다음과 같다.
먼저, 도 2a를 참조하면, 하부 구조물이 구비된 반도체 기판(200) 상부에 금 속 배선(205)을 형성한다. 다음에, 금속 배선(205) 및 반도체 기판 (200) 상부에 제 1 층간 절연막(210)을 형성한다.
그 다음, 제 1 층간 절연막(210)을 식각하여 금속 배선(205)을 노출시키는 콘택홀(215)을 형성한다.
도 2b를 참조하면, 콘택홀(도 2a의 215)을 포함하는 제 1 층간 절연막(210) 상부에 제 1 도전물질(220)을 형성한다.
다음에, 에치백(Etch-Back)을 진행하여 콘택홀(도 2a의 215) 내부에 제 1 도전물질(220)이 매립되도록 한다. 이때, 제 1 층간 절연막(210)이 노출된 이후에도 계속 에치백 공정을 진행하여 콘택홀(도 2a의 215) 상부의 제 1 도전물질(220)이 더 식각되도록 한다. 즉, 콘택홀(도 2a의 215) 저부에만 제 1 도전물질(220)이 매립하여 콘택홀(도 2a의 215) 상부에 공간이 생기도록 한다.
여기서, 제 1 도전물질(220)은 갭필(Gap Fill) 특성이 좋은 물질로 형성한다. 예컨대, 제 1 도전물질(220)은 텅스텐으로 형성하는 것이 바람직하다. 이때, 퓨즈 블로잉 공정 시 메탈 콘택(230)을 통한 열 분산을 방지하기 위해 메탈 콘택(230)을 열 전도도가 낮을 물질으로 형성하게 되면, 메탈 콘택(230)이 완전히 매립되지 않는 문제가 발생할 수 있다. 따라서, 메탈 콘택(230)의 일부는 갭필 특성이 좋은 물질을 이용하여 매립하도록 한다.
도 2c를 참조하면, 제 1 도전물질(220)이 매립된 콘택홀(도 2a의 215) 및 제 1 층간 절연막(210) 상부에 제 2 도전물질(225)을 형성한다. 여기서, 제 2 도전물질(225)은 제 1 도전물질(220)에 비해 열 전도도(Heat Conductivity)가 낮은 물질 로 형성하는 것이 바람직하다. 이와 같이, 열 전도도가 낮을 물질을 이용함으로써 퓨즈 블로잉 공정 시 메탈 콘택(230)을 통해 열 분산이 이루어지는 것을 방지할 수 있다.
예컨대, 제 2 도전물질(225)은 폴리실리콘, 티타늄, 코발트, 몰리브덴 또는 탄탈륨을 포함하는 물질로 형성하는 것이 바람직하다. 또한, 티타늄 실리사이드, 코발트 실리사이드, 몰레브덴 실리사이드 또는 탄탈륨 실리사이드로 형성할 수 도 있다.
도 2d를 참조하면, CMP 공정을 진행하여 콘택홀(도 2a의 215) 상부에 제 2 도전물질(225)이 매립되도록 한다. 따라서, 콘택홀(도 2a의 215)을 제 1 도전물질(220) 및 제 2 도전물질(225)의 적층으로 매립하여 메탈 콘택(230)을 형성한다. 여기서, 제 1 도전물질(220) 및 제 2 도전물질(225)은 그 순서를 바꾸어서 형성할 수 도 있다.
도 2e를 참조하면, 제 1 층간 절연막(210) 상부에 퓨즈 물질층(미도시)을 형성하고, 퓨즈 물질층(미도시)을 패터닝하여 메탈 콘택(230)과 연결되는 퓨즈 패턴(235)을 형성한다.
다음에, 퓨즈 패턴(235) 및 층간 절연막(210) 상부에 제 2 층간 절연막(240)을 형성한다.
그 다음, 퓨즈 패턴(235) 상부의 제 2 층간 절연막(240)을 선택적으로 식각하여 퓨즈 오픈 영역을 형성한다. 이때, 퓨즈 패턴(235) 상부에 일정 두께의 제 2 층간 절연막(240)이 잔류되도록 한다.
다음에, 퓨즈 오픈 영역에 레이저를 조사하여 퓨즈를 컷팅하는 블로잉 공정을 진행한다.
본 발명에서는 열 전도도가 낮은 물질로 콘택(230)을 형성하였기 때문에, 블로잉 공정 시 콘택에 의한 열 분산을 막을 수 있다. 따라서, 레이저의 에너지 효율을 극대화할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
200 : 반도체 기판 205 : 금속 배선
210 : 제 1 층간 절연막 215 : 콘택홀
220 : 제 1 도전물질 225 : 제 2 도전물질
230 : 메탈 콘택 235 : 퓨즈패턴
240 : 제 2 층간 절연막
Claims (10)
- 기판 상부에 금속 배선을 형성하는 단계;상기 금속 배선 및 상기 기판 상부에 층간 절연막을 형성하는 단계;상기 층간 절연막을 식각하여 상기 금속 배선을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀에 서로 다른 복수개의 도전물질들을 적층하여 메탈 콘택을 형성하는 단계; 및상기 층간 절연막 상부에 상기 콘택과 연결되는 퓨즈 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 메탈 콘택을 형성하는 단계는상기 콘택홀 저부에 제 1 도전물질을 매립하는 단계;상기 제 1 도전물질을 포함하는 상기 콘택홀 및 상기 층간 절연막 상부에 제 2 도전물질을 형성하는 단계;상기 층간 절연막이 노출될때까지 상기 제 2 도전물질을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 제 2 도전물질은 상기 제 1 도전물질보다 열 전도도가 낮은 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 제 1 도전물질은 텅스텐으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항 또는 제 4 항에 있어서,상기 제 2 도전물질은 폴리실리콘, 텅스텐, 티타늄, 코발트, 몰리브덴 또는 탄탈륨을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 기판 상에 형성된 금속 배선 및 퓨즈 패턴; 및상기 금속 배선과 퓨즈 패턴을 연결하며 서로 다른 복수개의 도전물질들이 적층된 메탈 콘택을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 6 항에 있어서,상기 도전물질들은 서로 다른 열 전도도를 갖는 것을 특징으로 하는 반도체 소자.
- 제 6 항에 있어서,상기 메탈 콘택은 제 1 도전물질; 및상기 제 1 도전물질보다 열 전도도가 낮은 제 2 도전물질을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 8 항에 있어서,상기 제 1 도전물질은 텅스텐으로 형성하는 것을 특징으로 하는 반도체 소자.
- 제 8 항에 있어서,상기 제 2 도전물질은 폴리실리콘, 티타늄, 코발트, 몰리브덴 또는 탄탈륨을 포함하는 것을 특징으로 하는 반도체 소자.
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