KR20110051817A - 반도체 소자의 퓨즈의 형성 방법 - Google Patents

Abstract

본 발명의 반도체 소자의 퓨즈 형성 방법은 반도체 기판 상에 층간절연막을 패터닝하는 단계와 상기 층간절연막과 평탄화된 높이를 갖는 퓨즈층을 형성하는 단계와 상기 층간절연막 및 상기 퓨즈층 상부에 마스크 패턴을 형성하는 단계 및 상기 마스크 패턴을 식각마스크로 상기 퓨즈층을 식각하는 단계를 포함함으로써, 구리 퓨즈의 높이를 국부적으로 낮춰주어 주변퓨즈 및 하부 레이어의 손상을 방지할 수 있으며, 구리의 이동을 방지하여 품질 및 수율을 개선할 수 있는 효과를 제공한다.

구리퓨즈, 리페어 효율 증가

Description

반도체 소자의 퓨즈의 형성 방법{Method for forming fuse of semiconductor device}

본 발명은 반도체 소자의 퓨즈의 형성 방법에 관한 것으로, 보다 자세하게는 퓨즈 리페어 효율을 증가시키기 위한 반도체 소자의 퓨즈의 형성 방법에 관한 것이다.

메모리 장치 및 메모리 병합 로직(Memory Merged Logic, MML)과 같은 반도체 장치에는 데이터를 저장하기 위한 수많은 메모리 셀들이 포함된다. 그런데, 이중 하나의 메모리 셀이라도 불량이면, 그 반도체 장치는 불량이 되므로, 수율(yield)이 떨어진다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다. 따라서, 메모리 장치나 메모리를 포함하는 반도체 장치에서는 높은 수율(yield)을 확보하기 위해 리페어(repair) 기능이 요구된다. 반도체 장치에서의 리페어 방식은 주로 리던던시(redundancy) 메모리 셀을 이용하여 불량 메모리 셀을 대체하는 방식이다. 이 때 불량 메모리 셀을 리던던시 메모리 셀로 대체하기 위해 절단 가능한 퓨즈(fuse)가 사용된다. 그러므로, 반도체 장치에는 다수의 퓨즈들이 포함되며, 이 퓨즈들은 통상 레이저로 절단 가능한 퓨즈들이다. 그리고, 퓨즈들은 반도체 장치의 테스트 후에 테스트 결과에 따라 선별적으로 절단된다.

예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예비 비트라인을 미리 설치하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다. 이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다. 따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.

전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로잉(blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다. 따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로잉 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 퓨즈와 그 주위를 둘러싸는 영역을 퓨즈 박스라 한다.

퓨즈는 크게 컨벤셔널(conventional) 구조와 배어(bare) 구조로 나눌 수 있는데 컨벤셔널 구조는 퓨즈 상부에 소정 두께의 절연막을 남긴 후 레이져를 조사하여 퓨즈가 컷팅되도록 하는 것이고, 배어 구조는 절연막, 배리어 금속층 및 퓨즈 금속이 적층된 구조에서 퓨즈 금속에 레이져를 조사하여 퓨즈가 컷팅되도록 하는 것이다. 컨벤셔널 구조의 퓨즈는 퓨즈 금속이 두꺼워져서 레이져를 조사하는 경우 퓨즈 컷팅이 용이하게 이루어지기 어렵고, 배어 구조는 퓨즈 금속이 공기중에 노출되어 있기 때문에 퓨즈 금속이 쉽게 산화되는 문제가 있다.

특히, 퓨즈 금속으로 구리가 사용되는 경우 컨벤셔널 구조는 고온 고습의 신뢰성 환경하에서 습기에 의해 쉽게 이동하는 문제가 발생하거나 잔유물이 발생하여 컷팅이 제대로 이루어지지 않은 현상을 유발하게 되고, 배어 구조는 구리가 공기에 쉽게 산화하는 성질을 가지고 있기 때문에 적용하기 어려울 뿐만 아니라 두께가 두꺼워져 고에너지의 레이져를 가하여 퓨즈 컷팅을 실시함에 따라서 주변 퓨즈 및 하부 레이어의 손실이 불가피한 문제가 있다.

본 발명은 퓨즈 금속으로 구리를 적용하는 경우 쉽게 산화되어 제거되는 것을 방지하기 위하여 구리의 두께를 높게 형성하는 경우 구리 퓨즈의 컷팅하기 위해 고에너지가 수반되어 주변퓨즈 및 하부 레이어의 손상되는 문제를 해결하고자 한다.

본 발명의 반도체 소자의 퓨즈 형성 방법은 반도체 기판 상에 층간절연막을 패터닝하는 단계와 상기 층간절연막과 평탄화된 높이를 갖는 퓨즈층을 형성하는 단계와 상기 층간절연막 및 상기 퓨즈층 상부에 마스크 패턴을 형성하는 단계 및 상기 마스크 패턴을 식각마스크로 상기 퓨즈층을 식각하는 단계를 포함하는 것을 특징으로 한다.

이때, 상기 층간절연막을 패터닝하는 단계 이후 상기 층간절연막 상부에 배리어 메탈층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

그리고, 상기 배리어 메탈층을 형성하는 단계는 상기 배리어 메탈층으로 전도성 질화막 또는 전도성 산화막을 적용하는 것을 특징으로 한다.

그리고, 상기 배리어 메탈층을 형성하는 단계는 상기 배리어 메탈층으로 실리사이드(siliside) 또는 실리케이트(silicate)을 적용하는 것을 특징으로 한다.

그리고, 상기 퓨즈층을 형성하는 단계는 상기 퓨즈층으로 구리를 적용하는 것을 특징으로 한다.

그리고, 상기 퓨즈층을 형성하는 단계는 상기 퓨즈층이 일렉트로 플레이팅(electroplating), CVD(chemical vapor deposition), ALD(atomic layer deposition), PVD(physical vapor deposition)의 방법으로 형성되는 것을 특징으로 한다.

그리고, 상기 퓨즈층을 식각하는 단계는 황산 또는 질산이 포함된 화학용액을 사용하는 것을 특징으로 한다.

그리고, 상기 마스크 패턴을 형성하는 단계는 상기 층간절연막이 덮혀지도록 형성하는 단계를 포함하는 것을 특징으로 한다.

그리고, 상기 퓨즈층을 식각하는 단계는 상기 층간절연막의 두께보다 낮은 두께로 상기 층간절연막 사이에 상기 퓨즈층이 남겨지도록 식각하는 것을 특징으로 한다.

그리고, 상기 퓨즈층을 식각하는 단계는 상기 층간절연막 사이에 형성된 상기 퓨즈층의 중앙부는 모두 제거되고 양측단부는 남아있도록 비스듬히 제거하는 것을 특징으로 한다.

그리고. 상기 마스크 패턴을 형성하는 단계는 상기 층간절연막이 노출되도록 형성하는 단계를 포함하는 것을 특징으로 한다.

그리고, 상기 퓨즈층을 식각하는 단계는 상기 층간절연막의 두께보다 낮은 두께로 상기 층간절연막의 사이에 상기 퓨즈층이 남겨지도록 식각하는 것을 특징으로 한다.

그리고, 상기 퓨즈층을 식각하는 단계는 상기 층간절연막 사이의 상기 퓨즈 층이 완전히 제거되도록 하는 것을 특징으로 한다.

그리고, 상기 퓨즈층을 식각하는 단계 이후 전체 상부에 확산방지막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

본 발명은 구리 퓨즈의 높이를 국부적으로 낮춰주어 주변퓨즈 및 하부 레이어의 손상을 방지할 수 있으며, 구리의 이동을 방지하여 품질 및 수율을 개선할 수 있는 효과를 제공한다.

이하에서는 본 발명에 따라 첨부된 실시예를 참조하여 상세히 설명하기로 한다.

도 1a 내지 도 1i는 본 발명의 제 1 실시예에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도이며, 도 2a 내지 도 2c는 본 발명의 제 2 실시예에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도이고, 도 3a 내지 도 3c는 본 발명의 제 3 실시예에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도이고, 도 4a 내지 도 4c는 본 발명의 제 4 실시예에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도이다.

도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 층간절연막(102)을 형성한다. 그 다음, 반도체 기판(100)이 노출되도록 식각하여 콘택홀(미도시)을 형성한 후, 콘택홀(미도시)을 포함하는 상부에 도전물질을 형성한 후, 에치백 또는 평탄화 식각 공정을 수행하여 콘택(104)을 형성한다.

도 1b에 도시된 바와 같이, 콘택(104)을 포함하는 층간절연막(102) 상부에 층간절연막(106)을 형성한다. 여기서, 층간절연막(106)은 질화막 계열 또는 산화막 계열의 물질이 적용되는 것이 바람직하다.

도 1c에 도시된 바와 같이, 층간절연막(106) 상에 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 식각마스크로 층간절연막(106)을 식각하여 패터닝한다(도 2c). 이때, 층간절연막(106)은 콘택(104)이 노출되도록 패터닝되는 것이 바람직하며, 건식 식각으로 패터닝되는 것이 바람직하다.

도 1d에 도시된 바와 같이, 패터닝된 층간절연막(106) 상부에 배리어 메탈층(108)을 형성한다. 이때, 배리어 메탈층(108)은 전도성 질화막, 전도성 산화막, 실리사이드(siliside) 또는 실리케이트(silicate) 등의 물질이 사용될 수 있다. 전도성 질화막은 TaN 또는 TiN 인 것이 바람직하고, 전도성 산화막은 ZnO인 것이 바람직하다.

도 1e 및 도 1f에 도시된 바와 같이, 배리어 메탈층(108) 상부에 퓨즈층(110)을 증착시킨다(도 2e). 이때, 퓨즈층(110)은 구리(cu)인 것이 바람직하다. 퓨즈층(110)은 일렉트로 플레이팅(electroplating), CVD(chemical vapor deposition), ALD(atomic layer deposition), PVD(physical vapor deposition)등의 방법으로 증착되는 것이 바람직하다. 그 다음, 층간절연막(106)이 노출되도록 퓨즈층(110) 및 배리어 메탈층(108)을 식각하여 퓨즈층(110)을 평탄화 시킨다.

도 1g에 도시된 바와 같이, 평탄화된 퓨즈층(110) 상부에 마스크 패턴(112)을 형성한다. 이때, 마스크 패턴(112)은 층간절연막(106)이 일부 노출되도록 형성 하는 것이 바람직하다. 여기서, 마스크 패턴(112)은 감광막 패턴, 아몰포스 카본(amorphous carbon), 질화막패턴 또는 산화막 패턴인 것이 바람직하다. 이와같이 퓨즈층(110) 상부에 마스크 패턴(112)을 형성하는 이유는 퓨즈층(110)의 높이를 선택적으로 낮게 조절하여 후속 공정에서 퓨즈층(110)을 컷팅시키기 위해 레이져를 조사하는 경우 저에너지로도 퓨즈층(110)의 컷팅이 용이하게 이루어지도록 하기 위함이다. 즉, 종래와 같이 고에너지로 컷팅이 이루이지지 않도록 함으로써 주변 퓨즈패턴이나 하부 레이어의 손상을 효과적으로 방지할 수 있다.

도 1h에 도시된 바와 같이, 마스크 패턴(112)을 식각마스크로 퓨즈층(110)을 식각한다. 이때, 퓨즈층(110)은 배리어 메탈(108) 상부로 소정두께만 남아있게 된다. 즉, 마스크 패턴(112)에 의해 노출된 퓨즈층(110)이 소정두께 제거된다. 이때, 퓨즈층(110)을 식각할 때 사용되는 용액은 황산 또는 질산이 포함된 화학용액인 것이 바람직하다.

도 1i에 도시된 바와 같이, 마스크 패턴(112)을 제거한 후, 전체 상부에 확산방지막(114)을 형성한다. 여기서 형성되는 확산방지막(114)은 질화막 또는 산화막인 것이 바람직하다.

본 발명의 제 1 실시예에서는 마스크 패턴(112)이 콘택(104)과 접속되는 퓨즈층(110)이 모두 노출되도록 하였지만 반드시 이에 한정되는 것은 아니고 변경될 수 있다. 이하에서는 본 발명의 제 2 실시예 내지 제 4 실시예의 반도체 소자의 퓨즈 형성 방법을 설명하기로 한다. 이하의 설명에서는 제 1 실시예의 도 2a 내지 도 2f에 대한 설명은 중복되므로 생략하고 도 1a 내지 도 1f의 설명으로 갈음한다.

도 2a에 도시된 바와 같이, 평탄화된 퓨즈층(110) 상부에 마스크 패턴(112)을 형성한다. 이때, 마스크 패턴(112)은 층간절연막(106)이 완전히 덮혀지도록 형성되는 것이 바람직하다. 여기서, 마스크 패턴(112)은 감광막 패턴, 아몰포스 카본(amorphous carbon), 질화막패턴 또는 산화막 패턴인 것이 바람직하다. 이와같이 퓨즈층(110) 상부에 마스크 패턴(112)을 형성하는 이유는 퓨즈층(110)의 높이를 선택적으로 낮게 조절하여 후속 공정에서 퓨즈층(110)을 컷팅시키기 위해 레이져를 조사하는 경우 저에너지로도 퓨즈층(110)의 컷팅이 용이하게 이루어지도록 하기 위함이다. 즉, 종래와 같이 고에너지로 컷팅이 이루이지지 않도록 함으로써 주변 퓨즈패턴이나 하부 레이어의 손상을 효과적으로 방지할 수 있다.

도 2b에 도시된 바와 같이, 마스크 패턴(112)을 식각마스크로 퓨즈층(110)을 식각한다. 따라서, 퓨즈층(110)은 배리어 메탈(108)의 상부 및 측벽에 남아있게 된다. 이때, 퓨즈층(110)은 배리어 메탈(108) 상부로 소정두께만 남아있게 된다. 즉, 마스크 패턴(112)에 의해 노출된 퓨즈층(110)이 소정두께만 제거된다. 이때, 퓨즈층(110)을 식각할 때 사용되는 용액은 황산 또는 질산이 포함된 화학용액인 것이 바람직하다.

도 2c에 도시된 바와 같이, 마스크 패턴(112)을 제거한 후, 전체 상부에 확산방지막(114)을 형성한다. 여기서 형성되는 확산방지막(114)은 질화막 또는 산화막인 것이 바람직하다.

도 3a에 도시된 바와 같이, 평탄화된 퓨즈층(110) 상부에 마스크 패턴(112)을 형성한다. 이때, 마스크 패턴(112)은 층간절연막(106)이 일부 노출되도록 형성 하는 것이 바람직하다. 여기서, 마스크 패턴(112)은 감광막 패턴, 아몰포스 카본(amorphous carbon), 질화막패턴 또는 산화막 패턴인 것이 바람직하다. 이와같이 퓨즈층(110) 상부에 마스크 패턴(112)을 형성하는 이유는 퓨즈층(110)의 높이를 선택적으로 낮게 조절하여 후속 공정에서 퓨즈층(110)을 컷팅시키기 위해 레이져를 조사하는 경우 저에너지로도 퓨즈층(110)의 컷팅이 용이하게 이루어지도록 하기 위함이다. 즉, 종래와 같이 고에너지로 컷팅이 이루이지지 않도록 함으로써 주변 퓨즈패턴이나 하부 레이어의 손상을 효과적으로 방지할 수 있다.

도 3b에 도시된 바와 같이, 마스크 패턴(112)을 식각마스크로 퓨즈층(110)을 식각한다. 여기서, 마스크 패턴(112)에 의해 노출된 퓨즈층(110)은 배리어 메탈층(108) 상부에 남지 않고 모두 제거되는 것이 바람직하다. 이때, 퓨즈층(110)을 식각할 때 사용되는 용액은 황산 또는 질산이 포함된 화학용액인 것이 바람직하다.

도 3c에 도시된 바와 같이, 마스크 패턴(112)을 제거한 후, 전체 상부에 확산방지막(114)을 형성한다. 여기서 형성되는 확산방지막(114)은 질화막 또는 산화막인 것이 바람직하다.

도 4a에 도시된 바와 같이, 평탄화된 퓨즈층(110) 상부에 마스크 패턴(112)을 형성한다. 이때, 마스크 패턴(112)은 층간절연막(106)이 완전히 덮혀지도록 형성하는 것이 바람직하다. 여기서, 마스크 패턴(112)은 감광막 패턴, 아몰포스 카본(amorphous carbon), 질화막패턴 또는 산화막 패턴인 것이 바람직하다. 이와같이 퓨즈층(110) 상부에 마스크 패턴(112)을 형성하는 이유는 퓨즈층(110)의 높이를 선택적으로 낮게 조절하여 후속 공정에서 퓨즈층(110)을 컷팅시키기 위해 레이져를 조사하는 경우 저에너지로도 퓨즈층(110)의 컷팅이 용이하게 이루어지도록 하기 위함이다. 즉, 종래와 같이 고에너지로 컷팅이 이루이지지 않도록 함으로써 주변 퓨즈패턴이나 하부 레이어의 손상을 효과적으로 방지할 수 있다.

도 4b에 도시된 바와 같이, 마스크 패턴(112)을 식각마스크로 퓨즈층(110)을 식각한다. 여기서, 퓨즈층(110)은 마스크 패턴(112)을 식각마스크로 수직하게 식각되지 않고 중앙부는 모두 제거되고 양측단부는 남아있도록 비스듬히 식각되는 것이 바람직하다. 이때, 퓨즈층(110)을 식각할 때 사용되는 용액은 황산 또는 질산이 포함된 화학용액인 것이 바람직하다.

도 4c에 도시된 바와 같이, 마스크 패턴(112)을 제거한 후, 전체 상부에 확산방지막(114)을 형성한다. 여기서 형성되는 확산방지막(114)은 질화막 또는 산화막인 것이 바람직하다.

상술한 바와 같이, 본 발명의 반도체 소자의 퓨즈 형성 방법은 퓨즈층 즉, 구리퓨즈의 높이를 선택적으로 낮게 형성하거나 제거함으로써 저에너지의 레이저로도 퓨즈 컷팅이 용이하게 이루어지도록 할 수 있다. 또한, 구리퓨즈의 높이를 낮게 형성하여 후속 공정에서 수행되는 신뢰성 평가에서도 구리퓨즈가 이동하는 것을 방지하여 품질 및 수율을 개선할 수 있다.

도 1a 내지 도 1i는 본 발명의 제 1 실시예에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도.

도 2a 내지 도 2c는 본 발명의 제 2 실시예에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도.

도 3a 내지 도 3c는 본 발명의 제 3 실시예에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도.

도 4a 내지 도 4c는 본 발명의 제 4 실시예에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도.

Claims (14)

1. 반도체 기판 상에 층간절연막을 패터닝하는 단계;

   상기 층간절연막과 평탄화된 높이를 갖는 퓨즈층을 형성하는 단계;

   상기 층간절연막 및 상기 퓨즈층 상부에 마스크 패턴을 형성하는 단계; 및

   상기 마스크 패턴을 식각마스크로 상기 퓨즈층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
2. 청구항 1에 있어서,

   상기 층간절연막을 패터닝하는 단계 이후

   상기 층간절연막 상부에 배리어 메탈층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
3. 청구항 2에 있어서,

   상기 배리어 메탈층을 형성하는 단계는

   상기 배리어 메탈층으로 전도성 질화막 또는 전도성 산화막을 적용하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
4. 청구항 2에 있어서,

   상기 배리어 메탈층을 형성하는 단계는

   상기 배리어 메탈층으로 실리사이드(siliside) 또는 실리케이트(silicate)을 적용하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
5. 청구항 1에 있어서,

   상기 퓨즈층을 형성하는 단계는

   상기 퓨즈층으로 구리를 적용하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
6. 청구항 1에 있어서,

   상기 퓨즈층을 형성하는 단계는

   상기 퓨즈층이 일렉트로 플레이팅(electroplating), CVD(chemical vapor deposition), ALD(atomic layer deposition), PVD(physical vapor deposition)의 방법으로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
7. 청구항 1에 있어서,

   상기 퓨즈층을 식각하는 단계는

   황산 또는 질산이 포함된 화학용액을 사용하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
8. 청구항 1에 있어서,

   상기 마스크 패턴을 형성하는 단계는

   상기 층간절연막이 덮혀지도록 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
9. 청구항 8에 있어서,

   상기 퓨즈층을 식각하는 단계는

   상기 층간절연막의 두께보다 낮은 두께로 상기 층간절연막 사이에 상기 퓨즈층이 남겨지도록 식각하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
10. 청구항 8에 있어서,

    상기 퓨즈층을 식각하는 단계는

    상기 층간절연막 사이에 형성된 상기 퓨즈층의 중앙부는 모두 제거되고 양측단부는 남아있도록 비스듬히 제거하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
11. 청구항 1에 있어서,

    상기 마스크 패턴을 형성하는 단계는

    상기 층간절연막이 노출되도록 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
12. 청구항 11에 있어서,

    상기 퓨즈층을 식각하는 단계는

    상기 층간절연막의 두께보다 낮은 두께로 상기 층간절연막의 사이에 상기 퓨즈층이 남겨지도록 식각하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
13. 청구항 11에 있어서,

    상기 퓨즈층을 식각하는 단계는

    상기 층간절연막 사이의 상기 퓨즈층이 완전히 제거되도록 하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
14. 청구항 1에 있어서,

    상기 퓨즈층을 식각하는 단계 이후

    전체 상부에 확산방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.

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