JP2009238811A - 半導体装置製造システム、半導体装置の製造方法、及び半導体装置 - Google Patents

Abstract

【課題】半導体装置の集積度を向上する。
【解決手段】本発明による半導体製造装置は、メモリセルテストシステム３０と素子配線形成装置５０とを具備する。メモリセルテストシステム３０は、メモリセル部が形成された半導体装置に対し、メモリセルテストを行う。素子配線形成装置５０は、メモリセルテストの結果に応じたパタンのヒューズ素子１１ａ〜１１ｆを半導体装置上に形成し、ヒューズ素子が形成された領域の上方の領域に素子又は配線を形成する。
【選択図】図６

Description

本発明は、ヒューズ素子を切断することで、不良メモリセルを冗長メモリセルに置き換える機能を有する半導体装置、その半導体装置を製造する半導体装置製造システム、及び製造方法に関する。

一般に、メモリセルを搭載する半導体記憶装置は、不良メモリセルがあっても他の正常なメモリセル（冗長メモリセル）に置換する冗長回路（リダンダンシ回路）が用意される。この冗長回路を使用することで飛躍的にチップ救済率は向上し、高歩留まりが実現される。従来技術では、半導体記憶装置がウェハ上に形成された後、メモリセルテストが行われる。メモリセルテストでは、メモリセルの異常の有無が検出される（メモリセルテスト工程）。メモリセルテストにおいて検出された不良セル、不良ワード線、あるいは不良ディジット選択線は、冗長メモリセルによって置換されることで救済される（トリミング工程）。

詳細には、メモリセルテスト工程で複数のテストが実施され、不良箇所が検出されると、不良箇所に対応する不良アドレスを救済すべくヒューズ情報が生成される。次にトリミング工程において、ヒューズ情報に基づき冗長回路におけるヒューズ素子が電気的に断線される。これにより、不良アドレスに対応するメモリセルは冗長メモリセルに置換される。トリミングによって置換された冗長メモリセルに不良がない限り、当該メモリセルテストでの条件下において半導体記憶装置は良品となる。

ヒューズ回路によるトリミングに関する技術が、例えば、特開平１１−１４５３０１に記載されている（特許文献１参照）。特許文献１に記載の半導体装置の製造方法は、不良メモリセルの位置を検出するメモリセルテスト工程と、不良メモリセルの位置に応じて特定のヒューズ素子を電気的に断線するトリミング工程とを有している。

次に、メモリセルを搭載した半導体装置の従来技術による製造方法について説明する。メモリ搭載の半導体装置の構造は大きく分けて、メモリ部とその他周辺回路部に大別できる。又、メモリ部は、メモリセル、冗長メモリセル、メモリセルを制御する回路素子（例えばトランジスタ）、冗長回路部、及び配線層等を含み、その他周辺回路部も回路素子（例えばトランジスタ）や配線層で構成される。

図１を参照して、従来技術による半導体装置の製造方法の詳細を説明する。当初、基板上にメモリ部のメモリセル、トランジスタ、及び下地配線が形成される。これと並行してその他の周辺回路部の回路素子（例えばトランジスタ）及び下地配線が形成される（ステップＳ１１）。次に、メモリ部の上地配線、ヒューズ素子が形成されると、メモリセルテストが行われる（ステップＳ１２〜Ｓ１４）。特許文献１に記載の方法では、ポリイミド樹脂のコーティング直前の段階まで、メモリ部及び周辺回路部の上地配線が形成され、その後、メモリセルテストが行われる。メモリセルテスト工程では、不良メモリのアドレス（不良アドレス）が検出され、不良アドレスに置換する冗長メモリセルが特定される。

図２は、メモリセルテスト工程時（基板表面にポリイミド樹脂をコーティングする直前）における冗長回路部の一部（ヒューズ素子を含む配線部）の構成を示す平面図である。図２を参照して、冗長回路部におけるアルミ配線１１０ａ〜１１０ｆは、アルミ配線１０ａ〜１０ｆの下層に形成されたヒューズ素子１１１ａ〜１１１ｆによって接続されている。この状態の時、メモリセルのテストはメモリセルがアクセスされる状態にある。冗長回路のヒューズ素子１１１ａ〜１１１ｆは、ステップＳ１１〜Ｓ１４における半導体製造工程のフォトリソグラフィ工程及びドライエッチング工程にて形成される。

図３は、図２におけるＤ−Ｄ’断面を示す図である。ステップＳ１１〜Ｓ１３の半導体製造工程において、図３に示すように冗長回路を含む回路ブロックや配線が形成される。例えば、下層からゲート配線１０１、ＬＤＤサイドウォール１０２、コンタクト１０３、ゲート上層間絶縁膜１０４、アルミ配線１０５、アルミ配線上層間絶縁膜１０６、スルーホール１０７、アルミ配線１０８、アルミ配線上層間絶縁膜１０９、ヒューズ素子１１１ｄ、ヒューズ素子１１１ｄとアルミ配線１１０ｄとを接続するスルーホール１１２、アルミ配線上層間絶縁膜１１３、アルミ配線１１０ｄ、アルミ配線上層間絶縁膜１１４、アルミ配線上層間絶縁膜１１６、アルミ配線上層間絶縁膜１１８、パッシベーション膜１１９が形成される。不良メモリセルを救済するためのヒューズ素子１１１ａ〜ｆは、半導体製造工程で通常用いられるフォトリソグラフィ工程にて形成されている。このため、ヒューズ素子１１１ａ〜１１１ｆを形成する上での下層への影響は全くなく、その下方の領域にトランジスタ等の回路素子や配線を形成しても問題とならない。

図１を参照して、ステップＳ１４におけるメモリセルテストによって特定された不良メモリセルを救済するトリミング処理が行われる（ステップＳ１５）。トリミング工程において、ヒューズ素子を電気的に断線する一般的な方法としては、０〜７００ｎｍ程度の酸化膜に覆われているため、レーザ照射法で溶断する手法が主流である。一方、特許文献１では、フォトリソグラフィ工程とドライエッチング工程にて行っている。このようなトリミング工程は、図１に示すように、冗長回路部におけるヒューズ素子を電気的に断線するためだけに有している。

トリミング工程により不良メモリが冗長メモリに置換されると、保護膜としてポリイミド膜１２０をコーティングして半導体装置の製造工程を終了する（ステップＳ１６）。

図４は、トリミングによる不良メモリセルの救済後、ポリイミド膜が形成された冗長回路部の一部（ヒューズ素子を含む配線部）の構成を示す平面図である。図４を参照して、ここでは、ステップＳ１５におけるトリミング処理において、ヒューズ素子１１１ａ〜１１１ｆのうち、ヒューズ素子１１１ａ、１１１ｄ、１１１ｆが切断される。この状態の時、不良メモリセルへのアクセスは、冗長メモリセルへのアクセスに変更され、不良メモリセルが救済された状態になる。

一方、半導体装置の製造方法に関連する技術として、事前の検査結果に応じてビアの形成を制御することで欠陥を有する回路ブロックを除外する技術が、特表平５−５０８７２７に記載されている（特許文献２参照）。又、特開２００４−２５３４８５には、外観検査の結果に基づいて、欠陥等の不良位置を迂回して再配線するようにレイアウトを変更して、配線のパターニングを行う製造方法が記載されている（特許文献３参照）。
特開平１１−１４５３０１ 特表平５−５０８７２７ 特開２００４−２５３４８５

上述のように、特許文献１に記載の技術では、不良メモリセルの位置を検出するメモリセルテスト工程が、基板表面にポリイミド樹脂をコーティングする工程の直前に行われ、その後トリミング工程が行われる。トリミング工程では、フォトリソグラフィ工程とドライエッチング工程によりヒューズ回路の配線部（ヒューズ素子）が電気的に断線される。続いて、基板表面にポリイミド樹脂をコーティングする工程が行われ、半導体装置の製造工程が完了する。

図５を参照してステップＳ１１〜Ｓ１３の半導体製造工程において、図３に示すように冗長回路を含む回路ブロックや配線が形成される。例えば、下層からゲート配線１０１、ＬＤＤサイドウォール１０２、コンタクト１０３、ゲート上層間絶縁膜１０４、アルミ配線１０５、アルミ配線上層間絶縁膜１０６、スルーホール１０７、アルミ配線１０８、アルミ配線上層間絶縁膜１０９、ヒューズ素子１１１ｄ、ヒューズ素子１１１ｄとアルミ配線１１０ｄとを接続するスルーホール１１２、アルミ配線上層間絶縁膜１１３、アルミ配線１１０ｄ、アルミ配線上層間絶縁膜１１４、アルミ配線上層間絶縁膜１１６、アルミ配線上層間絶縁膜１１８、パッシベーション膜１１９が形成される。不良メモリセルを救済するためのヒューズ素子１１１ａ〜１１１ｆは、半導体製造工程で通常用いられるフォトリソグラフィ工程にて形成されている。このため、ヒューズ素子１１１ａ〜１１１ｆを形成する上での下層への影響は全くなく、その下方の領域にトランジスタ等の回路素子や配線を形成しても問題とならない。

特許文献１に記載の方法では、半導体製造工程で通常用いられるフォトリソグラフィ工程にてヒューズ素子１１１ａ〜１１１ｆのいずれかが切断される。このため、ヒューズ素子１１１ａ〜１１１ｆの形成時と同様、ヒューズ素子１１１ａ〜１１１ｆのいずれかを切断してもヒューズ素子１１１ａ〜１１１ｆの下層の領域への影響は全くなく、その下方の領域に冗長回路を含むその他回路ブロック及び配線を形成しても問題とならない。しかし、ヒューズ素子１１１ａ〜１１１ｆを切断するフォトリソグラフィ工程は、基板表面にポリイミド樹脂をコーティングする工程直前に行われる。このため、図５に示すように、トリミング工程において、ヒューズ素子１１１ｄの切断箇所となる領域及び、その上方部分は排除される。従って、特許文献１の技術では、ヒューズ回路１１１ａ〜１１１ｆが形成される領域の上方の領域に、他の回路ブロックや配線などを配置することができず、回路面積の増大を招く原因となっている。

又、近年、メモリ容量の増大とともに、冗長回路ブロックの面積も比例して大きくなっている。すなわち、ヒューズ素子が配置された領域の面積がメモリ容量の増大に従って大きくなっている。しかし、従来技術では、切断の可能性のあるヒューズ素子上の領域に、素子や配線を配置することができないため、チップ面積縮小化の妨げとなっている。

以下に、［発明を実施するための最良の形態］で使用する括弧付き符号を用いて、課題を解決するための手段を説明する。これらの符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の半導体装置製造システムは、メモリセルテストシステム（３０）と素子配線形成装置（５０）とを具備し、ヒューズ素子（１１ａ〜１１ｆ）が断線することでメモリセルと冗長メモリセルとが置換される半導体装置を製造する。メモリセルテストシステム（３０）は、メモリセル部が形成された半導体装置に対し、メモリセルテストを行う。素子配線形成装置（５０）は、メモリセルテストの結果に応じたパタンのヒューズ素子（１１ａ〜１１ｆ）を半導体装置上に形成し、ヒューズ素子が形成された領域の上方の領域に素子又は配線を形成する。

又、本発明による半導体装置の製造方法は、ヒューズ素子（１１ａ〜１１ｆ）が断線することでメモリセルと冗長メモリセルとが置換される半導体装置の製造方法である。本発明による半導体装置の製造方法は、メモリセル部が形成された製造途中の半導体装置に対し、メモリセルテストを行うステップと、メモリセルテストの結果に応じたパタンのヒューズ素子（１１ａ〜１１ｆ）を半導体装置上に形成するステップと、ヒューズ素子（１１ａ〜１１ｆ）が形成された領域の上方の領域に素子又は配線を形成するステップとを具備する。

本発明では、メモリセルテストの結果に基づいてヒューズ素子（１１ａ〜１１ｆ）の配線パタンを決定できるため、メモリ救済のためにヒューズ素子（１１ａ〜１１ｆ）を切断する必要がない。このため、本発明によれば、ヒューズ素子（１１ａ〜１１ｆ）が形成される領域の上方の領域に、素子や配線を設置することができる。

更に、本発明による半導体装置は、ヒューズ素子（１１ａ〜１１ｆ）が断線することでメモリセルと冗長メモリセルとが置換される半導体装置において、ヒューズ素子（１１ａ〜１１ｆ）が形成される第１層と、ヒューズ素子（１１ａ〜１１ｆ）が形成される領域の上方の領域に回路素子又は配線が形成される第２層と、ヒューズ素子（１１ａ〜１１ｆ）が形成される領域の下方の領域に回路素子又は配線が形成される第３層とを具備する。

本発明による半導体装置製造システム、及び半導体装置製造方法によれば、半導体装置の集積度を向上することができる。

以下、添付図面を参照して、本発明による半導体装置、半導体装置の製造する半導体装置製造システム、及び半導体装置の製造方法の実施の形態を説明する。

本発明による半導体装置製造システムは、ヒューズ材料を電気的に断線することにより、不良メモリセルを冗長メモリに置換する機能を有する半導体記憶装置（メモリ）が搭載された半導体装置を製造する。

（構成）
図６を参照して、本発明による半導体装置製造システムの構成を説明する。図６は、本発明による半導体装置製造システムの実施の形態における構成を示す図である。本発明による半導体装置製造システムは、メモリセルテストシステム３０、ＥＷＳシステム４０、素子配線形成装置５０、ＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）露光装置６０を具備する。メモリセルテストシステム３０は、メモリテスタ装置３１及びアドレス記憶装置３２を備えるコンピュータ装置である。又、ＥＷＳシステムは、演算装置４１、ＥＢ露光用データ管理システム４２を備えるコンピュータ装置である。

メモリテスタ装置３１は、メモリセルテストが可能となった製造途中の半導体装置（製造途中ウェハ）に対しメモリセルテストを行う。メモリセルテストの方法は、従来技術と同様にメモリセルテスト用パッドを介して製造途中ウェハに形成されたメモリセル部に接続し、メモリセル部に対する各種特性を試験する。ここで、製造途中ウェハに形成されたメモリセル部は、メモリセルテストが可能となった複数のメモリセルを有す。ここで、メモリセル部内の冗長回路や冗長メモリセル、その他の周辺回路は未完成でも構わない。メモリテスタ装置３１は、メモリセル部のテスト結果に基づき、不良メモリセル（不良アドレス）を特定し、当該不良メモリセルを救済するために必要な論理アドレスを取得する。この論理アドレスは、不良メモリセルの置換対象となる冗長メモリセルを特定するアドレス情報である。あるいは、論理アドレスは、不良メモリセルを冗長メモリセルに置換するために断線されるヒューズ素子を特定するための情報である。メモリテスタ装置３１において検出された論理アドレスは、アドレス記憶装置３２に記録される。通常、メモリセルテストは、テストパラメータを変えて複数回行われる。この場合、アドレス記憶装置３２は、複数のメモリセルテストにおいて検出された不良メモリセルに対応する論理アドレスが記録される。

ＥＷＳシステム４０の演算装置４１は、アドレス記憶装置３２からメモリセルテストにおいて検出された論理アドレスを取得し、ＥＢ露光用データを生成する。詳細には、演算装置４１は論理アドレスに基づいて、不良メモリセルを置換するために断線する（接続する）ヒューズ素子を特定し、冗長回路内の全てのヒューズ素子のパタンを決定する。演算装置４１は決定したヒューズ素子のパタンに基づいて予め設定されたレイアウトデータを修正する。そして、演算装置４１は、修正されたレイアウトデータを用いて、ＥＢ露光装置６０を制御するためのＥＢ露光用データを生成する。ここで、ＥＢ露光用データはヒューズ回路を形成するためのデータのみならず、他の配線を形成するためのデータ（レイアウトデータ）に基づいて生成されても良い。

ＥＢ露光用データ管理システム４２は、演算装置４１で生成されたＥＢ露光用データを記録する。又、ＥＢ露光用データ管理システム４２には、ヒューズ素子や他の配線を形成するためのＥＢ露光用データが予め記録されていても良い。この場合、演算装置４０は、取得した論理アドレスに基づいて、予め記録されているＥＢ露光用データを修正し、新たなＥＢ露光用データとしてＥＢ露光用データ管理システム４２に記録する。あるいは、演算装置４０は、取得した論理アドレスに基づいて生成したＥＢ用露光用データと、ＥＢ露光用データ管理システム４２に記録している他の配線を形成するためのＥＢ露光用データとを統合して、新たなＥＢ露光用データとして、ＥＢ露光用データ管理システム４２に記録する。

ＥＢ露光用データ管理システム４２は、ＥＢ露光装置６０からの要求に応じたＥＢ露光用データをＥＢ露光装置６０に出力する。ＥＢ露光装置６０は、露光用データに従い、ウェハ上に塗布したレジスト（感光性樹脂）にパタン転写を行う。詳細には、ＥＢ露光装置６０は、ＥＢ露光用データに従って、ＥＢ露光を行うことで、ＥＷＳシステム４０において決定された配線パタンを製造途中ウェハに描画する。

素子配線形成装置５０は、通常の方法（例えば、フォトリソグラフィ工程及びドライエッチング工程）によって、半導体基板上に素子や配線を形成する。又、素子配線形成装置５０は、ＥＢ露光装置６０によって描画された配線パタンに従って、製造途中ウェハ上にヒューズ素子や、その他周辺回路の上地配線等を形成する。

（動作）
次に、図７から図１２を参照して、本発明による半導体装置製造システムによる半導体装置製造動作の詳細を説明する。図７は、本発明による半導体装置製造動作を示すフロー図である。

メモリ搭載の半導体装置の構造は大きく分けて、メモリ部とその他周辺回路部に大別できる。又、メモリ部は、メモリセル、冗長メモリセル、メモリセルを制御する回路素子（例えばトランジスタ）、冗長回路部、及び配線層等を含み、その他周辺回路部も回路素子（例えばトランジスタ）や配線層で構成される。

先ず、素子配線形成装置５０によって基板上にメモリ部のメモリセル、トランジスタ、及び下地配線が形成される。又、素子配線形成装置５０は、これと並行してその他の周辺回路部の回路素子（例えばトランジスタ）及び下地配線を形成する（ステップＳ１０１）。引き続き、素子配線形成装置５０は、メモリ部の上地配線を形成する（ステップＳ１０２）。この間、並行して周辺回路の上地配線が形成される。メモリセルテスト用のパッド及び、メモリ部の上地配線の形成が完了した後、素子配線形成装置５０は、メモリテストが可能な状態となるまで周辺回路部の上地配線の形成を継続する（ステップＳ１０３Ｎｏ、Ｓ１０４）。

メモリテストが可能な状態となるまで周辺回路部の上地配線が形成されると、メモリセルテスト工程に移行する（ステップＳ１０３Ｙｅｓ、Ｓ１０５）。ここでメモリセルのみが動作可能になるためには、メモリセルと下地配線が２〜３層、上地配線が２〜３層程度で形成すれば良い。一方、その他周辺回路部では更に１又はそれ以上の上地配線層を有する場合が多い。メモリセルのみが動作可能になるための条件は回路構成によって異なるが、少なくともヒューズ素子を形成する直前まで素子及び配線が形成されると、メモリセルテスト工程（ステップＳ１０５）に移行する。この時、メモリセル以外のその他周辺回路部が未完成であっても問題ない。

メモリテストが可能な状態まで素子及び配線が形成された半導体ウェハ（製造途中ウェハ）は、メモリテストシステム３０において、メモリセルテストが行われる。図８は、本発明によるメモリセルテスト工程時（メモリテスト可能な製造途中）における冗長回路部の一部（ヒューズ素子を含む配線部）の構成の一例を示す平面図である。

図８を参照して、製造途中ウェハ上には、冗長回路部を構成するアルミ配線１０ａ〜１０ｆまでが形成されている。図示しないが、この状態の時、メモリセルテスト用のパッドを介してノーマルのメモリセルがアクセス（メモリセルテスト）される状態にある。ここで、アルミ配線１０ａ〜１０ｆのそれぞれは、電気的に分離するように形成され、メモリセルテスト以降に形成されるヒューズ素子１１ａ〜１１ｆを介してによって接続される。冗長メモリセルに置換されるメモリセルは、アルミ配線１０ａ〜１０ｂの接続状態（ヒューズ素子１１ａ〜１１ｆ）のパタンに応じて決定する。

図９は、図８におけるＡ−Ａ’断面の一例を示す図である。ステップＳ１０１〜Ｓ１０４の半導体製造工程において、図８に示すように冗長回路を含む回路ブロックや配線が形成される。例えば、下層からゲート配線１、ＬＤＤサイドウォール２、コンタクト３、ゲート上層間絶縁膜４、アルミ配線５、アルミ配線上層間絶縁膜６、スルーホール７、アルミ配線８、アルミ配線上層間絶縁膜９、アルミ配線１０ｃが形成される。ここで、アルミ配線１０ｄは、素子配線形成装置５０におけるフォトリソグラフィ工程及びドライエッチング工程によって形成される。このため、アルミ配線１０ｄを形成する上での下層への影響は全くなく、その下方の領域に冗長回路を含む他の回路ブロック、及び配線（例えばゲート配線１、ＬＤＤサイドウォール２、コンタクト３、アルミ配線５、スルーホール７、アルミ配線８等）を形成しても問題とならない。

ステップＳ１０５におけるメモリセルテスト工程では、メモリセルテスタ装置３１により不良メモリセルが抽出され、不良メモリセルを救済するために必要な論理アドレスがアドレス記憶装置３２に記憶される。ＥＷＳシステム４０は、論理アドレスに基づいて、冗長回路部におけるヒューズ素子のパタンを決定し、決定したヒューズ素子のパタンに応じたＥＢ露光用データを生成、管理する。この際、ヒューズ素子と同層の他の配線のＥＢ露光用データを統合しても良い。

図７を参照して、メモリテストが終了すると、残りの半導体製造工程を再開し、ＥＢ露光用データを管理するシステムから半導体製造工程内のＥＢ露光装置に送られたＥＢ露光用配線データにて、メモリセル部の不良アドレスを回避するように冗長回路部の配線接続（ヒューズ素子形成）が行われる（ステップＳ１０６）。

詳細には、ＥＢ露光装置６０は、ＥＷＳシステム４０から取得した製造途中ウェハに対応するＥＢ露光用データに従って、ＥＢ露光によってヒューズ素子１１ａ〜１１ｆのパタンを製造途中ウェハ上に描画する。この際、ＥＢ露光装置６０は、ＥＢ露光を用いて同時的に、ヒューズ素子１１ａ〜１１ｆと同層に、他の周辺回路部の上地配線の配線パタンを描画しても良い（図示なし）。素子配線形成装置５０は、ＥＢ露光装置６０によって描画されたパタンに従い、フォトリソグラフィ工程及びドライエッチング工程によりヒューズ素子１１ａ〜１１ｆや周辺回路部の上地配線を形成する。尚、メモリテスト可能な状態からヒューズ素子が形成されるまでに他の製造工程（例えば素子や配線の形成）が必要な場合、ヒューズ素子の形成の前（ヒューズ素子のパタンの露光前）に、素子配線形成装置５０によって製造途中ウェハ上に素子及び配線が形成される。

ステップＳ１０６におけるヒューズ素子の形成処理によって、メモリセルテストで検出された不良メモリセルは、冗長メモリセルに置換（救済）される。

図１０は、ヒューズ素子の形成後の冗長回路部の一部（ヒューズ素子を含む配線部）の構成の一例を示す平面図である。図１０を参照して、ステップＳ１０６では、ヒューズ素子１１ａ、１１ｄ、１１ｆが電気的に断線し、その他のヒューズ素子１１ｂ、１１ｃ、１１ｅは電気的に接続するように、ヒューズ素子１１ａ〜１１ｆが形成される。この状態の時、不良メモリセルへのアクセスは、冗長メモリセルへのアクセスに変更され、不良メモリセルが救済された状態になる。

図１１は、ヒューズ素子によってアルミ配線１０が電気的に接続している箇所（図１０におけるＢ−Ｂ’）における、ステップＳ１０６の処理直後の断面の一例を示す図である。ステップＳ１０６において、ＥＢ露光装置６０は、スルーホール１２が形成されたアルミ配線上層間絶縁膜１３の上層に、ヒューズ素子１１ｃを形成する。ここではメモリテスト（ステップＳ１０５）の処理とステップＳ１０６の処理との間に、アルミ配線１０ｃに接続するスルーホール１２、及びアルミ配線１０ｃの上層にアルミ配線上層間絶縁膜１３が形成されているものとする。図１０及び図１１を参照して、ヒューズ素子１１ｃは電気的にスルーホール１２同士を接続するように形成される。このため、アルミ配線１０ｃは、ヒューズ素子１１ｃを介して電気的に接続される。

図１２は、電気的に断線するようなパタンのヒューズ素子が形成された箇所（図１０におけるＣ−Ｃ’）における、ステップＳ１０６の処理直後の断面の一例を示す図である。ステップＳ１０６において、ＥＢ露光装置６０は、スルーホール１２が形成されたアルミ配線上層間絶縁膜１３の上層に、ヒューズ素子１１ｄを形成する。ここではメモリテスト（ステップＳ１０５）の処理とステップＳ１０６の処理との間に、アルミ配線１０ｃに接続するスルーホール１２、及びアルミ配線１０ｄの上層にアルミ配線上層間絶縁膜１３が形成されているものとする。図１０及び図１２を参照して、ヒューズ素子１１ｄは電気的に断線するようなパタンである。このため、アルミ配線１０ｃは、電気的に分断された状態を維持する。

冗長回路におけるヒューズ素子１１ａ〜１１ｆは、半導体製造工程のフォトリソグラフィ工程及びドライエッチング工程にて形成される。このため、ヒューズ素子１１ａ〜１１ｆより下層に対する影響は全くなく、その下方の領域にトランジスタ等の回路素子や配線を形成しても問題とならない。

図７を参照して、ヒューズ素子が形成されると、素子配線形成装置５０は、引き続き、ヒューズ素子や周辺回路部の上層における上地配線を形成する（ステップＳ１０７）。ヒューズ素子が形成される上方の領域には、配線以外にも、他の回路ブロックの素子等が形成されても構わない。ここで、ヒューズ素子が形成される領域の上方の領域とは、ヒューズ素子が形成される領域に対向する上方の領域のみならず、パタンの修正によってヒューズ素子が排除された領域に対向する上方の領域も含む。上地配線の形成が完了すると、素子配線形成装置５０は層間絶縁膜の上層にパッシベーション膜１９及び保護膜としてのポリイミド樹脂をコーティングし、半導体装置の製造工程を終了する（ステップＳ１０８、Ｓ１０９）

図１３及び図１４は、本発明による半導体装置製造システムによって製造された半導体装置の構成の一例を示す断面図である。図１３は、ヒューズ素子によってアルミ配線１０が電気的に接続している箇所（図１０におけるＢ−Ｂ’）におけるステップＳ１０９の処理後の断面を示す図である。図１３を参照して、アルミ配線１０ｃを電気的に接続するヒューズ素子１１ｃが形成される領域の上方の領域に下層から、アルミ配線上層間絶縁膜１４、アルミ配線１５、アルミ配線上層間絶縁膜１６、アルミ配線１７、アルミ配線上層間絶縁膜１８、パッシベーション膜１９、ポリイミド膜２０が形成される。

このように、断線していないヒューズ素子１１ｃが形成される領域の上方の領域にも配線を形成することができる。従来技術では、ヒューズ素子は、メモリテストの結果に応じて断線される可能性があるため、ヒューズ素子の断線の有無に関わらず、ヒューズ素子が形成される領域の上方の領域に配線や素子を配置することはできなかった。しかし、本発明の製造方法によって製造された半導体装置では、ヒューズ素子が形成される領域の上方の領域にも配線を引き回すことが可能となるため、半導体装置の集積度を格段に向上させることできる。

図１４は、ヒューズ素子によってアルミ配線１０が電気的に断線している箇所（図１０におけるＣ−Ｃ’）におけるステップＳ１０９の処理後の断面を示す図である。図１４を参照して、アルミ配線１０ｄを電気的に分断するヒューズ素子１１ｄが形成される領域の上方の領域にも上述と同様に、下層から、アルミ配線上層間絶縁膜１４、アルミ配線１５、アルミ配線上層間絶縁膜１６、アルミ配線１７、アルミ配線上層間絶縁膜１８、パッシベーション膜１９、ポリイミド膜２０が形成される。

このように、分断されたヒューズ素子１１ｄが形成された上方の領域や、分断されたヒューズ素子１１ｄの間の領域（パタンの変更によりヒューズ素子が排除された領域）の上方の領域にも配線１５を形成することができる。本発明の製造方法によって製造された半導体装置では、このような領域にも配線を引き回すことが可能となるため、半導体装置の集積度を格段に向上させることできる。

又、本発明による半導体装置では、図示しないが、ヒューズ素子が形成される上方の領域（ヒューズ素子が排除された領域を含む）に配線のみならず回路素子等が形成されても構わない。これにより、回路の集積度を更に向上させることができる。

更に、ステップＳ１０６においてＥＢ露光装置６０は、ヒューズ素子と、その他の周辺回路部の上地配線を同時に露光している。又、不良メモリセルは、配線１１ａ〜１１ｆが形成された時点で救済されているため、その後の工程で加工する必要がない。このため、製造工程数を減じることができ、製造時間、製造コストを削減することができる。

更に、本発明による半導体装置製造システムは、ＥＢ露光によってヒューズ素子のパタンや他の周辺回路の配線パタンを描画しているため、フォトマスクレス（レチクルレス）でパタンの描画を行うことができる。このため、製造時間及び製造コストを削減することができる。又、ＥＢ露光装置６０とＥＳＷシステム４０との間で、ＥＳ露光データを共有することで、メモリセルテストの実施、パタンの変更、及びパタンの描画までの処理を一連のシステム内で実施することができる。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態では、ヒューズ素子のパタンの描画と同時に他の周辺回路部の配線パタンも描画されるように処理されたが、これに限らない。例えば、図１５に示すように、メモリセル以外の周辺回路部の配線がＥＢ露光を必要としない場合、もしくはＥＢ露光をしたくない場合は、冗長回路部の配線接続を個別にリソグラフィ工程を実施し、パタン形成を行えばよい（ステップＳ２０６）。この場合、その他の処理は、上述の通りである。又、配線としてアルミ配線を一例としたが、配線の組成はこれに限らない。

更に、本実施の形態では、ヒューズ素子の形成処理において、電気的に断線されたヒューズ素子の一部（例えばヒューズ素子１１ｄ）が形成されるが、電気的に断線すると特定されたヒューズ素子自体を形成しないようにしても良い。例えば、ヒューズ形成処理において、ＥＢ露光装置６０は、図１０に示す１１ａ、１１ｄ、１１ｆを形成しないような（排除した）ヒューズ素子のパタンを描画する。

図１は、従来技術による半導体装置製造動作を示すフロー図である。 図２は、従来技術によるメモリセルテスト工程時の冗長回路部の一部の構成を示す平面図である。 図３は、従来技術によるメモリセルテスト工程時の冗長回路部の一部の構成を示すＤ−Ｄ’断面図である。 図４は、トリミングによる不良メモリセルの救済後、ポリイミド膜が形成された冗長回路部の一部の構成を示す平面図である。 図５は、トリミングによる不良メモリセルの救済後、ポリイミド膜が形成された冗長回路部の一部の構成を示すＥ−Ｅ’断面図である。 図６は、本発明による半導体装置製造システムの実施の形態における構成を示す図である。 図７は、本発明による半導体装置製造動作を示すフロー図である。 図８は、本発明によるメモリセルテスト工程時における冗長回路部の一部の構成の一例を示す平面図である。 図９は、本発明によるメモリセルテスト工程時における冗長回路部の一部の構成の一例を示すＡ−Ａ’断面図である。 図１０は、ヒューズ素子の形成後の冗長回路部の一部の構成の一例を示す平面図である。 図１１は、ヒューズ素子によってアルミ配線が電気的に接続している箇所における、ヒューズ素子形成直後の断面の一例を示すＢ−Ｂ’断面図である。 図１２は、電気的に断線するようなパタンのヒューズ素子が形成された箇所における、ヒューズ素子形成処理直後の断面の一例を示すＣ−Ｃ’断面図である。 図１３は、本発明による半導体装置製造システムによって製造された半導体装置の構成の一例を示すＢ−Ｂ’断面図である。 図１４は、本発明による半導体装置製造システムによって製造された半導体装置の構成の一例を示すＣ−Ｃ’断面図である。 図１５は、本発明による半導体装置製造動作の変形例を示すフロー図である。

符号の説明

１、１０１：ゲート配線
２、１０２：ＬＤＤサイドウォール
３、１０３：コンタクト
４、１０４：ゲート上層間絶縁膜
５、８、１０ａ〜１０ｆ、１５、１７、１０５、１０８、１１０ａ〜１１０ｆ、１１７：アルミ配線
６、９、１３、１４、１６、１８、１０６、１０９、１１３、１１４、１１６、１１８：アルミ配線上層間絶縁膜
７、１２、１０７、１１２：スルーホール
１１ａ〜１１ｆ、１１１ａ〜１１１ｆ：ヒューズ素子
１９、１１９：パッシベーッション膜
２０：ポリイミド膜
３０：メモリセルテストシステム
３１：メモリテスタ装置
３２：アドレス記憶装置
４１：演算装置
４２：ＥＢ露光用データ管理システム
５０：素子配線形成装置
６０：ＥＢ露光装置

Claims (11)

1. メモリセル部が形成された半導体装置に対し、メモリセルテストを行うメモリセルテストシステムと、
   前記メモリセルテストの結果に応じたパタンのヒューズ素子を前記半導体装置上に形成し、前記ヒューズ素子が形成される領域の上方の領域に素子又は配線を形成する素子配線形成装置と、
   を具備する
   半導体装置製造システム。
2. 請求項１に記載の半導体装置製造システムにおいて、
   前記メモリセルテストによって特定された不良メモリセルに対応するヒューズ素子が断線するように、前記ヒューズ素子のパタンを決定するＥＳＷシステムを更に具備する
   半導体装置製造システム。
3. 請求項１又は２に記載の半導体装置製造システムにおいて、
   ＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）露光によって前記半導体装置上に前記ヒューズ素子のパタンを描画するＥＢ露光装置を更に具備する
   半導体装置製造システム。
4. 請求項３に記載の半導体装置製造システムにおいて、
   前記露光装置は、周辺回路部の上地配線の配線パタンをヒューズ素子のパタンと同時に描画する
   半導体装置製造システム。
5. 請求項２から４のいずれか１項に記載の半導体装置製造システムにおいて、
   前記メモリセルテストシステムは、前記メモリセルテストの結果から不良メモリを特定するアドレス情報を取得するメモリテスタ装置と、前記アドレス情報を記録するアドレス記憶装置とを備え、
   前記ＥＳＷシステムは、前記アドレス記憶装置に記録されたアドレス情報に基づいて予め設定された半導体装置のレイアウトデータを修正し、前記ヒューズ素子のパタンを決定する
   半導体装置製造システム。
6. メモリセル部が形成された半導体装置に対し、メモリセルテストを行うステップと、
   メモリセルテストの結果に応じたパタンのヒューズ素子を前記半導体装置上に形成するステップと、
   前記ヒューズ素子が形成される領域の上方の領域に素子又は配線を形成するステップと、
   を具備する
   半導体装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法において、
   前記ヒューズ素子を形成するステップは、
   前記メモリセルテストよって特定された不良メモリセルに対応するヒューズ素子が断線するように、前記ヒューズ素子のパタンを決定するステップを更に具備する
   半導体装置の製造方法。
8. 請求項６又は７に記載の半導体装置の製造方法において、
   前記配線パタンを形成するステップは、ＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）露光によって前記半導体装置上に前記ヒューズ素子のパタンを描画するステップを備える
   半導体装置の製造方法。
9. 請求項６又は７に記載の半導体装置の製造方法において、
   前記ヒューズ素子のパタンを描画するステップは、前記ヒューズ素子のパタンと前記ヒューズ素子の周辺回路の上地配線の配線パタンとを同時に描画するステップを備える
   半導体装置の製造方法。
10. 請求項６から９のいずれか１項に記載の半導体装置の製造方法において、
    前記ヒューズ素子のパタンを決定するステップは、
    前記メモリセルテストの結果から不良メモリを特定するアドレス情報を取得するステップと、
    前記アドレス情報を記録するステップと、
    前記記録されたアドレス情報に基づいて予め設定された前記半導体装置のレイアウトデータを修正し前記ヒューズ素子のパタンを決定するステップと、
    を備える
    半導体装置の製造方法。
11. ヒューズ素子が断線することでメモリセルと冗長メモリセルとが置換される半導体装置において、
    前記ヒューズ素子が形成される第１層と、
    前記ヒューズ素子が形成される領域の上方の領域に回路素子又は配線が形成される第２層と、
    前記ヒューズ素子が形成される領域の下方の領域に回路素子又は配線が形成される第３層と、
    を具備する半導体装置。

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