CN1825563A - 半导体芯片及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 166
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 238000000034 method Methods 0.000 claims description 28
- 230000005855 radiation Effects 0.000 claims description 26
- 238000001514 detection method Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 description 19
- 238000012545 processing Methods 0.000 description 19
- 230000006870 function Effects 0.000 description 8
- 229920001721 polyimide Polymers 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 230000001105 regulatory effect Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 2
- 239000003550 marker Substances 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 206010055001 Hypodontia Diseases 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 206010002583 anodontia Diseases 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000004047 hole gas Substances 0.000 description 1
- 230000005213 hypodontia Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- HSOHROOUHRUSJR-UHFFFAOYSA-N n-[2-(5-methoxy-1h-indol-3-yl)ethyl]cyclopropanecarboxamide Chemical compound C12=CC(OC)=CC=C2NC=C1CCNC(=O)C1CC1 HSOHROOUHRUSJR-UHFFFAOYSA-N 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 201000006680 tooth agenesis Diseases 0.000 description 1
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种具有熔丝的半导体芯片。该半导体芯片包括熔丝和熔丝残余，每个熔丝具有电连接到第一逻辑电路的第一端子、电连接到第二逻辑电路的第二端子、及形成在第一端子和第二端子之间的可熔断区域；每个熔丝残余具有与所述熔丝的第一端子和第二端子相同的图案，并构造为使得与所述第一端子和第二端子对应的图案彼此电气断开。
Description
本申请基于日本专利申请NO.2005-048523，其内容通过参考结合于此。
技术领域
本发明涉及具有熔丝的半导体芯片，以及制造这种半导体芯片的方法。
背景技术
将熔丝引入到半导体装置中用于多种目的。诸如DRAM等存储器引入熔丝，用于冗余替换，通过冗余替换，允许用冗余位来代替错误位操作(K.Arndt等的Reliability of Laser Activated Metal Fuses inDRAMs，1999IEEE/CPMT Int′l Electronics Manufacturing TechnologySymposium，第389-394页)。在这种情况中，在晶片处理之后对半导体装置的操作进行测试，如果发现任何错误位，则熔断连接到该错误位的熔丝，以便用冗余位替换该错误位。
熔丝还被引入到多个目标逻辑电路中，用于半导体装置中逻辑电路的电压调整或定时调整。在这种情况中，在晶片处理之后，测量内部电压和定时，并且熔断熔丝，以便获得期望的电压或定时。
另一个例子是引入多个熔丝，并且根据熔丝熔断与否，分别与信息“1”或“0”相关，从而实现半导体装置的识别。例如，将128个熔丝引入到每个半导体芯片中实现了将128位信息存储到每个半导体芯片中。允许每个半导体芯片保持不同的信息使得使用熔丝作为识别器或标识器成为可能，并使得识别各个半导体芯片成为可能。
日本再公开的PCT国际公开专利申请WO98/09327披露了一种使用反熔丝系统FPGA来制造门阵列的技术，并具有与FPGA相同的逻辑功能，其中在FPGA的反熔丝形成之前和之后，使用共同的光掩模将FPGA和门阵列两者共同的元件和互连形成在相同的半导体衬底上，并且在形成反熔丝部分和对应的门阵列的接触孔的步骤中，使用两者专用的光掩模。使用通过将FPGA的反熔丝部分的写信息转换成门阵列的接触孔信息而获得的图案数据来制作门阵列专用的光掩模。这使得制造具有与FPGA完全相同的逻辑功能和性能的门阵列成为可能，并且据说，这通常产生如下效果，使得在制造过程从FPGA处理转到门阵列处理时不再需要新提供互连配置步骤或定时模拟步骤。
然而，在WO98/09327中公开的技术是针对使用反熔丝系统FPGA来有效地制造门阵列，其具有相同的逻辑功能，并且这样制造的门阵列在其中没有熔丝形成，从而该门阵列不再允许逻辑电路的可编程配置。
在传统的其中引入有熔丝的半导体装置中，通过激光照射或电流源熔断用于断开的特定熔丝。因此，要熔断的熔丝数量的增加产生了需要更多时间来熔断熔丝以及增加TAT(周转时间)的问题。
发明内容
根据本发明，提供一种制造半导体芯片的方法，其包括：
使用第一熔丝形成掩模在第一半导体衬底上形成多个熔丝，所述第一熔丝形成掩模上形成有多个熔丝图案；
从多个熔丝中确定要熔断的熔丝；
产生第二熔丝形成掩模，其具有与第一熔丝形成掩模中除了与确定的要熔断的熔丝对应的那些图案之外的图案相同的图案；
使用第二熔丝形成掩模在第二半导体衬底上形成熔丝。
通过在确定要熔断的熔丝之后使用第二熔丝形成掩模形成熔丝，与通过激光照射等逐个熔断熔丝的情况相比，能够缩短TAT。
通过仅修改熔丝形成掩模图案，而保持其他掩模图案和制造工艺不变，还能够抑制生产成本，并保持半导体芯片的电气特性和可靠性。
在该制造半导体芯片的方法中，确定要熔断的熔丝还包括选择多个半导体芯片共同要熔断的熔丝，并将在该处理布骤中选择的熔丝确定为要熔断的熔丝。
例如，当多个熔丝被设计并提供用于电压调节或定时调整时，可以发现，由于各种组件设计中的改变或处理中的变动，一些熔丝被识别为在随后的处理中总是要熔断的目标。在另一种情形中，相同的熔丝被识别为在相同的生产线中制造的半导体芯片中总是要熔断的目标。在这些情形中，通过对每一条生产线确定要熔断的熔丝，从而调整操作裕度(operation margin)及操作速度中的波动，并通过以预先断开的形式形成这些熔丝，可以平衡在不同生产线中制造的半导体芯片的产额比。
如上所述，对于多个半导体芯片共同要熔断的熔丝，通过去除掩模上的熔丝图案，而不是通过借助于对每个半导体芯片实施的激光照射来熔断，能够更有效地缩短TAT。
如上所述，使用第二熔丝形成掩模形成本发明的熔丝，从所述第二熔丝形成掩模中去除了多个半导体芯片共同要熔断的熔丝的图案，从而跟以前类似地形成其他熔丝。因此，如果需要，能够通过随后的激光照射等熔断每个半导体芯片中的熔丝，以可编程方式来构造半导体芯片的逻辑电路。
在该制造半导体芯片的方法中，在形成第二熔丝形成掩模中，从第一熔丝形成掩模去除与在确定要熔断的熔丝中所确定的熔丝相对应的熔丝图案，并在之前形成熔丝图案的位置提供仅包括熔丝图案的一部分的熔丝残余。
在该制造半导体芯片的方法中，其中，使用第二熔丝形成掩模形成熔丝还可包括：
在第二半导体衬底上形成由可熔材料构成的熔丝膜；
在可熔材料上形成抗蚀膜；
使用第二熔丝形成掩模，以预定的几何形状构图抗蚀膜；以及
通过抗蚀膜刻蚀可熔材料。
该制造半导体芯片的方法还可包括：在使用第二熔丝形成掩模形成熔丝之后，
确定要熔断的熔丝；以及
熔断要熔断的熔丝。
本发明的制造半导体芯片的方法还可包括步骤：在半导体衬底上形成逻辑电路和熔丝检测电路，所述熔丝检测电路检测各个熔丝是否已经熔断。
可对应之前形成熔丝的位置提供熔丝检测电路，即使对于已从第二熔丝形成掩模去除了熔丝图案的情况，从而实现一种用来检测熔丝没有连接的构造。该构造使得能够允许电路即使在熔丝图案已经去除之后也表现出功能，该功能类似于在熔丝形成之后熔断的情况中的功能。
根据本发明，还提供一种制造半导体芯片的方法，其包括使用掩模来形成熔丝，所述掩模上形成有多个熔丝图案，该方法包括：
确定多个半导体芯片共同要熔断的熔丝；
产生掩模，该掩模在与要熔断的熔丝对应的位置具有熔丝残余图案来代替熔丝图案，所述熔丝残余图案仅包括熔丝图案的一部分；以及
使用其上提供有熔丝残余图案的掩模来形成熔丝。
一种可能的应用是识别半导体芯片，典型地是通过引入多个熔丝，并根据熔丝熔断与否将它们与信息“1”或“0”相关。例如，当表示生产线的编码信息施加到在同一生产线中制造的半导体芯片时，或当表示版本的编码信息施加到属于同一版本的半导体芯片时，可存在多个半导体芯片共同要熔断的熔丝。
对于多个半导体芯片共同要熔断的这种熔丝，通过去除掩模上的熔丝图案，而不是通过借助于在每个半导体芯片上实施的激光照射等熔断，能够更有效地缩短TAT。还能够通过在随后的处理中借助于激光照射等熔断熔丝，以可编程方式构造半导体芯片的逻辑电路。
根据本发明，提供一种半导体芯片，其中形成有第一逻辑电路和第二逻辑电路，其包括：
熔丝，具有电连接到第一逻辑电路的第一端子、电连接到第二逻辑电路的第二端子、及形成在第一端子和第二端子之间的可熔断区域；以及
熔丝残余，具有与所述熔丝的第一端子和第二端子相同的图案，并构造为使得与所述第一端子和第二端子对应的图案彼此电气断开。
在此，能够将熔丝残余构造为没有熔断标记，而如果通过激光照射或电流源熔断则可能会产生熔断标记。没有这种熔断标记的熔丝残余具有在整个截面上几乎垂直的轮廓。熔丝残余的几何形状可以为例如包含与熔丝的第一端子和第二端子对应的图案，或可以为除了第一端子和第二端子的图案，还包含与可熔断区域的一部分对应的图案。即使对于包含与可熔断区域的一部分对应的图案的情况，也允许采用这样一种几何形状，其中与可熔断区域的一部分对应的图案连接到与第一端子和第二端子对应的两个图案，并且还允许采用这样一种几何形状，其中与可熔断区域的一部分对应的图案仅连接到这两个图案之一。
可以与熔丝在相同的平面上形成熔丝残余。可以在熔丝残余和熔丝上形成绝缘膜。熔丝残余能够被构造为在其顶部和侧面覆盖有绝缘膜。即使对于下列情况，即熔丝残余具有这样一种几何形状，其中与可熔断区域的一部分对应的图案连接到与第一端子和第二端子对应的两个图案，与可熔断区域的一部分对应的图案也是通过绝缘膜彼此隔离的。这种构造能够避免当通过熔丝检测电路对熔丝残余熔断与否进行检测时造成短路。
本发明的半导体芯片包括预先断开的、熔丝状的熔丝残余，以及熔丝，从而当形势需要时，通过熔断熔丝，能够以可编程方式来构造半导体芯片的逻辑电路。熔丝残余没有熔断标记，从而能够防止湿气等的侵入及空隙的产生。由于预先已知要熔断的熔丝被形成为熔丝残余，还能够缩短通过激光照射等熔断熔丝的处理时间，及有效率地制造半导体芯片。
熔丝残余包含与第一端子和第二端子相同的图案，从而，即使对于与熔丝相连的互连和接触孔形成在具有熔丝残余和熔丝的层之下的下层的情况，也能够将这些互连和接触孔连接到熔丝残余，类似于熔丝在形成之后熔断的情况，并能够防止半导体芯片中的腐蚀、空隙形成等。
因此，本发明能够缩短具有熔丝的半导体芯片制造中的TAT，并提供高度可靠的半导体芯片。
附图说明
通过以下结合附图的说明，本发明的上述和其他目的、优点及特征将会更加明显，在附图中：
图1是示出本申请的一个实施例中的半导体芯片制造过程的流程图；
图2是图1的步骤S112的详细过程的流程图；
图3是示出图1的步骤S102中使用的第一熔丝形成掩模的构造的顶视图；
图4是示出通过使用图3所示的第一熔丝形成掩模所形成的第一半导体芯片的构造的顶视图；
图5是示出图5的步骤S110中产生的第二熔丝形成掩模的构造的顶视图；
图6是示出通过使用图5所示的第二熔丝形成掩模所形成的第二半导体芯片的构造的顶视图；
图7是示出通过激光照射熔断在图6所示的第二半导体芯片上形成的多个熔丝中的一部分的状态的顶视图；
图8是沿图7中的线A-A截取的截面图；
图9是沿图7中的线B-B截取的截面图；
图10是示出一个实施例中的第二半导体的功能块的构造的顶视图；
图11是一个实施例的第二半导体的功能块的另一示例构造的顶视图；
图12是示出一个实施例中的第二熔丝形成掩模的构造的顶视图；
图13是通过使用图12所示的第二熔丝形成掩模所形成的第二半导体芯片的顶视图；
图14是示出通过激光照射熔断在图13所示的第二半导体芯片上形成的多个熔丝中的一部分的状态的顶视图；
图15是沿图14中的线C-C截取的截面图；
图16是示出通过电流源而非激光照射熔断要熔断的熔丝的第二半导体芯片的构造的顶视图；
图17是沿图16中的线D-D截取的截面图。
具体实施方式
在此参考示例性的实施例来描述本发明。本领域技术人员会认识到，利用本发明的教导可以实现许多替代实施例，并且本发明不限于为说明目的而示出的实施例。
下面的段落将参考附图描述本发明的实施例。应该注意，对相同的组成部分给出相同的参考标记，并且为了简明，对它们不进行重复说明。
图1是示出根据本申请的一个实施例的半导体芯片制造过程的流程图。
根据该实施例的半导体芯片的制造方法包括：使用上面形成有多个熔丝图案的第一熔丝形成掩模在第一半导体衬底上形成多个熔丝的步骤(S102)，在多个熔丝中确定要熔断的熔丝的步骤(S104)，产生第二熔丝形成掩模的步骤，与第一熔丝形成掩模相比，从该第二熔丝形成掩模去除与确定的要熔断的熔丝相对应的熔丝图案(S110)，以及使用第二熔丝形成掩模在第二半导体衬底上形成熔丝的步骤(S112，在图2中为S122)。
下面描述各个步骤。
首先，获得第一半导体衬底，并在第一半导体衬底上形成逻辑电路和熔丝检测电路(S100)。接下来，使用第一熔丝形成掩模，在第一半导体衬底上形成多个熔丝(S102)。接下来，使用半导体芯片的测试程序等确定要熔断的熔丝(S104)。然后通过激光照射等熔断在步骤104中确定的要熔断的熔丝(S106)。接下来，判断是否在步骤104确定的要熔断的熔丝中发现了多个半导体芯片共同要熔断的熔丝(S108)。
如果发现了多个半导体芯片共同要熔断的熔丝(步骤S108为是)，则如下形成新的第二熔丝形成掩模。对于第二熔丝形成掩模，去除与在第一熔丝形成掩模上形成的多个熔丝中要熔断的那些熔丝相对应的熔丝图案，并且在之前形成这些熔丝图案的位置，产生仅包含熔丝图案的一部分的熔丝残余图案(S110)。
接下来，使用第二熔丝形成掩模制造半导体芯片(S112)。稍后将参考图2描述其详细过程。此后，处理结束。
如果在步骤S108没有发现多个半导体芯片共同要熔断的熔丝(步骤S108为否)，则处理结束。
图2是详细示出图1中的步骤S112的过程的流程图。
新获得第二半导体衬底，并在第二半导体衬底上形成逻辑电路和熔丝检测电路(S120)。这些过程与图1的步骤S100中的那些相同。接下来，使用在图1的步骤S110中产生的第二熔丝形成掩模，在第二半导体衬底上形成多个熔丝和熔丝残余(S122)。接下来，使用半导体芯片的测试程序确定要熔断的熔丝(S124)。接下来，通过激光照射等熔断在步骤124中确定的要熔断的熔丝(S126)。这样就制造了半导体芯片。
如上所述，对于发现了多个半导体芯片共同要熔断的多个熔丝的情况，根据本实施例的制造半导体芯片的方法制备第二熔丝形成掩模，其具有以预先断开的图案来提供熔丝的熔丝残余图案，作为与这些熔丝相对应的图案，并使用该掩模来形成熔丝残余。这使得能够节省多个半导体芯片共同要熔断的熔丝的逐个熔断处理，并缩短TAT(周转时间)。
对于每个半导体芯片特定的要熔断的熔丝，可以在熔丝形成步骤中与传统熔丝类似地形成这些熔丝，并且此后能够通过激光照射等来熔断。这使得能够使用熔丝来编程每个半导体芯片的特定信息。
例如，还可以预先制造通过图2中直到步骤S122的步骤处理的半导体装置，并在交付时执行步骤S124和S126。这使得能够显著缩短交付的处理时间。
第一实施例
将描述第一实施例来举例说明用于调节逻辑电路之间的电压的熔丝。
图3是示出在图1的步骤102中使用的第一熔丝形成掩模的构造的顶视图。
第一熔丝形成掩模220具有多个形成在其上的熔丝图案132。每个熔丝图案132包括第一端子图案134、熔断区域图案136和第二端子图案138。熔丝图案132可以具有其他不同的几何形状，而不限于这里所示的几何形状。
图4是示出通过使用图3所示的第一熔丝形成掩模220形成的第一半导体芯片200的构造的顶视图。
第一半导体芯片200包括多个熔丝106。每个熔丝106包括第一端子108、第二端子112和可熔断区域110，可熔断区域110电连接到第一端子108和第二端子112并设置在其间。在第一实施例中，通过激光照射来熔断要熔断的熔丝106的可熔断区域110。尽管没有示出，但在多个熔丝106上形成绝缘膜。在多个熔丝106的可熔断区域110上的绝缘膜的一部分具有在其中形成的熔丝熔断凹槽，其具有比其他区域更小的厚度。
在第一半导体芯片200中，在熔丝106的第一端子108附近形成多个逻辑电路102。在各个熔丝106的第二端子112附近，形成有熔丝检测电路单元115，其包括与熔丝106中的每一个电连接的多个熔丝检测电路116。在熔丝检测电路单元115附近，形成多个逻辑电路104。
在第一实施例中，多个逻辑电路102中的一个逻辑电路(第一逻辑电路102a)通过互连117电连接到熔丝106中的一个(熔丝106a)的第一端子108。多个熔丝106中的第一端子108也依次通过互连117电连接。
多个熔丝检测电路116电连接到多个熔丝106中的每一个，并检测熔丝106中的每一个是否已经熔断。熔丝检测电路单元115通过互连117电连接到多个逻辑电路104中的一个逻辑电路(第二逻辑电路104a)。
使用这样构成的第一半导体芯片200执行图1的步骤S104中确定要熔断的熔丝的处理。此后，在图1的步骤S108中判断是否发现了多个半导体芯片共同要熔断的任何熔丝。通常可以如下所述来判断是否发现了多个半导体芯片共同要熔断的任何熔丝。
例如，可以发现，在通过步骤S100到步骤S106的处理制造了半导体芯片并仔细评估之后，如果熔断了特定熔丝，则能够提高操作裕度和操作速度。在另一种示例情形中，为了形成互连路线从而使操作裕度、操作速度及第一逻辑电路和第二逻辑电路之间的操作电压最优化，一种可能的方案是，通过多个熔丝的并行连接在第一半导体芯片上预先形成多个电流路线，并通过实际测试确定适当的互连路线(熔丝)。这也确定了要熔断的熔丝。在这种情况下，要熔断的熔丝被识别为不仅在单个半导体芯片中而且是在此后制造的多个半导体芯片共同熔断的目标。如果发现了这种熔丝，则进行图1中步骤S110的处理。
即使在步骤S108中判断某个样品具有多个半导体芯片共同要熔断的熔丝，这里也允许仅在步骤S100到步骤S106的处理重复几次以确认是否能够稳定地生产产品之后进行步骤S110，而不是在判断之后立即进行步骤S110。
下面的段落描述图4所示的多个熔丝106中的两个熔丝(熔丝106a和熔丝106b)被判断为多个半导体共同熔断的目标的示例情况。在这种情况下，在制造第二熔丝形成掩模时，用熔丝残余图案替代图3中所示的第一熔丝形成掩模220的多个熔丝图案132中的熔丝106a和熔丝106b所对应的熔丝图案。
图5是示出在图1的步骤S110中产生的第二熔丝形成掩模的构造的顶视图。
第二熔丝形成掩模130具有形成在其上的多个熔丝残余图案140和多个熔丝图案132。每个熔丝残余图案140包括第一熔丝残余图案141和第二熔丝残余图案142。这里，第一熔丝残余图案141可以具有与熔丝图案132中的第一端子图案134相同的图案。第二熔丝残余图案142可以具有与熔丝图案132中的第二端子图案138相同的图案。换言之，第一实施例中的熔丝残余图案140具有与熔丝图案132相同的图案，除了没有可熔断区域图案136。在图2所示的步骤S122中使用第二熔丝形成掩模130。
图6是示出通过使用图5所示的第二熔丝形成掩模130所形成的第二半导体芯片100的构造的顶视图。
第二半导体芯片100具有形成在其中的第一逻辑电路102a和第二逻辑电路104a，并包含熔丝106和熔丝残余118，熔丝106中的每一个具有电连接到第一逻辑电路102a的第一端子108、电连接到第二逻辑电路104a的第二端子112、以及在第一端子108和第二端子112之间形成的可熔断区域110，熔丝残余118中的每一个具有与熔丝106中的第一端子108和第二端子112相同的图案(第一残余120和第二残余121)，并使与第一端子108和第二端子112对应的图案(第一残余120和第二残余121)彼此电气断开。
第二半导体芯片100具有与第一半导体芯片200类似的构造，除了具有熔丝残余118(熔丝残余118a和熔丝残余118b)，来取代图4所示的第一半导体芯片200的多个熔丝106中的熔丝106a和熔丝106b。
熔丝残余118a和熔丝残余118b中的每一个具有第一残余120和第二残余121。这里，第一熔丝残余120可以具有与熔丝106中的第一端子108相同的图案。第二熔丝残余121可以具有与熔丝106中的第二端子112相同的图案。换言之，第一实施例中的熔丝残余118a和熔丝残余118b具有与熔丝106相同的图案，除了没有可熔断区域110。在之前形成熔丝106a和熔丝106b的位置形成熔丝残余118a和熔丝残余118b。
图7是示出通过激光照射熔断在图6所示的第二半导体芯片100上形成的多个熔丝106中的一部分的状态的顶视图。
在图2的步骤S124和步骤S126的处理中确定第二半导体芯片100的熔丝106中要熔断的熔丝，然后熔断。
在图6所示的已经形成的多个熔丝106中，判定构成最适于连接第一逻辑电路102a和第二逻辑电路104a的互连路线的熔丝106，并将其他熔丝106判断为熔断目标。通过从熔丝熔断凹槽114上进行激光照射来熔断判断为熔断目标的熔丝106。这使得能够编程每个第二半导体芯片100的特定信息。
在所示的情形中，通过激光照射熔断右数第三个熔丝106和最右面的熔丝106。这些熔丝106中的每一个都具有熔断标记(熔断位置)124。
在这样构成的第二半导体芯片100中，通过熔丝检测电路单元115的熔丝检测电路116检测熔丝106，从左面起依次为“熔断”、“熔断”、“熔断”、“连接”和“熔断”。
图8是沿图7中的线A-A截取的截面图，在此示出具有形成在其中的熔丝残余118的区域。
第二半导体芯片100构成为具有半导体衬底150、下层绝缘膜152、第一绝缘膜154、第一残余120和第二残余121、第二绝缘膜156和聚酰亚胺膜158，它们按上述顺序层叠。尽管这里没有示出，半导体衬底150具有在其上形成的逻辑电路102、逻辑电路104、熔丝检测电路116、互连117等等。第二绝缘膜156典型地可以由SiON构成。第二绝缘膜156和聚酰亚胺膜158具有形成在其中的熔丝熔断凹槽114。
图9是沿图7中的线B-B截取的截面图，示出其中具有熔断的熔丝106的区域。
在第一绝缘膜154上，形成第一端子108、可熔断区域110和第二端子112。通过从熔丝熔断凹槽114上照射的激光熔断可熔断区域110，并且从而可熔断区域110具有熔断标记124。
下面的段落将参考图8和图9描述使用第二熔丝形成掩模130形成熔丝的过程。
首先，在半导体衬底150上形成的第一绝缘膜154上，形成由可熔材料构成的熔丝膜。可熔材料通常为可通过激光照射或电流源熔化的材料。适用的可熔材料的例子包括多晶硅膜、钛膜和氮化钛膜。接下来，在熔丝膜上形成由光致抗蚀剂构成的抗蚀膜。
接下来，使用第二熔丝形成掩模130将抗蚀膜处理成预定的几何形状。然后，以这样处理的抗蚀膜的掩模通过干刻蚀来刻蚀熔丝膜。通过该处理，在第一绝缘膜154上形成熔丝残余118a和118b以及多个熔丝106。
接下来，在第一绝缘膜154上的熔丝残余118a、118b和熔丝106上形成第二绝缘膜156。接下来，在第二绝缘膜156上形成聚酰亚胺膜158。此后，在其中形成熔丝106的可熔断区域110的区域上有选择地去除聚酰亚胺膜158和第二绝缘膜156，从而形成熔丝熔断凹槽114。在该处理中，还在其中形成熔丝残余118a和118b的区域上提供熔丝熔断凹槽114。这是因为，其中形成熔丝残余118a和118b的区域在原始设计中具有形成在其中的熔丝106a和116b，并且不经修改地采用了用于形成熔丝熔断凹槽114的图案设计。
根据第一实施例的第二半导体芯片100，使用第二熔丝形成掩模130形成多个半导体芯片共同要熔断的熔丝，在第二熔丝形成掩模130中，与这些熔丝对应的熔丝图案预先被熔丝残余图案取代。因此，使用熔丝残余图案形成的熔丝残余118a和118b能够构造成没有由激光或电流造成的熔断标记。这使得能够避免湿气等侵入及避免空隙产生，从而提高第二半导体芯片100的稳定性。
在第一实施例中，通过与第一半导体芯片200相同的处理来制造第二半导体芯片100，除了使用第二熔丝形成掩模130来形成熔丝之外。这使得能够节省成本。在第二半导体芯片100中形成熔丝残余118a和熔丝残余118b的位置对应第一半导体芯片200中形成熔丝106的位置。因此，在其中形成熔丝106、熔丝残余118a、118b等等的层之下的下层被设计成具有接触孔和互连，假定熔丝106已经形成在熔丝残余118a和118b实际形成的位置。第一实施例中的熔丝残余118a和118b具有第一残余120和第二残余121，它们具有与熔丝106的第一端子108和第二端子112相同的图案。因此，即使对于提供用于与熔丝106连接的互连或接触孔形成在其中形成熔丝106、熔丝残余118a、118b等的层之下的下层中的情况，也能够使这些互连和接触孔与熔丝残余118a和118b的第一残余120和第二残余121相连，以避免在第二半导体芯片100中的腐蚀、空隙形成等等。
图10是示出第一实施例中的第二半导体芯片100的功能块的构造的顶视图。
第二半导体芯片100包括功能块A 170、功能块B 172、功能块C174、DRAM 176、SRAM 178和ID认证单元180。第二半导体芯片100包括多个熔丝盒182a、182b、182c、182d和182e。每个熔丝盒具有多个熔丝106或熔丝残余118彼此并行布置的构造。在每一个熔丝盒中，以n×d的间隔布置多个熔丝106或熔丝残余118(d表示间距，n表示1以上的整数)。例如，在图6和图7中，多个熔丝106和/或熔丝残余118以规则的间隔并行布置，然而，并不总是需要以规则的间隔布置熔丝，而且熔丝106或熔丝残余118中的一些可以不形成，从而提供部分“缺齿的”布置。每个熔丝盒可以具有固定在其中的熔丝106和熔丝残余118，或者可以构造为仅具有熔丝106或仅具有熔丝残余118。
多个熔丝盒可用于多种应用。例如，提供给功能块C 174的熔丝盒182a可用于电压调节或定时调节，类似于第一实施例中所举例说明的。
分别提供给DRAM 176和SRAM 178的熔丝盒182b、182c和熔丝盒182d能够用于冗余替换。
提供给ID认证单元180的熔丝盒182e能够用于识别第二半导体芯片100。
图11是示出根据第一实施例的第二半导体芯片100的功能块的另一示例构造的顶视图。
图10示出了其中多个功能块以分布式方式布置在第二半导体芯片100上的构造，然而，也允许以集中方式将具有各种功能的熔丝盒布置在单个位置。图11所示的熔丝盒182f是将参考图10所说明的熔丝盒182a到182e集成在单个位置的结果。
根据第一实施例的制造半导体芯片的方法，通过将熔丝形成掩模上的熔丝图案替换为残余图案来形成多个半导体芯片共同要熔断的熔丝。因此，能够省略在熔丝形成后通过激光照射等来熔断它们的步骤，并因而缩短了半导体芯片制造中的TAT。
另外，由于在熔丝形成时形成未熔断的熔丝，还能够在随后的处理步骤中熔断为调节每个半导体芯片所必须熔断的熔丝。
还为多个半导体芯片共同要熔断的熔丝形成残余，并通过熔丝检测电路检测熔丝是否已经熔断，从而还能够根据熔丝的熔断状态来管理半导体芯片，类似于传统的半导体芯片。
残余的形成还便于第二熔丝形成掩模130的电路上的验证(on-circuit authentication)。熔丝残余118具有第一残余120和第二残余121，它们对应熔丝106的第一端子108和第二端子112。这使得当刻蚀由可熔材料构成的熔丝膜以留下预定的图案时，能够防止接触孔被刻蚀气体腐蚀，其中所述接触孔形成在其中形成有熔丝106和熔丝残余118a、118b的层之下的层中。
使用与多个半导体芯片共同要熔断的熔丝相对应的掩模以预先断开方式构造熔丝残余的形成，还能够以断开状态形成熔丝，这比通过激光照射等实现熔断的情况更加稳定。
第二实施例
在第二实施例中，与在第一实施例中类似地描述调节两个逻辑电路之间的电压的熔丝。在第二实施例中，熔丝残余118的几何形状与第一实施例中不同。
图12是示出第二实施例中的第二熔丝形成掩模130的构造的顶视图。
在第二实施例中，熔丝残余图案140的第一熔丝残余图案141除了具有与熔丝图案132的第一端子图案134相同的图案之外，还具有与可熔断区域图案136的部分相同的图案。熔丝残余图案140的第二熔丝残余图案142除了具有与熔丝图案132的第二端子图案138相同的图案之外，还具有与可熔断区域图案136的部分相同的图案。第一熔丝残余图案141和第二熔丝残余图案142在此未相互连接。
图13是示出通过使用图12所示的第二熔丝形成掩模130所形成的第二半导体芯片100的构造的顶视图。
在第二半导体芯片100中，熔丝残余118a和熔丝残余118b中的每一个具有第一残余120、第二残余121、与第一残余120相连的第三残余122、与第二残余121相连的第四残余123。第三残余122和第四残余123中的每一个具有这样的图案，即第一熔丝106a或第二熔丝106b的可熔断区域110的一部分被去除。
图14是示出通过激光照射熔断在图13所示的第二半导体芯片100上形成的多个熔丝中的一些熔丝的状态的顶视图。
在如图13所示形成的三个熔丝106中，判断能够构成连接第一逻辑电路102a和第二逻辑电路104a的最佳路线的熔丝，并将其他熔丝106判断为熔断目标。通过从熔丝熔断凹槽114上用激光照射来熔断判断为熔断目标的熔丝106。这使得能够编程第二半导体芯片100中每个的特定信息。
在示出的情形中，通过激光照射熔断右数第三个熔丝106和最右端的熔丝106。这些熔丝106中的每一个都具有熔断标记124。
在这样构造的第二半导体芯片100中，通过熔丝检测电路单元115的熔丝检测电路116检测熔丝106，从左面起依次为“熔断”、“熔断”、“熔断”、“连接”和“熔断”。
图15是沿图14中的线C-C截取的截面图。
在第二实施例中，第三残余122和第四残余123形成在熔丝熔断凹槽114之下。在熔丝熔断凹槽114之下提供熔丝残余118a和熔丝残余118b这种薄的图案提高了可见度，允许可见的确认熔丝的存在或不存在，并便于电路上的验证。
第三实施例
在第三实施例中，与在第一和第二实施例中类似地描述调节两个逻辑电路之间的电压的熔丝。第三实施例与第一实施例和第二实施例的区别在于，通过电流源来熔断熔丝106。
图16是示出通过电流源而非激光照射来熔断要熔断的熔丝106的第二半导体芯片100的构造的顶视图。
在第三实施例中，第二半导体芯片100还包括电流生成电路119。能够通过提供由电流生成电路119生成的电流来熔断目标熔丝106。
图17是沿图16中的线D-D截取的截面图。
在第三实施例中，不需要对第二绝缘膜156和聚酰亚胺膜158形成熔丝熔断凹槽114。能够通过例如空隙的熔断标记(熔断位置)125来电气断开可熔断区域110。
上面参考附图所述的本发明的实施例和例子是本发明的例子，允许采用与上面所述不同的各种构造。
上面的实施例举例说明了调节两个逻辑电路之间的电压的熔丝。然而，本发明的技术要旨并不限于这些实施例，还适用于调整半导体芯片的逻辑电路中的定时的熔丝，或者根据熔丝熔断与否来识别半导体芯片的熔丝。它还适用于半导体芯片包含允许DRAM或其他存储器在用冗余位替换不可用位之后运行的熔丝和用于上述其他应用的熔丝的情况。
在示例的熔丝用于识别半导体芯片情形中，可以省略上面参考图1所述的步骤S100和步骤S108。这是因为，在该情形中，能够确定多个半导体芯片共同的熔丝，而不需使用第一熔丝形成掩模实际制造实际的半导体芯片。
另一种允许的构造是给多个熔丝提供单个熔丝检测电路。
在实施例中举例说明的DRAM及其他功能块可以改变，例如添加或删除，从而用于半导体芯片的期望的功能，并且本发明适用于需要熔丝的任何逻辑电路。
很显然，本发明不限于上述实施例，它们可以修改或变化，而不脱离本发明的范围和要旨。
Claims (19)
1.一种通过用上面形成有多个熔丝图案的掩模形成熔丝来制造半导体芯片的方法，其包括：
从多个指定的熔丝中确定多个半导体芯片共同要熔断的熔丝；
产生具有多个熔丝图案的掩模，所述熔丝图案对应除了在所述确定要熔断的熔丝中所确定的要熔断的所述熔丝之外的所述指定的熔丝；
使用在所述产生掩模中产生的所述掩模形成熔丝。
2.根据权利要求1所述的制造半导体芯片的方法，还包括：在所述确定要熔断的熔丝之前，使用第一熔丝形成掩模在第一半导体衬底上形成多个熔丝，所述第一熔丝形成掩模上形成有与所述指定的熔丝对应的多个熔丝图案，
其中，在所述产生掩模中，所述掩模被产生为具有与所述第一熔丝形成掩模中除了与在所述确定要熔断的熔丝中所确定的要熔断的所述熔丝对应的那些图案之外的图案相同的图案，并且在所述使用掩模形成熔丝中，所述熔丝形成在第二半导体衬底上。
3.根据权利要求1所述的制造半导体芯片的方法，在所述产生掩模中，所述掩模形成为在对应在所述确定要熔断的熔丝中所确定的要熔断的所述熔丝的位置具有熔丝残余图案，所述熔丝残余图案仅包括熔丝图案的一部分。
4.根据权利要求3所述的制造半导体芯片的方法，所述熔丝具有第一端子、第二端子和可熔断区域，所述可熔断区域形成在所述第一端子和所述第二端子之间；并且所述熔丝残余图案具有与所述第一端子、所述第二端子和与所述熔丝的所述可熔断区域的一部分对应的图案相同的图案，从而构造由所述熔丝残余图案限定的熔丝残余，使得与所述第一端子和所述第二端子对应的图案彼此电气断开。
5.根据权利要求3所述的半导体芯片，其中，在所述使用在所述产生掩模中产生的所述掩模形成熔丝中，使用与所述熔丝相同的材料与所述熔丝一起形成所述熔丝残余。
6.根据权利要求2所述的制造半导体芯片的方法，其中，在所述使用掩模形成熔丝中，还包括：
在所述第二半导体衬底上形成由可熔材料构成的熔丝膜；
在所述可熔材料上形成抗蚀膜；
使用所述掩模，以预定的几何形状构图所述抗蚀膜；以及
通过所述抗蚀膜刻蚀所述可熔材料。
7.根据权利要求2所述的制造半导体芯片的方法，还包括：在所述使用掩模形成熔丝之后，
从形成在所述第二半导体衬底上的所述熔丝中确定要熔断的熔丝；以及
熔断所述要熔断的熔丝。
8.根据权利要求1所述的制造半导体芯片的方法，在所述产生掩模中，所述掩模形成为在对应在所述确定要熔断的熔丝中所确定的要熔断的所述熔丝的位置具有熔丝残余图案，所述熔丝残余图案仅包括熔丝图案的一部分。
9.根据权利要求8所述的制造半导体芯片的方法，所述熔丝具有第一端子、第二端子和可熔断区域，所述可熔断区域形成在所述第一端子和所述第二端子之间；并且所述熔丝残余图案具有与所述第一端子、所述第二端子和与所述熔丝的所述可熔断区域的一部分对应的图案相同的图案，从而构造由所述熔丝残余图案限定的熔丝残余，使得与所述第一端子和所述第二端子对应的图案彼此电气断开。
10.根据权利要求8所述的半导体芯片，其中，在所述使用在所述产生掩模中产生的所述掩模形成熔丝中，使用与所述熔丝相同的材料与所述熔丝一起形成所述熔丝残余。
11.根据权利要求8所述的制造半导体芯片的方法，还包括：在所述使用掩模形成熔丝之后，
确定要熔断的熔丝；以及
熔断所述要熔断的熔丝。
12.一种半导体芯片，其中形成有第一逻辑电路和第二逻辑电路，其包括：
熔丝，具有电连接到所述第一逻辑电路的第一端子、电连接到所述第二逻辑电路的第二端子、及形成在所述第一端子和所述第二端子之间的可熔断区域；以及
熔丝残余，具有与所述熔丝的所述第一端子和所述第二端子相同的图案，并构造为使得与所述第一端子和所述第二端子对应的图案彼此电气断开。
13.根据权利要求12所述的半导体芯片，其中，
使用与所述熔丝相同的材料构造所述熔丝残余。
14.根据权利要求12所述的半导体芯片，其中，
所述熔丝由通过激光照射可熔的熔丝材料构成。
15.根据权利要求12所述的半导体芯片，其中，
所述熔丝由通过电流源可熔的熔丝材料构成。
16.根据权利要求12所述的半导体芯片，还包括熔丝检测电路，用于检测熔丝是否已经熔断，以及
通过所述熔丝检测电路判断所述熔丝残余为熔断。
17.根据权利要求12所述的半导体芯片，具有多个所述熔丝，包括第一熔丝和第二熔丝，在第一熔丝中所述第一端子和所述第二端子电连接，第二熔丝在所述可熔断区域具有熔断位置。
18.根据权利要求17所述的半导体芯片，还包括形成在所述熔丝和所述熔丝残余上的绝缘膜；
所述绝缘膜在形成有具有所述熔断位置的所述第二熔丝的区域之上具有开口空间，并在形成有所述熔丝残余的区域的整个表面之上形成。
19.根据权利要求12所述的半导体芯片，还包括熔丝盒，所述熔丝盒具有并行布置的多个所述熔丝或所述熔丝残余，以及
在所述熔丝盒中，所述熔丝或所述熔丝残余以n×d的间隔并排布置(d表示预定间距，n表示1以上的整数)。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005048523 | 2005-02-24 | ||
| JP2005048523A JP4686210B2 (ja) | 2005-02-24 | 2005-02-24 | 半導体チップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1825563A true CN1825563A (zh) | 2006-08-30 |
| CN100485899C CN100485899C (zh) | 2009-05-06 |
Family
ID=36913260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006100095295A Expired - Fee Related CN100485899C (zh) | 2005-02-24 | 2006-02-24 | 半导体芯片及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7638369B2 (zh) |
| JP (1) | JP4686210B2 (zh) |
| CN (1) | CN100485899C (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8143111B2 (en) * | 2004-11-12 | 2012-03-27 | Ati Technologies, Inc. | System and method for configuring an integrated circuit |
| JP4851755B2 (ja) * | 2005-09-07 | 2012-01-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US20080142606A1 (en) * | 2006-12-19 | 2008-06-19 | Ping-Chang Wu | E-fuse bar code structure and method of using the same |
| US7732898B2 (en) * | 2007-02-02 | 2010-06-08 | Infineon Technologies Ag | Electrical fuse and associated methods |
| JP2009238811A (ja) * | 2008-03-26 | 2009-10-15 | Nec Electronics Corp | 半導体装置製造システム、半導体装置の製造方法、及び半導体装置 |
| US9378443B2 (en) | 2009-05-14 | 2016-06-28 | Ascensia Diabetes Care Holding Ag | Calibration coded sensors and apparatus, systems and methods for reading same |
| US9632055B2 (en) * | 2010-11-12 | 2017-04-25 | Ascensia Diabetes Care Holdings Ag | Auto-coded analyte sensors and apparatus, systems, and methods for detecting same |
| US8674356B2 (en) * | 2011-08-31 | 2014-03-18 | M/A-Com Technology Solutions Holdings, Inc. | Electrically measurable on-chip IC serial identifier and methods for producing the same |
| KR101976039B1 (ko) * | 2012-12-04 | 2019-08-28 | 삼성전자 주식회사 | 반도체 장치 |
| US11502089B2 (en) * | 2020-10-05 | 2022-11-15 | Micron Technology, Inc. | Three-dimensional fuse architectures and related systems, methods, and apparatuses |
| US20220399271A1 (en) * | 2021-06-11 | 2022-12-15 | Ap Memory Technology Corporation | Semiconductor device with identification structure, method for manufacturing and tracing production information thereof |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998009327A1 (fr) | 1996-08-28 | 1998-03-05 | Hitachi, Ltd. | Procede de production d'un circuit integre a semiconducteur, et circuit integre a semiconducteur |
| JP3660113B2 (ja) * | 1997-11-13 | 2005-06-15 | 株式会社東芝 | 半導体装置、その製造方法および不良ビット救済システム |
| JP2000123593A (ja) * | 1998-08-13 | 2000-04-28 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US20040018711A1 (en) * | 2002-07-08 | 2004-01-29 | Madurawe Raminda U. | Methods for fabricating three dimensional integrated circuits |
| US7312109B2 (en) * | 2002-07-08 | 2007-12-25 | Viciciv, Inc. | Methods for fabricating fuse programmable three dimensional integrated circuits |
-
2005
- 2005-02-24 JP JP2005048523A patent/JP4686210B2/ja not_active Expired - Fee Related
-
2006
- 2006-02-03 US US11/346,311 patent/US7638369B2/en not_active Expired - Fee Related
- 2006-02-24 CN CNB2006100095295A patent/CN100485899C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7638369B2 (en) | 2009-12-29 |
| CN100485899C (zh) | 2009-05-06 |
| US20060189042A1 (en) | 2006-08-24 |
| JP4686210B2 (ja) | 2011-05-25 |
| JP2006237201A (ja) | 2006-09-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: RENESAS ELECTRONICS CO., LTD. Free format text: FORMER NAME: NEC CORP. |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Kanagawa, Japan Patentee after: Renesas Electronics Corporation Address before: Kanagawa, Japan Patentee before: NEC Corp. |
|
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