JP3660113B2 - 半導体装置、その製造方法および不良ビット救済システム - Google Patents
半導体装置、その製造方法および不良ビット救済システム Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、不良ビットを救済するための冗長回路とその冗長回路に接続されたヒューズ素子を有する半導体装置、その製造方法、および不良ビット検出工程とヒューズ素子の配線部切断工程のための不良ビット救済システムに関する。
【０００２】
【従来の技術】
一般に、半導体メモリのように、ロー電極とカラム電極に接続された複数のセルがマトリクスに配列されている半導体装置においては、製造工程等で発生した欠陥による不良ビットを救済する目的で、不良ビットを良品のスペアビットに置換するための複数の冗長回路（リダンダンシー回路）が設けられている。
【０００３】
通常、製造工程の最終段階で行われるプローブ検査により、不良ビットの位置が確認されるとこれに応じてどの冗長回路を使用すべきかが特定される。これらの冗長回路は、ライン状の配線部を有する複数のヒューズ素子に接続されており、プローブ検査の結果を受けて特定のヒューズ素子を電気的に断線させることで冗長回路の選択が行われ、不良ビットの救済が可能となる。
【０００４】
一般に、ヒューズ素子の電気的な断線は、ヒューズ素子の配線部にレーザビームを照射し、配線材料を加熱し蒸散させることで配線部を切断させる「レーザ照射法」を用いて行われる。
【０００５】
図１２は、従来のヒューズ素子構成例を示す半導体装置の部分平面図である。これらのヒューズ素子１００ａ〜１００ｉは、通常カラム電極やロー電極の配列に隣接する領域に形成される。同図には、縦方向の配線を有するヒューズ素子１００ａ〜１００ｉが９個配列されている。各ヒューズ素子１００ａ〜１００ｉの両端部は、層間絶縁膜中に形成されたコンタクトホール１０２を介して、ヒューズ素子１００ａ〜１００ｉの上層に形成されたロー電極１０１に電気的に接続されている。それぞれのヒューズ素子を異なるロー電極１０１に接続するため、各ヒューズ素子１００ａ〜１００ｉは、上下端部の位置が階段状にずらされて配置されている。
【０００６】
ロー電極は、レーザビームが照射される領域上には形成されていない。円１０４で囲む部分がレーザ照射によりヒューズ素子の配線部が切断された部分である。破線は切断前の配線部を示す。同図に示すように、レーザ照射位置にあたるヒューズ素子の配線部は、切断しやすいように、配線幅が狭められている。また、このレーザ照射位置を含む周囲の領域では、やはり配線部の切断を容易にするため、ヒューズ素子上にコーティングされているパッシベーション膜等をあらかじめエッチング除去することにより窓溝１０３が形成されている。
【０００７】
図１３（ａ）、図１３（ｂ）は、レーザ照射によるヒューズ素子１００ｅの配線部切断工程を示す装置の部分断面図である。理解の便宜のため、膜厚を厚く図示している。両図は、図１２中で中央のヒューズ素子１００ｅ上に引かれた一点鎖線ＢＢ’における切断面に相当する。
【０００８】
通常ヒューズ素子は、同一基板上に形成されるＭＯＳトランジスタ等の半導体素子の製造工程を用いて同時に形成される。図１３（ａ）に示すように半導体基板１０５上にフィールド酸化膜１０６が形成され、さらに第１層間絶縁膜１０７がその上に形成される。同図に示すように、例えばヒューズ素子１００ｅは、この第１層間絶縁膜１０７上の第１配線層で形成される。
【０００９】
配線層は、アルミニウム（Ａｌ）単層で形成されることもあるが、最近では、Ａｌ単層の場合発生しやすいストレスマイグレーションによる配線の断線を補充する為、Ａｌ層の下に、高融点材料であるＴｉ／ＴｉＮ膜層１００ｅ１を形成することが多い。これに伴い、ヒューズ素子も高融点金属材料Ｔｉ／ＴｉＮ層１００ｅ１とＡｌ層１００ｅ２の２層で形成される。
【００１０】
ヒューズ素子１００ｅ上には、第２層間絶縁膜１０８が形成される。第２層間絶縁膜１０８上にロー電極である第３配線層が形成される。このロー電極１０１とヒューズ素子１００ｅとは、同図に示すように、第２層間絶縁膜１０８に形成されたコンタクトホール１０２を介して電気的に接続される。
【００１１】
ロー電極１０１上には、さらにパッシベーション膜である酸化シリコン膜（ＳｉＯ2）１０９、窒化シリコン膜（Ｓｉ3Ｎ4）１１０、さらにポリイミド樹脂１１１が形成される。尚、レーザ照射によるヒューズ素子の切断がし易いように、ヒューズ素子１００ｅ上のパッシベーション膜１０９、１１０、ポリイミド樹脂１１１および第２層間絶縁膜１０８の一部をエッチング除去し、窓溝１１２が形成される。
【００１２】
図１３（ｂ）に示すように、レーザビームは、窓溝１１２内のヒューズ素子１００ｅの配線部に照射される。ヒューズ素子１００ｅ上に薄く残された第２層間絶縁膜１０８とヒューズ素子１００ｅを構成するＡｌ層１００ｅ１とＴｉ／ＴｉＮ膜層１００ｅ２の２層がレーザビームの照射により加熱され、蒸散され、開孔部１１３が形成される。
【００１３】
【発明が解決しようとする課題】
図１４は、レーザビーム照射時におけるヒューズ素子の配線部の状態を模式的に示した図である。レーザビームが照射された領域は、瞬時に溶融し、突沸状態となり、爆発的に蒸散する。この爆発的蒸散の際、周囲の材料も一部破壊され、固形状態のまま同時に飛散する。飛散したこれらの材料ｂは、蒸散によりできた開孔部１１３の周囲に着地し、そのまま残留物ａとなる。また、一旦蒸散した材料が、再び液化、さらに固化し、開孔部１１３の周辺に付着する場合もある。特に、高融点金属材料は、一旦蒸散してもすぐに液化、固化し易いため、開孔部周囲に付着残留しやすい。
【００１４】
また、熱は必ず周囲に伝熱するため、レーザビームの熱影響は、照射部より広い領域に広がり、周囲の材料を溶融させることもある。
【００１５】
よって、同図に示すように、レーザビーム照射によりできる開孔部はクレータ状であり、その側壁はテーパ状となる。また、レーザビーム照射により実際に得られる開孔部１１３の径は、レーザビームの照射スポット径よりかなり広がってしまう。
【００１６】
図１２に示すように、破線の円で囲んだ領域がほぼレーザビームの照射領域に相当し、その外側の実線の円で示した領域が実際に得られる開孔部に相当する。例えば本願発明者らの経験によれば、約４μｍ径の照射スポット径を有するレーザビームを用いた場合に実際に得られる開孔の径は１０μｍ程度まで広がる。
【００１７】
半導体装置のデザインルールは、今後ますます微細化される傾向にあり、ヒューズ素子形成領域の占有面積の縮小化が必要とされている。また、同時に不良ビットの救済率向上のため、半導体装置上に形成される冗長回路の数は増加の傾向にある。よって、ヒューズ素子の配線幅および配線ピッチはより狭くなることが必須の状況にある。
【００１８】
しかし、図１５に示すように、ヒューズ素子の配線ピッチを狭くすると、上述と同様なサイズの照射スポット径を有するレーザビームを用いていたのでは隣接するヒューズ素子の一部も開孔径の中に含まれてしまう。この結果ヒューズ素子１００ｂのように、隣接する両側のヒューズ素子１００ａ、１００ｃにレーザビームが照射されるとその影響で、その間のヒューズ素子１００ｂの配線部が切断されてしまうことになる。
【００１９】
開孔径を小さくするためには、現在のレーザビーム径を集光し細くすればよいと考えられる。しかし、レーザビームのビーム径を小さくすると、レーザエネルギー等の調整は格段に困難となる。通常レーザのエネルギーはビーム中央にピーク値を有するガウシアン分布を示すため、ビーム径を小さくすれば、ビーム中央のエネルギー値が極端に高まる。よって、数μｍ以下、特に１μｍ以下にビーム径を集光させることは実用的には極めて困難である。
【００２０】
また、上述したように、最近のヒューズ素子はＴｉ／ＴｉＮ膜等の高融点材料の層を含むことが多い。これらの材料は、高融点であるため完全に蒸散させることが容易ではなく残膜し易く、ヒューズ素子を電気的に断線できない場合も多い。
【００２１】
本発明の目的は、より微細なヒューズ素子の配線部の切断を、より確実に行うことができる半導体装置の製造方法とこの製造方法を用いて作製される半導体装置を提供することである。
【００２２】
また、本発明の他の目的は、より微細なヒューズ素子の配線部の切断を、より確実に、しかも簡易に行うための不良ビット救済システムを提供することである。
【００２３】
【課題を解決するための手段】
本発明の半導体装置の製造方法の第１の特徴は、不良ビット救済の為の１または複数の冗長回路と、前記冗長回路に接続され、配線部を持つ１または複数のヒューズ素子とを有する半導体装置の製造方法において、不良ビットの位置を検出する検査工程と、前記不良ビットの位置に応じて特定のヒューズ素子の配線部を切断する配線部切断工程と、前記配線部切断工程後、前記ヒューズ素子の配線部の切断部分の開孔を埋めるように、基板表面にポリイミド樹脂をコーティングする工程とを有し、前記配線部切断工程が、フォトリソグラフィ工程を用いて行われることである。
【００２４】
本発明の半導体装置の製造方法の第２の特徴は、不良ビット救済の為の１または複数の冗長回路と、前記冗長回路に接続され、配線部を持つ１または複数のヒューズ素子とを有する半導体装置の製造方法において、半導体素子とともに、同一基板上に１または複数のヒューズ素子を形成するヒューズ素子形成工程と、前記半導体素子中の不良ビットの位置を検出する検出工程と、前記不良ビットの位置に応じて特定のヒューズ素子の配線部を切断する配線部切断工程と前記配線部切断工程後、前記ヒューズ素子の配線部の切断部分の開孔を埋めるように、基板表面にポリイミド樹脂をコーティングする工程とを有し、
前記配線部切断工程が、基板表面にレジスト膜を塗布し、前記レジスト膜を選択的に露光し、現像することにより、前記特定のヒューズ素子の配線部上に前記配線部の幅と同等若しくはこれより広い径の開孔部を有するレジストパターンを形成するレジストパターン形成工程と、前記レジストパターンをエッチングマスクとして、前記開孔部内の配線部をエッチングし、ヒューズ素子の配線部を切断する配線部切断工程とを有することである。
【００２５】
上記本発明の第１と第２の特徴によれば、フォトリソグラフィ工程を用いてヒューズ素子の配線部を切断するので、ヒューズ素子の配線部を加熱することなく切断できる。切断部周囲に熱的ダメージを与えないため、ヒューズ素子上に形成される切断部の開孔径の精度をより高めることができる。また、エッチングによりヒューズ素子の配線部を切断するため、高融点配線材料で構成されたヒューズ配線も確実に切断できる。さらに、露光源やレジスト膜等を選択することにより、従来のレーザビーム照射法では困難であった微小な開孔径を形成できる。また、ヒューズ素子の配線部切断工程の後に切断部に残る開孔をポリイミド樹脂で埋めることができるため、耐湿等に対する装置の特性を向上させることができる。
【００２６】
上記本発明の第１または第２の特徴を有する製造方法において、前記配線部切断工程が、ドライエッチング法を用いてヒューズ素子の配線部のエッチングを行ってもよい。
【００２７】
この場合、ドライエッチング法を用いてヒューズ素子の配線部を切断するため、切断部およびその周囲を汚染することが少ない。
【００２８】
また、前記ドライエッチング法は、ＲＩＥ法であってもよい。
【００２９】
この場合は、ＲＩＥ法を用いるため、異方性ドライエッチングが可能となる。よって、エッチングにより得られる切断部断面の側壁を基板面に対してほぼ垂直とすることができるため、エッチングで得られる開孔部サイズの精度をより高めることができる。
【００３０】
上記第２の特徴を有する製造方法のレジストパターン形成工程において、露光源として、エキシマレーザ若しくは水銀ランプを用いてもよい。
【００３１】
この場合、エキシマレーザもしくは水銀ランプを露光源として用いるので、短波長の紫外光を露光光として用いることができる。よって、数μｍ以下の微小な開孔部を有するレジストパターンの形成が容易となる。この微小な開孔を有するレジストパターンを用いれば、数μｍ以下の微小な径の開孔をヒューズ素子に形成できる。
【００３４】
本発明の第２の特徴を持つ製造方法において、前記レジストパターン形成工程は、露光光として、ヒューズ素子の配線部の切断径と対応した照射径を有するビーム状の光を用いてもよい。
【００３５】
この場合、切断すべきヒューズ素子の位置は、個々の半導体装置ごとに異なるため、露光マスクパターンを固定できない。しかし、露光源をビーム状にすれば、露光マスクを用いる必要がない。
【００３６】
本発明の第２の特徴を持つ製造方法において、前記レジストパターン形成工程は、露光光として、複数のヒューズ素子を一度に照射できる広域の照射面積を有するものを用い、露光マスクとして、それぞれが前記露光光に対し透明な一対の電極と前記一対の電極の間に充填された液晶材料とで構成され、光の透過率を互いに独立に制御可能な複数の微小光シャッターからなるものを用い、前記露光光が、前記露光マスクを介して、切断しようとするヒューズ素子の配線部、もしくは前記配線部を除く領域に選択的に照射してもよい。
【００３７】
この場合、露光マスクとして、液晶マスクを用いるため、露光工程の度にマスクパターンを可変とすることが容易である。また、複数箇所のヒューズ素子上に同時に露光が可能である。
【００３８】
なお、不良ビット救済の為の１または複数の冗長回路と、前記冗長回路を不良ビット救済に使用するために切断される配線部を持つ１または複数のヒューズ素子とを有する半導体装置において、前記配線部の切断が、エッチングにより行われてもよい。
【００３９】
また、不良ビット救済の為の１または複数の冗長回路と、前記冗長回路を不良ビット救済に使用するために切断される配線部を持つ１または複数のヒューズ素子とを有する半導体装置において、前記配線部の切断が、基板表面にレジスト膜を塗布し、前記レジスト膜を露光、現像することにより、切断される配線部上に開孔を有するレジストパターンを形成し、前記レジストパターンをエッチングマスクとして、前記開孔内の配線部をエッチングしてもよい。
【００４０】
エッチングにより切断されたヒューズ素子の切断部は、加熱がなされていないため、配線材料等の残膜がなく、清浄で、精度の高い切断部を有する半導体装置を提供できる。
【００４１】
前記ヒューズ素子の配線部が、Ｗ、Ｔｉ、ＴｉＮ、Ａｌ、Ｃｕ、ポリＳｉ、ＷＳｉ、もしくはこれらのいずれかを含む合金を構成材料に含んでもよい。
【００４２】
フォトリソグラフィ工程を用い、エッチングによりヒューズ素子の配線部を切断するので、切断部に配線材料が残膜することなく、確実に切断がなされる。よって、配線部においては、高融点金属材料によって配線を形成することにより、ストレスマイグレーション等の少ない確実な配線部を提供するとともに、切断すべき配線部では、確実に配線部の電気的断線がなされる半導体装置を提供できる。
【００４３】
前記開孔内の配線部のエッチングは、ＲＩＥ法を用いて行ってもよい。
【００４４】
反応性イオンエッチング法を用いると異方性が高いエッチングを行うことができるので、開孔部側壁がほぼ半導体基板表面に対し垂直となる。よって、より高精度な切断部を有する半導体装置を提供できる。
【００４５】
本発明のシステムの特徴は、半導体装置の不良ビットの位置を検出する不良ビット検出手段と、前記半導体装置上に光を照射する露光手段と、前記不良ビット検出手段と前記露光手段とに接続されたＣＰＵと、前記ＣＰＵに接続された記憶手段とを具備し、前記不良ビット検出手段が、半導体装置上の特定ビットをプロービングするためのプロービング部と、前記プロービングにより特定したビットの電気的特性を測定するテスタ部とを有し、前記露光手段が、露光位置と露光条件を制御する露光制御装置と、前記露光制御装置に接続され、露光源と半導体装置を設置するウエハステージとを備えた露光部とを有し、前記不良ビット検出手段により検出された不良ビットの位置情報が前記ＣＰＵを介して前記記憶手段に格納され、前記ＣＰＵにより、前記記憶手段に格納された不良ビットの位置情報を読みだし、前記不良ビットの位置情報から配線部を切断すべきヒューズ素子の位置情報が特定され、前記ＣＰＵに接続された前記露光制御装置を介して前記露光部における前記露光源と前記ウエハステージの動作が制御され、前記ヒューズ素子の位置情報に応じた露光位置が特定されることである。
前記露光手段を構成する露光源が、前記ヒューズ素子配線部の切断径と対応した照射スポット径を有するビーム状の光を照射してもよい。
【００４６】
ウエハごとに露光すべき箇所が異なるが、ビーム状の露光光を用いるので、必要箇所のみに光を照射することが容易となる。
【００４７】
上記本発明の特徴を持つシステムにおいて、前記露光手段を構成する露光源が、少なくとも複数のヒューズ素子を一度に照射できる広域の照射面積を有し、前記照射される光が、それぞれが前記露光光に対し透明な一対の電極と前記一対の電極の間に充填された液晶材料とで構成され、光の透過率を互いに独立に制御可能な複数の微小光シャッターからなる前記微小光シャッターが、露光マスクを介して、切断しようとするヒューズ素子の配線部、もしくは前記配線部を除く領域に選択的に照射されてもよい。
【００４８】
不良ビット救済システムにおいては、ウエハごとに露光すべき箇所が異なるが、複数の微小光シャッターからなる露光マスクを用いれば、マスクパターンを可変とできるため、必要箇所のみに光を照射できる。
【００４９】
【発明の実施の形態】
（第１の実施の形態）
まず、図１〜図７を参照して、第１の実施の形態における半導体装置の製造工程について説明する。
【００５０】
本発明の第１の実施の形態の主な特徴は、従来レーザを用いて行っていたヒューズ素子の配線部の切断をフォトリソグラフィ工程およびＰＥＰ（Photo Engraving Process）工程を用いて行おうとするものである。
【００５１】
図１は、ヒューズ素子の切断工程前における半導体装置の部分断面図である。同図中破断線より右手にヒューズ素子１６の形成領域の装置断面を示し、同図中左手に同一の基板中に形成される半導体素子の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を含む装置断面を示している。なお、ここで形成するヒューズ素子の平面構成は、図１１に示した従来の構成と同様とする。
【００５２】
ヒューズ素子１６とＭＯＳＦＥＴは、通常用いられている製造工程を用いて同時に形成される。以下、この半導体装置の製造工程例について簡単に説明する。
【００５３】
まず、ｐ型の導電型を有するＳｉ等の半導体基板１０の表面を酸化し、シリコン酸化（ＳｉＯ2）膜を形成し、その上に窒化シリコン（Ｓｉ3Ｎ4）膜を形成する。Ｓｉ3Ｎ4膜のみを通常のフォトリソグラフィ工程を用いてパターニングし、その後、基板表面を熱酸化する。Ｓｉ3Ｎ4膜で被覆されていない基板表面に厚いフィールド酸化膜１１が形成される。
【００５４】
残ったＳｉ3Ｎ4膜を除去し、基板全面にＣＶＤ（化学気相成長）法を用いて薄いＳｉＯ2膜を形成する。さらに、このＳｉＯ2膜上にＣＶＤ法を用いてポリＳｉ膜を形成する。その後このポリＳｉ膜とその下層のＳｉＯ2膜をフォトリソグラフィ工程を用いてパターニングし、ゲート酸化膜１２とゲート電極１３を形成する。
【００５５】
次に、ゲート電極１３とフィールド酸化膜１１のパターンをイオン注入マスクとし、イオン注入法により、ｎ型の導電型を有する不純物イオン、例えば砒素（Ａｓ）イオンを基板表面領域に注入し、イオン注入層を形成する。その後基板を熱処理し、イオン注入層を活性化し、ＭＯＳＦＥＴにおけるソース領域１４ａ、ドレイン領域１４ｂを形成する。
【００５６】
基板表面にＣＶＤ法を用いて、ＳｉＯ2膜等からなる第１層間絶縁膜１５を形成する。この第１層間絶縁膜１５に、底面にソース領域１４ａとドレイン領域１４ｂの一部表面が露出するコンタクトホールを形成する。第１層間絶縁膜１５上に、スパッタリング法を用いてＴｉ／ＴｉＮ膜１７ａとＡｌ膜１７ｂとで構成される積層膜を形成する。コンタクトホールはこの２層の膜によって埋められる。
【００５７】
このＴｉ／ＴｉＮ膜１７ａとＡｌ膜１７ｂにより形成される第１配線層をフォトリソグラフィ工程を用いてパターニングを行いソースとドレインの引き出し配線を形成する。
【００５８】
また、同時にこの第１配線層によりヒューズ素子１６を形成する。なお、ヒューズ素子１６形成領域には、ＭＯＳＦＥＴの製造工程にあわせて、半導体基板１０上にフィールド酸化膜１１と第１層間絶縁膜１５が形成されている。
【００５９】
ＣＶＤ法を用いて、基板表面上にＳｉＯ2膜等からなる第２層間絶縁膜１８を形成する。この後ヒューズ素子１６の両端部表面をそれぞれ底面に露出させたコンタクトホールをこの第２層間絶縁膜１８に形成する。
【００６０】
第２層間絶縁膜１８上にスパッタリング法を用いて、Ａｌ膜１９からなる第２配線層を形成する。先に形成したヒューズ素子１６の両端部に形成されているコンタクトホールは、このＡｌ膜１９で埋められる。フォトリソグラフィ工程およびＰＥＰ工程を用いてＡｌ膜１９をパターニングし、ヒューズ素子と冗長回路を接続する配線を形成する。
【００６１】
最後に、ＣＶＤ法を用いてパッシベーション膜としてＳｉＯ2膜２０とＳｉ3Ｎ4膜２１を基板表面上に形成する。
【００６２】
従来の半導体装置においては、後の工程でレーザ照射によるヒューズ素子の切断を容易に行うために、図１２に示したように、Ｓｉ3Ｎ4膜２１の形成終了後、レーザ照射領域のパッシベーション膜等をエッチングして窓溝１１２を形成していたが、第１の実施の形態においては、このような窓溝１１２を形成する必要はない。また、従来ヒューズ素子の配線部切断前に行っていたポリイミド樹脂のコーティングは後述するようにヒューズ素子の切断後に行う。
【００６３】
なお、上述するように、図１に示した半導体装置においては、ヒューズ素子を第１配線層で形成しているが、これに限るものではない。例えばゲート電極１３を構成するポリＳｉ膜１３ａとＴｉ／ＴｉＮ膜１３ｂの２層膜でヒューズ素子を形成してもよい。図２は、ヒューズ素子をゲート電極と同じ配線層で形成した半導体装置の部分断面図を示す。この場合は、同図に示すようにヒューズ素子の引き出し配線を第１配線層で形成するとよいが、第２配線層を引き出し配線に利用してもよい。
【００６４】
このように、ヒューズ素子およびそれに接続される配線層は、いずれの配線層を用いてもよい。また、ヒューズ素子を形成する配線材料は、上述の材料に限られない。例えばＡｌ膜の代わりに銅（Ｃｕ）、タングステン（Ｗ）膜やポリシリコン、タングステンシリサイド（ＷＳｉ）膜等のシリサイド金属等を形成してもよい。
【００６５】
上述した一連の工程を終えた半導体装置は、プロービング検査にかけられ、不良ビットの検出が行われる。不良ビットの位置に応じて、使用すべき冗長回路が特定される。同時に配線部を切断すべきヒューズ素子が特定される。
【００６６】
次に、第１の実施の形態におけるヒューズ素子の配線部の切断工程について図３（ａ）〜図５（ｆ）を用いて説明する。図３（ａ）〜図５（ｆ）は、各工程におけるヒューズ素子１６を含む半導体装置の部分断面図である。なおこれらの図面では、ヒューズ素子の両端部と、これに接続される電極は省略されている。ヒューズ素子のサイズは、従来と同様に、切断部の配線幅を約２μｍ、それ以外の配線部の幅を約５μｍ、隣接するヒューズ素子の配線ピッチを約１２〜１３μｍとする。
【００６７】
図３（ａ）に示すように、基板表面上にポジレジスト膜３０を塗布する。このポジレジスト膜３０を必要に応じ所定時間プリベークする。この後ヒューズ素子の配線部の切断箇所上のポジレジスト膜のみを選択的に露光する。
【００６８】
次に、図３（ｂ）に示すように、ポジレジスト膜３０を現像することにより切断すべきヒューズ素子の配線上のポジレジスト膜３０を開孔する。開孔部の径は、切断箇所の配線部の配線幅２μｍと同等かやや広めの径、例えば約５μｍとする。
【００６９】
露光源としては、通常フォトリソグラフィ工程で用いられる光源を使用できる。なお、超高圧水銀ランプのｉ線、もしくはキセノンクロライド（ＸｅＣｌ）ガスやふっ化クリプトン（ＫｒＦ）ガス等を励起ガスとして用いるエキシマレーザ等の短波長紫外線を露光源にもちいれば、レジストパターン精度を上げることができる。
【００７０】
所定領域のみを選択的に露光するためには、露光光を集光してビーム状とし、所定領域のみにスポット照射するか、もしくは所定箇所のみ露光光を透過する露光マスク、例えば後述するような液晶マスクを用いればよい。
【００７１】
ここで使用されるレジスト膜の種類は、特に限定されないが、使用する露光源に対し、適当な感光性を有するポジレジストを用いることが好ましい。プリベーク、露光、現像の温度や時間等の条件は、用いるポジレジストの種類や膜厚に応じて選択される。
【００７２】
次に、図４（ｃ）に示すように、基板表面上に形成されたレジストパターンをエッチングマスクとして用いて、ヒューズ素子１６上に形成されたＳｉ3Ｎ4膜２１、ＳｉＯ2膜２０および第２層間絶縁膜１８をＲＩＥ（Reactive Ion Etching）法によりエッチングし、開孔部２２を形成する。エッチングガスとしては、例えばＡｒとＮ2とＣＨＦ3とＣＦ4との混合ガス等を用いればよい。
【００７３】
さらに、図４（ｄ）に示すように、ＲＩＥ法を用いて、レジストパターンをエッチングマスクとして、ヒューズ素子１６をエッチングする。この時用いるエッチングガスとしては、例えばヒューズ素子１６の配線材料がＴｉ／ＴｉＮ／Ａｌであれば、Ｃｌ3とＢＣｌ3とＡｒとの混合ガスを選択する。なお、ヒューズ素子をエッチングする際、確実に電気的に断線させるため、オーバエッチング気味となるように長めにエッチングを行うことが好ましい。
【００７４】
通常のドライエッチング法を用いた場合に比較し、ＲＩＥ法を用いたエッチングは異方性が強いので、エッチングにより得られた開孔部２２の壁面は、基板面に対しほぼ垂直となる。よって、ヒューズ素子の配線部にできた開孔径は、レジストの開孔パターンとほぼ同じ径にすることができる。
【００７５】
なお、ヒューズ素子の配線部のエッチングと配線部上に形成されているパッシベーション膜のエッチングは、同一チャンバー内で連続に行うこともできる。
【００７６】
次いで、図５（ｅ）に示すように、不要となったポジレジスト膜３０を除去し、図５（ｆ）に示すように、基板表面にポリイミド樹脂２３をコーティングする。ヒューズ素子の切断部にできた開孔部２２は、このポリイミド樹脂２３で埋められる。
【００７７】
図６は、上述の第１の実施の形態における方法を用いてヒューズ素子の配線部を切断した後のヒューズ素子形成領域の平面図である。ヒューズ素子の平面構成およびサイズは従来のものと同様であり、切断箇所の配線幅は約２μｍであり、それ以外の部分のヒューズ素子の幅は約５μｍである。隣接するヒューズ素子の配線部のピッチは、１２〜１３μｍである。同図に示すように、上述で説明したフォトリソグラフィ法を用いてヒューズ素子１６上に約５μｍ径の開孔部２２を形成すれば、隣接するヒューズ素子１６の配線部にオーバラップすることなく、各ヒューズ素子１６の配線部を独立に切断できる。
【００７８】
図７は、図６におけるヒューズ素子のサイズをそのままとして、隣接するヒューズ素子の配線部のピッチを１／２としたものである。同図に示すように、この場合も、開孔部２２の径が５μｍであれば、各ヒューズ素子１６の配線部を独立に切断できる。
【００７９】
このように、フォトリソグラフィ工程を用いてヒューズ素子の配線部をエッチングにより切断する方法によれば、従来レーザビームを用いた切断方法の場合に困難である微小な開孔部の形成が可能である。上述の例では、５μｍの開孔部を形成する場合について説明しているが、開孔部の径をさらに微小化することは容易である。上述したエキシマレーザ等の遠紫外線を発する露光源を用い、これに適したレジストおよび露光、現像工程の条件を選択すれば、１μｍ未満の開孔径を得ることも十分に可能である。勿論５μｍより大きい開孔径を得ることは当然に可能である。
【００８０】
なお、従来は不良ビットの検査工程およびヒューズ切断工程は、クリーンルームの外で行われていたため、ヒューズ素子の配線部の切断時に形成された開孔部はそのまま半導体装置に残され、半導体装置の耐湿性を悪化させる原因ともなっていた。しかし、第１の実施の形態におけるフォトリソグラフィ工程を用いたヒューズ素子切断工程は、工程の性質上クリーンルーム内で作業が行われるため、同じくクリーンルーム内で行われるポリイミド樹脂のコーティングをヒューズ素子の配線部切断工程の後に続けて行うことが容易である。こうして切断工程によってできた開孔部を樹脂で埋めることができるため、半導体装置の耐湿性等の素子特性を改善できる。
【００８１】
上述した第１の実施の形態における半導体装置の製造方法を用いて、半導体メモリや、ロジック回路、メモリ混載ロジック等の各種半導体装置を形成できる。
【００８２】
図８は、第１の実施の形態における半導体装置の製造方法を用いて作製される半導体メモリ（ＤＲＡＭ）装置１００の平面構成例を示したものである。例えば、ここの示す構成では、縦長の基板上には大まかに４つのメモリ領域が形成されている。図中上側下側それぞれに２つずつメモリ領域が設けられており、左右のメモリ領域間には列状の電極パッドが形成されている。また、各メモリ領域には、複数のメモリブロック１１０が規則的に並んだ２列のメモリブロック群が形成されている。図中一部拡大図に示すように、この２列のメモリブロック間には、各メモリブロックに１対１に対応するロー配線に対応するヒューズ素子が形成されている。また、基板中央に面する各メモリ領域の端部にも、カラム配線に対応するヒューズ素子１１１が形成されている。
【００８３】
（第２の実施の形態）
第２の実施の形態は、不良ビットの検査工程と第１の実施の形態で説明したヒューズ素子の配線部切断工程をより簡易に実現する不良ビット救済システムに関する。
【００８４】
図９は、第２の実施の形態における不良ビット救済システムの概略構成図である。この不良ビット救済システムは、不良ビット検出部５０、ウエハ露光部６０およびこれらを制御するワークステーション等の中央演算装置（ＣＰＵ）４０とハードディスク等のメモリ４１で構成される。
【００８５】
半導体素子が形成され、表面にパッシベーション膜がコーティングされ、検査に必要な電極パッドが開孔されたウエハ５４は、プロービング部５２におけるプロービングステージ５５上に設置される。プローブカード５３を介して、テスタ５１によりウエハ上の各ビットの電気的特性がチェックされ、不良ビットの位置が検出される。この不良ビットの位置情報は、ＣＰＵ４０を介してメモリ４１の有するハードディスク上に記憶される。
【００８６】
不良ビットの検出検査を終えたウエハ６４は、プロービング部５２の外部で基板表面にポジ型レジストが塗布され、必要なプリベーク処理がなされる。この後、レジストが塗布されたウエハ６４は露光部６２のウエハステージ６５上に設置される。
【００８７】
第２の実施の形態における不良ビット救済システムでは、露光源６３として、露光光をヒューズ素子の配線部の幅と対応した径のビーム状に調整できる装置を用いる。通常の拡散光をレンズ系を用いて集光しスポット照射できるようにしてもよいし、または紫外領域に波長を有するレーザビームを露光源として用いてもよい。
【００８８】
ＣＰＵ４０を介してメモリ４１に記憶されている不良ビットの位置データを読みだし、さらにＣＰＵ４０においてこの位置データから不良ビットを救済するために切断すべきヒューズ素子の位置を特定する。特定されたヒューズ素子切断位置のデータが露光制御装置６１を介して露光部６２に送られ、ウエハステージ６５の位置が制御される。こうして切断すべきヒューズ素子の配線部上に配線部の幅と同等かやや大きい照射スポットを有する露光ビームが所定時間照射される。切断すべきヒューズ素子が複数ある場合は、これらの動作を繰り返し行えばよい。露光が終了したウエハは、露光部６２より外部に取り出され、現像が行われ、所望のレジストパターンが形成される。
【００８９】
露光源として集光ビームを用いる場合は、従来のレーザ照射によるヒューズ素子の配線部の切断方法の場合と共通するため、露光源を取り替える他は、大きな変更を必要としない。
【００９０】
（第３の実施の形態）
第３の実施の形態は、第２の実施の形態と同様に、不良ビットの検査工程と第１の実施の形態で説明したヒューズ素子切断工程をより簡易に実現する不良ビット救済システムに関する。
【００９１】
ここでは、フォトリソブラフィ工程で使用する露光源として上述の第２の実施の形態とは異なり集光されない露光源を用いる場合について説明する。露光マスクを必要とするが、この露光マスクとして液晶マスクを用いる点に特に特徴がある。
【００９２】
図１０に、第３の実施の形態における不良ビット救済システムの概略構成図を示す。第２の実施の形態と同様に、不良ビット検出部５０、ウエハ露光部６０およびこれらを制御するＣＰＵ４０とメモリ４１で構成される。
【００９３】
不良ビット検出部５０の構成は、第２の実施の形態の場合と同様であるが、ウエハ露光部６０には、あらたに液晶マスク制御装置７１と液晶マスク７２が構成要素として加えられている。
【００９４】
液晶マスク７２は、リニア状もしくはマトリクス状に配列された、独立に開閉制御可能な微小液晶シャッターを有する。液晶シャッターの構造は、一般に表示素子として使用されている液晶ディスプレイとほぼ同様とすればよい。よって、種々の構造を採ることができる。例えば、単純マトリクスタイプの液晶表示素子と同様な液晶シャッターは、表面にストライプ状の透明電極が形成された透明な一対の基板を互いに電極の方向が直交するように一定のギャップで対向させ、基板周囲をシールし、この基板間に液晶材料を封入したものである。この場合の微小シャッターの単位は、単純マトリクスタイプの表示板における各表示素子の単位に相当する。
【００９５】
液晶分子は、一軸方向に長い形状を有するものであり、この形状に起因して分子の方向により屈折率が異なる光学異方性を有する。液晶分子が接する基板面には通常ラビング等の配向処理がなされており、上下の電極間に電圧が印加されていない時は、液晶分子は基板の配向処理に従って配向しているが、電極間に一定以上の電圧が印加されると液晶分子の配向状態が変化する。この配向状態の変化に伴う屈折率の変化が、結果として基板に進入する光に対する透過率を変化させ、光シャッターとして機能する。
【００９６】
このように、液晶マスクでは各微小シャッターの開閉を電気的に制御可能である。よって、露光パターンを容易に可変にすることができる。
【００９７】
図１１（ａ）〜図１１（ｄ）は、液晶マスクを用いた露光、現像工程の一例を示している。なお、同図においては、ヒューズ素子の長軸方向に垂直な装置切断面を示す。液晶マスクは、例えばマトリクス状に配列された微小シャッタＳ１、Ｓ２、Ｓ３・・・で構成されており、個々の微小シャッタごとに開閉の制御がなされる。例えば、図１１（ａ）において、シャッタＳ１は閉じられ、シャッタＳ２は開けられている。露光光は、この液晶マスク７２を介して基板表面にコーティングされたポジレジストに照射される。その後、現像すれば、図１１（ｂ）に示すレジストパターンを得ることができる。図１１（ｃ）は、図１１（ａ）とは異なるマスクパターンを用いている。例えば図１１（ａ）においては開けられていたシャッタＳ２が、ここでは閉じられている。図１１（ｄ）は、図１１（ｃ）に示す液晶マスク７２を用いて露光した後に現像工程を経て得られた基板上のレジストパターンを示す。
【００９８】
ヒューズ素子の切断工程のように、切断すべきヒューズ素子の位置が個々のウエハで異なり、必要な露光マスクパターンが露光の度に変化する場合には、液晶マスクは極めて有効な露光マスクとなる。又、露光マスクを用いた場合には、複数箇所を同時に露光できる。また、照射部と非照射部を反転させることもできるので、ポジレジストのみならず、ネガレジストを用いることも可能である。
【００９９】
再度、図１０を参照し、不良ビット救済システムの説明を続ける。不良ビットの検出検査を終えたウエハ６４には、基板表面にポジ型レジストが塗布され、必要なプリベーク処理がなされた後、露光部６２のウエハステージ６５上に配置される。
【０１００】
ＣＰＵ４０を介してメモリ４１に記憶されている不良ビットの位置情報を読みだし、さらにＣＰＵ４０においてこの位置情報から不良ビットを救済するために切断すべきヒューズ素子の位置が特定される。こうして特定された切断位置の情報は液晶マスク制御装置７１に送られる。液晶マスク制御装置７１は、このデータを基に、液晶マスク７２の微小シャッターの開閉の制御を行う。
【０１０１】
ＣＰＵ４０を介して露光制御装置６１により露光源６３の動作が制御され、所定量の光が所定時間、液晶マスク７２を介して切断すべきヒューズ素子の配線上に露光光が照射される。この後、露光部６２よりウエハを取り出し現像を行う。
【０１０２】
図１０においては、１個の微小シャッターのサイズと切断すべき配線の幅をほぼ同等にしているが、図１０に示すように、液晶マスクを透過した光を縮小し、ウエハ面に照射するようにすれば、個々の微小シャッターのサイズを切断に際して形成する開孔部のサイズより大きくすることができる。
【０１０３】
以上、実施の形態に沿って本発明を説明したが、本発明は、これらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１０４】
【発明の効果】
以上に説明するように、本発明の半導体装置の製造方法は、不良ビット救済の為の冗長回路とこれに接続された複数のヒューズ素子とを有する半導体装置の製造方法において、不良ビット救済のために特定のヒューズ素子の配線部を切断する工程として、フォトリソグラフィ工程を用いて行う。
【０１０５】
フォトリソグラフィ工程を用いる方法では、エッチングによりヒューズ素子の配線部を切断するため、高融点配線材料で構成されたヒューズ配線も比較的容易にしかも確実に切断できる。
【０１０６】
ヒューズ素子の配線部を加熱することなく切断できるため、従来のレーザビーム照射法を用いて切断した場合のように、切断部周囲に配線部材料が飛散し残査として残ることがないので、開孔径の精度をより高めることができる。
【０１０７】
さらに、エッチング方法としてＲＩＥ法を用いれば、異方性エッチングが可能であり、さらに開孔径の精度を高めることができる。
【０１０８】
また、フォトリソグラフィ工程において、露光光源としてエキシマレーザ等の遠紫外線を用いれば、従来のレーザ照射方法では困難であったより微小な開孔径を得ることができる。よって、半導体装置の微細化に伴う、ヒューズ素子の配線径および配線ピッチの微細化に対応できる。
【０１０９】
一方、本発明の不良ビット救済のためのシステムは、不良ビット検出手段と、ウエハ露光手段とこれらの手段を制御するＣＰＵおよびメモリ記憶手段を有している。露光源としてスポット照射が可能なビーム状の光を有するものを選択すれば、従来のレーザ照射方法を用いるシステムを一部変更するのみでフォトリソグラフィ法を用いるヒューズ素子切断方法に対応できるシステムを提供できる。また、露光源として広域の照射部を有するものを選択する場合は、液晶マスクを露光マスクとして用いれば、一回ごとに露光マスクパターンを可変とすることができるとともに、複数箇所に同時に露光できるため、製造工程が短縮化できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるヒューズ素子切断工程前の半導体装置の断面図の一例である。
【図２】本発明の第１の実施の形態におけるヒューズ素子切断工程前の半導体装置の断面図の他の例である。
【図３】本発明の第１の実施の形態におけるヒューズ素子切断工程を説明するための各工程における半導体装置の一部断面図である。
【図４】本発明の第１の実施の形態におけるヒューズ素子切断工程を説明するための各工程における半導体装置の一部断面図である。
【図５】本発明の第１の実施の形態におけるヒューズ素子切断工程を説明するための各工程における半導体装置の一部断面図である。
【図６】本発明の第１の実施の形態におけるヒューズ素子切断工程後のヒューズ素子の状態を示す半導体装置の一部平面図である。
【図７】本発明の第１の実施の形態におけるヒューズ素子切断工程後のヒューズ素子の状態を示す半導体装置の一部平面図である。
【図８】本発明の第１の実施の形態における半導体装置の平面図である。
【図９】本発明の第２の実施の形態における不良ビット救済システムの概略構成図である。
【図１０】本発明の第３の実施の形態における不良ビット救済システムの概略構成図である。
【図１１】本発明の第３の実施の形態において、液晶マスクを用いた露光工程を示す半導体装置の一部断面図である。
【図１２】従来のレーザ照射法によるヒューズ素子切断工程後の半導体装置の一部平面図である。
【図１３】従来のレーザ照射法によるヒューズ素子切断工程を説明するための半導体装置の一部断面図である。
【図１４】従来のレーザ照射法によるヒューズ素子切断工程を説明するための半導体装置の一部断面図である。
【図１５】ヒューズ素子の配線ピッチを狭くした場合において、従来のレーザ照射法によるヒューズ素子切断工程後の半導体装置の一部平面図である。
【符号の説明】
１０・・・半導体基板
１１・・・フィールド酸化膜
１２・・・ゲート酸化膜
１３・・・ゲート電極
１４ａ・・・ソース領域
１４ｂ・・・ドレイン領域
１５・・・第１層間絶縁膜
１６・・・ヒューズ素子
１７ａ・・・Ｔｉ／ＴｉＮ膜
１７ｂ・・・Ａｌ膜
１８・・・第２層間絶縁膜
１９・・・第２配線層
２０、２１・・・パッシベーション膜
２３・・・ポリイミド膜
３０・・・レジスト膜
４０・・・ＣＰＵ
４１・・・記憶手段
５０・・・不良ビット検出部
５１・・・テスタ
５２・・・プロービング部
５３・・・プローブカード
５４、６４・・・ウエハ
５５・・・プロービングステージ
６０・・・露光手段
６１・・・露光制御装置
６２・・・露光部
６３・・・露光源
６５・・・ウエハステージ
７１・・・液晶マスク制御装置
７２・・・液晶マスク
【発明の属する技術分野】
本発明は、不良ビットを救済するための冗長回路とその冗長回路に接続されたヒューズ素子を有する半導体装置、その製造方法、および不良ビット検出工程とヒューズ素子の配線部切断工程のための不良ビット救済システムに関する。
【０００２】
【従来の技術】
一般に、半導体メモリのように、ロー電極とカラム電極に接続された複数のセルがマトリクスに配列されている半導体装置においては、製造工程等で発生した欠陥による不良ビットを救済する目的で、不良ビットを良品のスペアビットに置換するための複数の冗長回路（リダンダンシー回路）が設けられている。
【０００３】
通常、製造工程の最終段階で行われるプローブ検査により、不良ビットの位置が確認されるとこれに応じてどの冗長回路を使用すべきかが特定される。これらの冗長回路は、ライン状の配線部を有する複数のヒューズ素子に接続されており、プローブ検査の結果を受けて特定のヒューズ素子を電気的に断線させることで冗長回路の選択が行われ、不良ビットの救済が可能となる。
【０００４】
一般に、ヒューズ素子の電気的な断線は、ヒューズ素子の配線部にレーザビームを照射し、配線材料を加熱し蒸散させることで配線部を切断させる「レーザ照射法」を用いて行われる。
【０００５】
図１２は、従来のヒューズ素子構成例を示す半導体装置の部分平面図である。これらのヒューズ素子１００ａ〜１００ｉは、通常カラム電極やロー電極の配列に隣接する領域に形成される。同図には、縦方向の配線を有するヒューズ素子１００ａ〜１００ｉが９個配列されている。各ヒューズ素子１００ａ〜１００ｉの両端部は、層間絶縁膜中に形成されたコンタクトホール１０２を介して、ヒューズ素子１００ａ〜１００ｉの上層に形成されたロー電極１０１に電気的に接続されている。それぞれのヒューズ素子を異なるロー電極１０１に接続するため、各ヒューズ素子１００ａ〜１００ｉは、上下端部の位置が階段状にずらされて配置されている。
【０００６】
ロー電極は、レーザビームが照射される領域上には形成されていない。円１０４で囲む部分がレーザ照射によりヒューズ素子の配線部が切断された部分である。破線は切断前の配線部を示す。同図に示すように、レーザ照射位置にあたるヒューズ素子の配線部は、切断しやすいように、配線幅が狭められている。また、このレーザ照射位置を含む周囲の領域では、やはり配線部の切断を容易にするため、ヒューズ素子上にコーティングされているパッシベーション膜等をあらかじめエッチング除去することにより窓溝１０３が形成されている。
【０００７】
図１３（ａ）、図１３（ｂ）は、レーザ照射によるヒューズ素子１００ｅの配線部切断工程を示す装置の部分断面図である。理解の便宜のため、膜厚を厚く図示している。両図は、図１２中で中央のヒューズ素子１００ｅ上に引かれた一点鎖線ＢＢ’における切断面に相当する。
【０００８】
通常ヒューズ素子は、同一基板上に形成されるＭＯＳトランジスタ等の半導体素子の製造工程を用いて同時に形成される。図１３（ａ）に示すように半導体基板１０５上にフィールド酸化膜１０６が形成され、さらに第１層間絶縁膜１０７がその上に形成される。同図に示すように、例えばヒューズ素子１００ｅは、この第１層間絶縁膜１０７上の第１配線層で形成される。
【０００９】
配線層は、アルミニウム（Ａｌ）単層で形成されることもあるが、最近では、Ａｌ単層の場合発生しやすいストレスマイグレーションによる配線の断線を補充する為、Ａｌ層の下に、高融点材料であるＴｉ／ＴｉＮ膜層１００ｅ１を形成することが多い。これに伴い、ヒューズ素子も高融点金属材料Ｔｉ／ＴｉＮ層１００ｅ１とＡｌ層１００ｅ２の２層で形成される。
【００１０】
ヒューズ素子１００ｅ上には、第２層間絶縁膜１０８が形成される。第２層間絶縁膜１０８上にロー電極である第３配線層が形成される。このロー電極１０１とヒューズ素子１００ｅとは、同図に示すように、第２層間絶縁膜１０８に形成されたコンタクトホール１０２を介して電気的に接続される。
【００１１】
ロー電極１０１上には、さらにパッシベーション膜である酸化シリコン膜（ＳｉＯ2）１０９、窒化シリコン膜（Ｓｉ3Ｎ4）１１０、さらにポリイミド樹脂１１１が形成される。尚、レーザ照射によるヒューズ素子の切断がし易いように、ヒューズ素子１００ｅ上のパッシベーション膜１０９、１１０、ポリイミド樹脂１１１および第２層間絶縁膜１０８の一部をエッチング除去し、窓溝１１２が形成される。
【００１２】
図１３（ｂ）に示すように、レーザビームは、窓溝１１２内のヒューズ素子１００ｅの配線部に照射される。ヒューズ素子１００ｅ上に薄く残された第２層間絶縁膜１０８とヒューズ素子１００ｅを構成するＡｌ層１００ｅ１とＴｉ／ＴｉＮ膜層１００ｅ２の２層がレーザビームの照射により加熱され、蒸散され、開孔部１１３が形成される。
【００１３】
【発明が解決しようとする課題】
図１４は、レーザビーム照射時におけるヒューズ素子の配線部の状態を模式的に示した図である。レーザビームが照射された領域は、瞬時に溶融し、突沸状態となり、爆発的に蒸散する。この爆発的蒸散の際、周囲の材料も一部破壊され、固形状態のまま同時に飛散する。飛散したこれらの材料ｂは、蒸散によりできた開孔部１１３の周囲に着地し、そのまま残留物ａとなる。また、一旦蒸散した材料が、再び液化、さらに固化し、開孔部１１３の周辺に付着する場合もある。特に、高融点金属材料は、一旦蒸散してもすぐに液化、固化し易いため、開孔部周囲に付着残留しやすい。
【００１４】
また、熱は必ず周囲に伝熱するため、レーザビームの熱影響は、照射部より広い領域に広がり、周囲の材料を溶融させることもある。
【００１５】
よって、同図に示すように、レーザビーム照射によりできる開孔部はクレータ状であり、その側壁はテーパ状となる。また、レーザビーム照射により実際に得られる開孔部１１３の径は、レーザビームの照射スポット径よりかなり広がってしまう。
【００１６】
図１２に示すように、破線の円で囲んだ領域がほぼレーザビームの照射領域に相当し、その外側の実線の円で示した領域が実際に得られる開孔部に相当する。例えば本願発明者らの経験によれば、約４μｍ径の照射スポット径を有するレーザビームを用いた場合に実際に得られる開孔の径は１０μｍ程度まで広がる。
【００１７】
半導体装置のデザインルールは、今後ますます微細化される傾向にあり、ヒューズ素子形成領域の占有面積の縮小化が必要とされている。また、同時に不良ビットの救済率向上のため、半導体装置上に形成される冗長回路の数は増加の傾向にある。よって、ヒューズ素子の配線幅および配線ピッチはより狭くなることが必須の状況にある。
【００１８】
しかし、図１５に示すように、ヒューズ素子の配線ピッチを狭くすると、上述と同様なサイズの照射スポット径を有するレーザビームを用いていたのでは隣接するヒューズ素子の一部も開孔径の中に含まれてしまう。この結果ヒューズ素子１００ｂのように、隣接する両側のヒューズ素子１００ａ、１００ｃにレーザビームが照射されるとその影響で、その間のヒューズ素子１００ｂの配線部が切断されてしまうことになる。
【００１９】
開孔径を小さくするためには、現在のレーザビーム径を集光し細くすればよいと考えられる。しかし、レーザビームのビーム径を小さくすると、レーザエネルギー等の調整は格段に困難となる。通常レーザのエネルギーはビーム中央にピーク値を有するガウシアン分布を示すため、ビーム径を小さくすれば、ビーム中央のエネルギー値が極端に高まる。よって、数μｍ以下、特に１μｍ以下にビーム径を集光させることは実用的には極めて困難である。
【００２０】
また、上述したように、最近のヒューズ素子はＴｉ／ＴｉＮ膜等の高融点材料の層を含むことが多い。これらの材料は、高融点であるため完全に蒸散させることが容易ではなく残膜し易く、ヒューズ素子を電気的に断線できない場合も多い。
【００２１】
本発明の目的は、より微細なヒューズ素子の配線部の切断を、より確実に行うことができる半導体装置の製造方法とこの製造方法を用いて作製される半導体装置を提供することである。
【００２２】
また、本発明の他の目的は、より微細なヒューズ素子の配線部の切断を、より確実に、しかも簡易に行うための不良ビット救済システムを提供することである。
【００２３】
【課題を解決するための手段】
本発明の半導体装置の製造方法の第１の特徴は、不良ビット救済の為の１または複数の冗長回路と、前記冗長回路に接続され、配線部を持つ１または複数のヒューズ素子とを有する半導体装置の製造方法において、不良ビットの位置を検出する検査工程と、前記不良ビットの位置に応じて特定のヒューズ素子の配線部を切断する配線部切断工程と、前記配線部切断工程後、前記ヒューズ素子の配線部の切断部分の開孔を埋めるように、基板表面にポリイミド樹脂をコーティングする工程とを有し、前記配線部切断工程が、フォトリソグラフィ工程を用いて行われることである。
【００２４】
本発明の半導体装置の製造方法の第２の特徴は、不良ビット救済の為の１または複数の冗長回路と、前記冗長回路に接続され、配線部を持つ１または複数のヒューズ素子とを有する半導体装置の製造方法において、半導体素子とともに、同一基板上に１または複数のヒューズ素子を形成するヒューズ素子形成工程と、前記半導体素子中の不良ビットの位置を検出する検出工程と、前記不良ビットの位置に応じて特定のヒューズ素子の配線部を切断する配線部切断工程と前記配線部切断工程後、前記ヒューズ素子の配線部の切断部分の開孔を埋めるように、基板表面にポリイミド樹脂をコーティングする工程とを有し、
前記配線部切断工程が、基板表面にレジスト膜を塗布し、前記レジスト膜を選択的に露光し、現像することにより、前記特定のヒューズ素子の配線部上に前記配線部の幅と同等若しくはこれより広い径の開孔部を有するレジストパターンを形成するレジストパターン形成工程と、前記レジストパターンをエッチングマスクとして、前記開孔部内の配線部をエッチングし、ヒューズ素子の配線部を切断する配線部切断工程とを有することである。
【００２５】
上記本発明の第１と第２の特徴によれば、フォトリソグラフィ工程を用いてヒューズ素子の配線部を切断するので、ヒューズ素子の配線部を加熱することなく切断できる。切断部周囲に熱的ダメージを与えないため、ヒューズ素子上に形成される切断部の開孔径の精度をより高めることができる。また、エッチングによりヒューズ素子の配線部を切断するため、高融点配線材料で構成されたヒューズ配線も確実に切断できる。さらに、露光源やレジスト膜等を選択することにより、従来のレーザビーム照射法では困難であった微小な開孔径を形成できる。また、ヒューズ素子の配線部切断工程の後に切断部に残る開孔をポリイミド樹脂で埋めることができるため、耐湿等に対する装置の特性を向上させることができる。
【００２６】
上記本発明の第１または第２の特徴を有する製造方法において、前記配線部切断工程が、ドライエッチング法を用いてヒューズ素子の配線部のエッチングを行ってもよい。
【００２７】
この場合、ドライエッチング法を用いてヒューズ素子の配線部を切断するため、切断部およびその周囲を汚染することが少ない。
【００２８】
また、前記ドライエッチング法は、ＲＩＥ法であってもよい。
【００２９】
この場合は、ＲＩＥ法を用いるため、異方性ドライエッチングが可能となる。よって、エッチングにより得られる切断部断面の側壁を基板面に対してほぼ垂直とすることができるため、エッチングで得られる開孔部サイズの精度をより高めることができる。
【００３０】
上記第２の特徴を有する製造方法のレジストパターン形成工程において、露光源として、エキシマレーザ若しくは水銀ランプを用いてもよい。
【００３１】
この場合、エキシマレーザもしくは水銀ランプを露光源として用いるので、短波長の紫外光を露光光として用いることができる。よって、数μｍ以下の微小な開孔部を有するレジストパターンの形成が容易となる。この微小な開孔を有するレジストパターンを用いれば、数μｍ以下の微小な径の開孔をヒューズ素子に形成できる。
【００３４】
本発明の第２の特徴を持つ製造方法において、前記レジストパターン形成工程は、露光光として、ヒューズ素子の配線部の切断径と対応した照射径を有するビーム状の光を用いてもよい。
【００３５】
この場合、切断すべきヒューズ素子の位置は、個々の半導体装置ごとに異なるため、露光マスクパターンを固定できない。しかし、露光源をビーム状にすれば、露光マスクを用いる必要がない。
【００３６】
本発明の第２の特徴を持つ製造方法において、前記レジストパターン形成工程は、露光光として、複数のヒューズ素子を一度に照射できる広域の照射面積を有するものを用い、露光マスクとして、それぞれが前記露光光に対し透明な一対の電極と前記一対の電極の間に充填された液晶材料とで構成され、光の透過率を互いに独立に制御可能な複数の微小光シャッターからなるものを用い、前記露光光が、前記露光マスクを介して、切断しようとするヒューズ素子の配線部、もしくは前記配線部を除く領域に選択的に照射してもよい。
【００３７】
この場合、露光マスクとして、液晶マスクを用いるため、露光工程の度にマスクパターンを可変とすることが容易である。また、複数箇所のヒューズ素子上に同時に露光が可能である。
【００３８】
なお、不良ビット救済の為の１または複数の冗長回路と、前記冗長回路を不良ビット救済に使用するために切断される配線部を持つ１または複数のヒューズ素子とを有する半導体装置において、前記配線部の切断が、エッチングにより行われてもよい。
【００３９】
また、不良ビット救済の為の１または複数の冗長回路と、前記冗長回路を不良ビット救済に使用するために切断される配線部を持つ１または複数のヒューズ素子とを有する半導体装置において、前記配線部の切断が、基板表面にレジスト膜を塗布し、前記レジスト膜を露光、現像することにより、切断される配線部上に開孔を有するレジストパターンを形成し、前記レジストパターンをエッチングマスクとして、前記開孔内の配線部をエッチングしてもよい。
【００４０】
エッチングにより切断されたヒューズ素子の切断部は、加熱がなされていないため、配線材料等の残膜がなく、清浄で、精度の高い切断部を有する半導体装置を提供できる。
【００４１】
前記ヒューズ素子の配線部が、Ｗ、Ｔｉ、ＴｉＮ、Ａｌ、Ｃｕ、ポリＳｉ、ＷＳｉ、もしくはこれらのいずれかを含む合金を構成材料に含んでもよい。
【００４２】
フォトリソグラフィ工程を用い、エッチングによりヒューズ素子の配線部を切断するので、切断部に配線材料が残膜することなく、確実に切断がなされる。よって、配線部においては、高融点金属材料によって配線を形成することにより、ストレスマイグレーション等の少ない確実な配線部を提供するとともに、切断すべき配線部では、確実に配線部の電気的断線がなされる半導体装置を提供できる。
【００４３】
前記開孔内の配線部のエッチングは、ＲＩＥ法を用いて行ってもよい。
【００４４】
反応性イオンエッチング法を用いると異方性が高いエッチングを行うことができるので、開孔部側壁がほぼ半導体基板表面に対し垂直となる。よって、より高精度な切断部を有する半導体装置を提供できる。
【００４５】
本発明のシステムの特徴は、半導体装置の不良ビットの位置を検出する不良ビット検出手段と、前記半導体装置上に光を照射する露光手段と、前記不良ビット検出手段と前記露光手段とに接続されたＣＰＵと、前記ＣＰＵに接続された記憶手段とを具備し、前記不良ビット検出手段が、半導体装置上の特定ビットをプロービングするためのプロービング部と、前記プロービングにより特定したビットの電気的特性を測定するテスタ部とを有し、前記露光手段が、露光位置と露光条件を制御する露光制御装置と、前記露光制御装置に接続され、露光源と半導体装置を設置するウエハステージとを備えた露光部とを有し、前記不良ビット検出手段により検出された不良ビットの位置情報が前記ＣＰＵを介して前記記憶手段に格納され、前記ＣＰＵにより、前記記憶手段に格納された不良ビットの位置情報を読みだし、前記不良ビットの位置情報から配線部を切断すべきヒューズ素子の位置情報が特定され、前記ＣＰＵに接続された前記露光制御装置を介して前記露光部における前記露光源と前記ウエハステージの動作が制御され、前記ヒューズ素子の位置情報に応じた露光位置が特定されることである。
前記露光手段を構成する露光源が、前記ヒューズ素子配線部の切断径と対応した照射スポット径を有するビーム状の光を照射してもよい。
【００４６】
ウエハごとに露光すべき箇所が異なるが、ビーム状の露光光を用いるので、必要箇所のみに光を照射することが容易となる。
【００４７】
上記本発明の特徴を持つシステムにおいて、前記露光手段を構成する露光源が、少なくとも複数のヒューズ素子を一度に照射できる広域の照射面積を有し、前記照射される光が、それぞれが前記露光光に対し透明な一対の電極と前記一対の電極の間に充填された液晶材料とで構成され、光の透過率を互いに独立に制御可能な複数の微小光シャッターからなる前記微小光シャッターが、露光マスクを介して、切断しようとするヒューズ素子の配線部、もしくは前記配線部を除く領域に選択的に照射されてもよい。
【００４８】
不良ビット救済システムにおいては、ウエハごとに露光すべき箇所が異なるが、複数の微小光シャッターからなる露光マスクを用いれば、マスクパターンを可変とできるため、必要箇所のみに光を照射できる。
【００４９】
【発明の実施の形態】
（第１の実施の形態）
まず、図１〜図７を参照して、第１の実施の形態における半導体装置の製造工程について説明する。
【００５０】
本発明の第１の実施の形態の主な特徴は、従来レーザを用いて行っていたヒューズ素子の配線部の切断をフォトリソグラフィ工程およびＰＥＰ（Photo Engraving Process）工程を用いて行おうとするものである。
【００５１】
図１は、ヒューズ素子の切断工程前における半導体装置の部分断面図である。同図中破断線より右手にヒューズ素子１６の形成領域の装置断面を示し、同図中左手に同一の基板中に形成される半導体素子の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を含む装置断面を示している。なお、ここで形成するヒューズ素子の平面構成は、図１１に示した従来の構成と同様とする。
【００５２】
ヒューズ素子１６とＭＯＳＦＥＴは、通常用いられている製造工程を用いて同時に形成される。以下、この半導体装置の製造工程例について簡単に説明する。
【００５３】
まず、ｐ型の導電型を有するＳｉ等の半導体基板１０の表面を酸化し、シリコン酸化（ＳｉＯ2）膜を形成し、その上に窒化シリコン（Ｓｉ3Ｎ4）膜を形成する。Ｓｉ3Ｎ4膜のみを通常のフォトリソグラフィ工程を用いてパターニングし、その後、基板表面を熱酸化する。Ｓｉ3Ｎ4膜で被覆されていない基板表面に厚いフィールド酸化膜１１が形成される。
【００５４】
残ったＳｉ3Ｎ4膜を除去し、基板全面にＣＶＤ（化学気相成長）法を用いて薄いＳｉＯ2膜を形成する。さらに、このＳｉＯ2膜上にＣＶＤ法を用いてポリＳｉ膜を形成する。その後このポリＳｉ膜とその下層のＳｉＯ2膜をフォトリソグラフィ工程を用いてパターニングし、ゲート酸化膜１２とゲート電極１３を形成する。
【００５５】
次に、ゲート電極１３とフィールド酸化膜１１のパターンをイオン注入マスクとし、イオン注入法により、ｎ型の導電型を有する不純物イオン、例えば砒素（Ａｓ）イオンを基板表面領域に注入し、イオン注入層を形成する。その後基板を熱処理し、イオン注入層を活性化し、ＭＯＳＦＥＴにおけるソース領域１４ａ、ドレイン領域１４ｂを形成する。
【００５６】
基板表面にＣＶＤ法を用いて、ＳｉＯ2膜等からなる第１層間絶縁膜１５を形成する。この第１層間絶縁膜１５に、底面にソース領域１４ａとドレイン領域１４ｂの一部表面が露出するコンタクトホールを形成する。第１層間絶縁膜１５上に、スパッタリング法を用いてＴｉ／ＴｉＮ膜１７ａとＡｌ膜１７ｂとで構成される積層膜を形成する。コンタクトホールはこの２層の膜によって埋められる。
【００５７】
このＴｉ／ＴｉＮ膜１７ａとＡｌ膜１７ｂにより形成される第１配線層をフォトリソグラフィ工程を用いてパターニングを行いソースとドレインの引き出し配線を形成する。
【００５８】
また、同時にこの第１配線層によりヒューズ素子１６を形成する。なお、ヒューズ素子１６形成領域には、ＭＯＳＦＥＴの製造工程にあわせて、半導体基板１０上にフィールド酸化膜１１と第１層間絶縁膜１５が形成されている。
【００５９】
ＣＶＤ法を用いて、基板表面上にＳｉＯ2膜等からなる第２層間絶縁膜１８を形成する。この後ヒューズ素子１６の両端部表面をそれぞれ底面に露出させたコンタクトホールをこの第２層間絶縁膜１８に形成する。
【００６０】
第２層間絶縁膜１８上にスパッタリング法を用いて、Ａｌ膜１９からなる第２配線層を形成する。先に形成したヒューズ素子１６の両端部に形成されているコンタクトホールは、このＡｌ膜１９で埋められる。フォトリソグラフィ工程およびＰＥＰ工程を用いてＡｌ膜１９をパターニングし、ヒューズ素子と冗長回路を接続する配線を形成する。
【００６１】
最後に、ＣＶＤ法を用いてパッシベーション膜としてＳｉＯ2膜２０とＳｉ3Ｎ4膜２１を基板表面上に形成する。
【００６２】
従来の半導体装置においては、後の工程でレーザ照射によるヒューズ素子の切断を容易に行うために、図１２に示したように、Ｓｉ3Ｎ4膜２１の形成終了後、レーザ照射領域のパッシベーション膜等をエッチングして窓溝１１２を形成していたが、第１の実施の形態においては、このような窓溝１１２を形成する必要はない。また、従来ヒューズ素子の配線部切断前に行っていたポリイミド樹脂のコーティングは後述するようにヒューズ素子の切断後に行う。
【００６３】
なお、上述するように、図１に示した半導体装置においては、ヒューズ素子を第１配線層で形成しているが、これに限るものではない。例えばゲート電極１３を構成するポリＳｉ膜１３ａとＴｉ／ＴｉＮ膜１３ｂの２層膜でヒューズ素子を形成してもよい。図２は、ヒューズ素子をゲート電極と同じ配線層で形成した半導体装置の部分断面図を示す。この場合は、同図に示すようにヒューズ素子の引き出し配線を第１配線層で形成するとよいが、第２配線層を引き出し配線に利用してもよい。
【００６４】
このように、ヒューズ素子およびそれに接続される配線層は、いずれの配線層を用いてもよい。また、ヒューズ素子を形成する配線材料は、上述の材料に限られない。例えばＡｌ膜の代わりに銅（Ｃｕ）、タングステン（Ｗ）膜やポリシリコン、タングステンシリサイド（ＷＳｉ）膜等のシリサイド金属等を形成してもよい。
【００６５】
上述した一連の工程を終えた半導体装置は、プロービング検査にかけられ、不良ビットの検出が行われる。不良ビットの位置に応じて、使用すべき冗長回路が特定される。同時に配線部を切断すべきヒューズ素子が特定される。
【００６６】
次に、第１の実施の形態におけるヒューズ素子の配線部の切断工程について図３（ａ）〜図５（ｆ）を用いて説明する。図３（ａ）〜図５（ｆ）は、各工程におけるヒューズ素子１６を含む半導体装置の部分断面図である。なおこれらの図面では、ヒューズ素子の両端部と、これに接続される電極は省略されている。ヒューズ素子のサイズは、従来と同様に、切断部の配線幅を約２μｍ、それ以外の配線部の幅を約５μｍ、隣接するヒューズ素子の配線ピッチを約１２〜１３μｍとする。
【００６７】
図３（ａ）に示すように、基板表面上にポジレジスト膜３０を塗布する。このポジレジスト膜３０を必要に応じ所定時間プリベークする。この後ヒューズ素子の配線部の切断箇所上のポジレジスト膜のみを選択的に露光する。
【００６８】
次に、図３（ｂ）に示すように、ポジレジスト膜３０を現像することにより切断すべきヒューズ素子の配線上のポジレジスト膜３０を開孔する。開孔部の径は、切断箇所の配線部の配線幅２μｍと同等かやや広めの径、例えば約５μｍとする。
【００６９】
露光源としては、通常フォトリソグラフィ工程で用いられる光源を使用できる。なお、超高圧水銀ランプのｉ線、もしくはキセノンクロライド（ＸｅＣｌ）ガスやふっ化クリプトン（ＫｒＦ）ガス等を励起ガスとして用いるエキシマレーザ等の短波長紫外線を露光源にもちいれば、レジストパターン精度を上げることができる。
【００７０】
所定領域のみを選択的に露光するためには、露光光を集光してビーム状とし、所定領域のみにスポット照射するか、もしくは所定箇所のみ露光光を透過する露光マスク、例えば後述するような液晶マスクを用いればよい。
【００７１】
ここで使用されるレジスト膜の種類は、特に限定されないが、使用する露光源に対し、適当な感光性を有するポジレジストを用いることが好ましい。プリベーク、露光、現像の温度や時間等の条件は、用いるポジレジストの種類や膜厚に応じて選択される。
【００７２】
次に、図４（ｃ）に示すように、基板表面上に形成されたレジストパターンをエッチングマスクとして用いて、ヒューズ素子１６上に形成されたＳｉ3Ｎ4膜２１、ＳｉＯ2膜２０および第２層間絶縁膜１８をＲＩＥ（Reactive Ion Etching）法によりエッチングし、開孔部２２を形成する。エッチングガスとしては、例えばＡｒとＮ2とＣＨＦ3とＣＦ4との混合ガス等を用いればよい。
【００７３】
さらに、図４（ｄ）に示すように、ＲＩＥ法を用いて、レジストパターンをエッチングマスクとして、ヒューズ素子１６をエッチングする。この時用いるエッチングガスとしては、例えばヒューズ素子１６の配線材料がＴｉ／ＴｉＮ／Ａｌであれば、Ｃｌ3とＢＣｌ3とＡｒとの混合ガスを選択する。なお、ヒューズ素子をエッチングする際、確実に電気的に断線させるため、オーバエッチング気味となるように長めにエッチングを行うことが好ましい。
【００７４】
通常のドライエッチング法を用いた場合に比較し、ＲＩＥ法を用いたエッチングは異方性が強いので、エッチングにより得られた開孔部２２の壁面は、基板面に対しほぼ垂直となる。よって、ヒューズ素子の配線部にできた開孔径は、レジストの開孔パターンとほぼ同じ径にすることができる。
【００７５】
なお、ヒューズ素子の配線部のエッチングと配線部上に形成されているパッシベーション膜のエッチングは、同一チャンバー内で連続に行うこともできる。
【００７６】
次いで、図５（ｅ）に示すように、不要となったポジレジスト膜３０を除去し、図５（ｆ）に示すように、基板表面にポリイミド樹脂２３をコーティングする。ヒューズ素子の切断部にできた開孔部２２は、このポリイミド樹脂２３で埋められる。
【００７７】
図６は、上述の第１の実施の形態における方法を用いてヒューズ素子の配線部を切断した後のヒューズ素子形成領域の平面図である。ヒューズ素子の平面構成およびサイズは従来のものと同様であり、切断箇所の配線幅は約２μｍであり、それ以外の部分のヒューズ素子の幅は約５μｍである。隣接するヒューズ素子の配線部のピッチは、１２〜１３μｍである。同図に示すように、上述で説明したフォトリソグラフィ法を用いてヒューズ素子１６上に約５μｍ径の開孔部２２を形成すれば、隣接するヒューズ素子１６の配線部にオーバラップすることなく、各ヒューズ素子１６の配線部を独立に切断できる。
【００７８】
図７は、図６におけるヒューズ素子のサイズをそのままとして、隣接するヒューズ素子の配線部のピッチを１／２としたものである。同図に示すように、この場合も、開孔部２２の径が５μｍであれば、各ヒューズ素子１６の配線部を独立に切断できる。
【００７９】
このように、フォトリソグラフィ工程を用いてヒューズ素子の配線部をエッチングにより切断する方法によれば、従来レーザビームを用いた切断方法の場合に困難である微小な開孔部の形成が可能である。上述の例では、５μｍの開孔部を形成する場合について説明しているが、開孔部の径をさらに微小化することは容易である。上述したエキシマレーザ等の遠紫外線を発する露光源を用い、これに適したレジストおよび露光、現像工程の条件を選択すれば、１μｍ未満の開孔径を得ることも十分に可能である。勿論５μｍより大きい開孔径を得ることは当然に可能である。
【００８０】
なお、従来は不良ビットの検査工程およびヒューズ切断工程は、クリーンルームの外で行われていたため、ヒューズ素子の配線部の切断時に形成された開孔部はそのまま半導体装置に残され、半導体装置の耐湿性を悪化させる原因ともなっていた。しかし、第１の実施の形態におけるフォトリソグラフィ工程を用いたヒューズ素子切断工程は、工程の性質上クリーンルーム内で作業が行われるため、同じくクリーンルーム内で行われるポリイミド樹脂のコーティングをヒューズ素子の配線部切断工程の後に続けて行うことが容易である。こうして切断工程によってできた開孔部を樹脂で埋めることができるため、半導体装置の耐湿性等の素子特性を改善できる。
【００８１】
上述した第１の実施の形態における半導体装置の製造方法を用いて、半導体メモリや、ロジック回路、メモリ混載ロジック等の各種半導体装置を形成できる。
【００８２】
図８は、第１の実施の形態における半導体装置の製造方法を用いて作製される半導体メモリ（ＤＲＡＭ）装置１００の平面構成例を示したものである。例えば、ここの示す構成では、縦長の基板上には大まかに４つのメモリ領域が形成されている。図中上側下側それぞれに２つずつメモリ領域が設けられており、左右のメモリ領域間には列状の電極パッドが形成されている。また、各メモリ領域には、複数のメモリブロック１１０が規則的に並んだ２列のメモリブロック群が形成されている。図中一部拡大図に示すように、この２列のメモリブロック間には、各メモリブロックに１対１に対応するロー配線に対応するヒューズ素子が形成されている。また、基板中央に面する各メモリ領域の端部にも、カラム配線に対応するヒューズ素子１１１が形成されている。
【００８３】
（第２の実施の形態）
第２の実施の形態は、不良ビットの検査工程と第１の実施の形態で説明したヒューズ素子の配線部切断工程をより簡易に実現する不良ビット救済システムに関する。
【００８４】
図９は、第２の実施の形態における不良ビット救済システムの概略構成図である。この不良ビット救済システムは、不良ビット検出部５０、ウエハ露光部６０およびこれらを制御するワークステーション等の中央演算装置（ＣＰＵ）４０とハードディスク等のメモリ４１で構成される。
【００８５】
半導体素子が形成され、表面にパッシベーション膜がコーティングされ、検査に必要な電極パッドが開孔されたウエハ５４は、プロービング部５２におけるプロービングステージ５５上に設置される。プローブカード５３を介して、テスタ５１によりウエハ上の各ビットの電気的特性がチェックされ、不良ビットの位置が検出される。この不良ビットの位置情報は、ＣＰＵ４０を介してメモリ４１の有するハードディスク上に記憶される。
【００８６】
不良ビットの検出検査を終えたウエハ６４は、プロービング部５２の外部で基板表面にポジ型レジストが塗布され、必要なプリベーク処理がなされる。この後、レジストが塗布されたウエハ６４は露光部６２のウエハステージ６５上に設置される。
【００８７】
第２の実施の形態における不良ビット救済システムでは、露光源６３として、露光光をヒューズ素子の配線部の幅と対応した径のビーム状に調整できる装置を用いる。通常の拡散光をレンズ系を用いて集光しスポット照射できるようにしてもよいし、または紫外領域に波長を有するレーザビームを露光源として用いてもよい。
【００８８】
ＣＰＵ４０を介してメモリ４１に記憶されている不良ビットの位置データを読みだし、さらにＣＰＵ４０においてこの位置データから不良ビットを救済するために切断すべきヒューズ素子の位置を特定する。特定されたヒューズ素子切断位置のデータが露光制御装置６１を介して露光部６２に送られ、ウエハステージ６５の位置が制御される。こうして切断すべきヒューズ素子の配線部上に配線部の幅と同等かやや大きい照射スポットを有する露光ビームが所定時間照射される。切断すべきヒューズ素子が複数ある場合は、これらの動作を繰り返し行えばよい。露光が終了したウエハは、露光部６２より外部に取り出され、現像が行われ、所望のレジストパターンが形成される。
【００８９】
露光源として集光ビームを用いる場合は、従来のレーザ照射によるヒューズ素子の配線部の切断方法の場合と共通するため、露光源を取り替える他は、大きな変更を必要としない。
【００９０】
（第３の実施の形態）
第３の実施の形態は、第２の実施の形態と同様に、不良ビットの検査工程と第１の実施の形態で説明したヒューズ素子切断工程をより簡易に実現する不良ビット救済システムに関する。
【００９１】
ここでは、フォトリソブラフィ工程で使用する露光源として上述の第２の実施の形態とは異なり集光されない露光源を用いる場合について説明する。露光マスクを必要とするが、この露光マスクとして液晶マスクを用いる点に特に特徴がある。
【００９２】
図１０に、第３の実施の形態における不良ビット救済システムの概略構成図を示す。第２の実施の形態と同様に、不良ビット検出部５０、ウエハ露光部６０およびこれらを制御するＣＰＵ４０とメモリ４１で構成される。
【００９３】
不良ビット検出部５０の構成は、第２の実施の形態の場合と同様であるが、ウエハ露光部６０には、あらたに液晶マスク制御装置７１と液晶マスク７２が構成要素として加えられている。
【００９４】
液晶マスク７２は、リニア状もしくはマトリクス状に配列された、独立に開閉制御可能な微小液晶シャッターを有する。液晶シャッターの構造は、一般に表示素子として使用されている液晶ディスプレイとほぼ同様とすればよい。よって、種々の構造を採ることができる。例えば、単純マトリクスタイプの液晶表示素子と同様な液晶シャッターは、表面にストライプ状の透明電極が形成された透明な一対の基板を互いに電極の方向が直交するように一定のギャップで対向させ、基板周囲をシールし、この基板間に液晶材料を封入したものである。この場合の微小シャッターの単位は、単純マトリクスタイプの表示板における各表示素子の単位に相当する。
【００９５】
液晶分子は、一軸方向に長い形状を有するものであり、この形状に起因して分子の方向により屈折率が異なる光学異方性を有する。液晶分子が接する基板面には通常ラビング等の配向処理がなされており、上下の電極間に電圧が印加されていない時は、液晶分子は基板の配向処理に従って配向しているが、電極間に一定以上の電圧が印加されると液晶分子の配向状態が変化する。この配向状態の変化に伴う屈折率の変化が、結果として基板に進入する光に対する透過率を変化させ、光シャッターとして機能する。
【００９６】
このように、液晶マスクでは各微小シャッターの開閉を電気的に制御可能である。よって、露光パターンを容易に可変にすることができる。
【００９７】
図１１（ａ）〜図１１（ｄ）は、液晶マスクを用いた露光、現像工程の一例を示している。なお、同図においては、ヒューズ素子の長軸方向に垂直な装置切断面を示す。液晶マスクは、例えばマトリクス状に配列された微小シャッタＳ１、Ｓ２、Ｓ３・・・で構成されており、個々の微小シャッタごとに開閉の制御がなされる。例えば、図１１（ａ）において、シャッタＳ１は閉じられ、シャッタＳ２は開けられている。露光光は、この液晶マスク７２を介して基板表面にコーティングされたポジレジストに照射される。その後、現像すれば、図１１（ｂ）に示すレジストパターンを得ることができる。図１１（ｃ）は、図１１（ａ）とは異なるマスクパターンを用いている。例えば図１１（ａ）においては開けられていたシャッタＳ２が、ここでは閉じられている。図１１（ｄ）は、図１１（ｃ）に示す液晶マスク７２を用いて露光した後に現像工程を経て得られた基板上のレジストパターンを示す。
【００９８】
ヒューズ素子の切断工程のように、切断すべきヒューズ素子の位置が個々のウエハで異なり、必要な露光マスクパターンが露光の度に変化する場合には、液晶マスクは極めて有効な露光マスクとなる。又、露光マスクを用いた場合には、複数箇所を同時に露光できる。また、照射部と非照射部を反転させることもできるので、ポジレジストのみならず、ネガレジストを用いることも可能である。
【００９９】
再度、図１０を参照し、不良ビット救済システムの説明を続ける。不良ビットの検出検査を終えたウエハ６４には、基板表面にポジ型レジストが塗布され、必要なプリベーク処理がなされた後、露光部６２のウエハステージ６５上に配置される。
【０１００】
ＣＰＵ４０を介してメモリ４１に記憶されている不良ビットの位置情報を読みだし、さらにＣＰＵ４０においてこの位置情報から不良ビットを救済するために切断すべきヒューズ素子の位置が特定される。こうして特定された切断位置の情報は液晶マスク制御装置７１に送られる。液晶マスク制御装置７１は、このデータを基に、液晶マスク７２の微小シャッターの開閉の制御を行う。
【０１０１】
ＣＰＵ４０を介して露光制御装置６１により露光源６３の動作が制御され、所定量の光が所定時間、液晶マスク７２を介して切断すべきヒューズ素子の配線上に露光光が照射される。この後、露光部６２よりウエハを取り出し現像を行う。
【０１０２】
図１０においては、１個の微小シャッターのサイズと切断すべき配線の幅をほぼ同等にしているが、図１０に示すように、液晶マスクを透過した光を縮小し、ウエハ面に照射するようにすれば、個々の微小シャッターのサイズを切断に際して形成する開孔部のサイズより大きくすることができる。
【０１０３】
以上、実施の形態に沿って本発明を説明したが、本発明は、これらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１０４】
【発明の効果】
以上に説明するように、本発明の半導体装置の製造方法は、不良ビット救済の為の冗長回路とこれに接続された複数のヒューズ素子とを有する半導体装置の製造方法において、不良ビット救済のために特定のヒューズ素子の配線部を切断する工程として、フォトリソグラフィ工程を用いて行う。
【０１０５】
フォトリソグラフィ工程を用いる方法では、エッチングによりヒューズ素子の配線部を切断するため、高融点配線材料で構成されたヒューズ配線も比較的容易にしかも確実に切断できる。
【０１０６】
ヒューズ素子の配線部を加熱することなく切断できるため、従来のレーザビーム照射法を用いて切断した場合のように、切断部周囲に配線部材料が飛散し残査として残ることがないので、開孔径の精度をより高めることができる。
【０１０７】
さらに、エッチング方法としてＲＩＥ法を用いれば、異方性エッチングが可能であり、さらに開孔径の精度を高めることができる。
【０１０８】
また、フォトリソグラフィ工程において、露光光源としてエキシマレーザ等の遠紫外線を用いれば、従来のレーザ照射方法では困難であったより微小な開孔径を得ることができる。よって、半導体装置の微細化に伴う、ヒューズ素子の配線径および配線ピッチの微細化に対応できる。
【０１０９】
一方、本発明の不良ビット救済のためのシステムは、不良ビット検出手段と、ウエハ露光手段とこれらの手段を制御するＣＰＵおよびメモリ記憶手段を有している。露光源としてスポット照射が可能なビーム状の光を有するものを選択すれば、従来のレーザ照射方法を用いるシステムを一部変更するのみでフォトリソグラフィ法を用いるヒューズ素子切断方法に対応できるシステムを提供できる。また、露光源として広域の照射部を有するものを選択する場合は、液晶マスクを露光マスクとして用いれば、一回ごとに露光マスクパターンを可変とすることができるとともに、複数箇所に同時に露光できるため、製造工程が短縮化できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるヒューズ素子切断工程前の半導体装置の断面図の一例である。
【図２】本発明の第１の実施の形態におけるヒューズ素子切断工程前の半導体装置の断面図の他の例である。
【図３】本発明の第１の実施の形態におけるヒューズ素子切断工程を説明するための各工程における半導体装置の一部断面図である。
【図４】本発明の第１の実施の形態におけるヒューズ素子切断工程を説明するための各工程における半導体装置の一部断面図である。
【図５】本発明の第１の実施の形態におけるヒューズ素子切断工程を説明するための各工程における半導体装置の一部断面図である。
【図６】本発明の第１の実施の形態におけるヒューズ素子切断工程後のヒューズ素子の状態を示す半導体装置の一部平面図である。
【図７】本発明の第１の実施の形態におけるヒューズ素子切断工程後のヒューズ素子の状態を示す半導体装置の一部平面図である。
【図８】本発明の第１の実施の形態における半導体装置の平面図である。
【図９】本発明の第２の実施の形態における不良ビット救済システムの概略構成図である。
【図１０】本発明の第３の実施の形態における不良ビット救済システムの概略構成図である。
【図１１】本発明の第３の実施の形態において、液晶マスクを用いた露光工程を示す半導体装置の一部断面図である。
【図１２】従来のレーザ照射法によるヒューズ素子切断工程後の半導体装置の一部平面図である。
【図１３】従来のレーザ照射法によるヒューズ素子切断工程を説明するための半導体装置の一部断面図である。
【図１４】従来のレーザ照射法によるヒューズ素子切断工程を説明するための半導体装置の一部断面図である。
【図１５】ヒューズ素子の配線ピッチを狭くした場合において、従来のレーザ照射法によるヒューズ素子切断工程後の半導体装置の一部平面図である。
【符号の説明】
１０・・・半導体基板
１１・・・フィールド酸化膜
１２・・・ゲート酸化膜
１３・・・ゲート電極
１４ａ・・・ソース領域
１４ｂ・・・ドレイン領域
１５・・・第１層間絶縁膜
１６・・・ヒューズ素子
１７ａ・・・Ｔｉ／ＴｉＮ膜
１７ｂ・・・Ａｌ膜
１８・・・第２層間絶縁膜
１９・・・第２配線層
２０、２１・・・パッシベーション膜
２３・・・ポリイミド膜
３０・・・レジスト膜
４０・・・ＣＰＵ
４１・・・記憶手段
５０・・・不良ビット検出部
５１・・・テスタ
５２・・・プロービング部
５３・・・プローブカード
５４、６４・・・ウエハ
５５・・・プロービングステージ
６０・・・露光手段
６１・・・露光制御装置
６２・・・露光部
６３・・・露光源
６５・・・ウエハステージ
７１・・・液晶マスク制御装置
７２・・・液晶マスク
Claims (7)
- 不良ビット救済の為の１または複数の冗長回路と、前記冗長回路に接続され、配線部を持つ１または複数のヒューズ素子とを有する半導体装置の製造方法において、
不良ビットの位置を検出する検査工程と、
前記不良ビットの位置に応じて特定のヒューズ素子の配線部を切断する配線部切断工程と、
前記配線部切断工程後、前記ヒューズ素子の配線部の切断部分の開孔を埋めるように、基板表面にポリイミド樹脂をコーティングする工程とを有し、
前記配線部切断工程が、
フォトリソグラフィ工程を用いて行われることを特徴とする半導体装置の製造方法。 - 不良ビット救済の為の１または複数の冗長回路と、前記冗長回路に接続され、配線部を持つ１または複数のヒューズ素子とを有する半導体装置の製造方法において、
半導体素子とともに、同一基板上に１または複数のヒューズ素子を形成するヒューズ素子形成工程と、
前記半導体素子中の不良ビットの位置を検出する検出工程と、
前記不良ビットの位置に応じて特定のヒューズ素子の配線部を切断する配線部切断工程と、
前記配線部切断工程後、前記ヒューズ素子の配線部の切断部分の開孔を埋めるように、基板表面にポリイミド樹脂をコーティングする工程とを有し、
前記配線部切断工程が、
基板表面にレジスト膜を塗布し、前記レジスト膜を選択的に露光し、現像することにより、前記特定のヒューズ素子の配線部上に前記配線部の幅と同等若しくはこれより広い径の開孔部を有するレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンをエッチングマスクとして、前記開孔部内の配線部をエッチングし、ヒューズ素子の配線部を切断する配線部切断工程と
を有する半導体装置の製造方法。 - 前記レジストパターン形成工程は、
露光光として、ヒューズ素子の配線部の切断径と対応した照射径を有するビーム状の光を用いることを特徴とする請求項２に記載の半導体装置の製造方法。 - 前記レジストパターン形成工程は、
露光光として、複数のヒューズ素子を一度に照射できる広域の照射面積を有するものを用い、
露光マスクとして、それぞれが前記露光光に対し透明な一対の電極と前記一対の電極の間に充填された液晶材料とで構成され、光の透過率を互いに独立に制御可能な複数の微小光シャッターからなるものを用い、
前記露光光が、
前記露光マスクを介して、切断しようとするヒューズ素子の配線部、もしくは前記配線部を除く領域に選択的に照射されることを特徴とする請求項２に記載の半導体装置の製造方法。 - 半導体装置の不良ビットの位置を検出する不良ビット検出手段と、前記半導体装置上に光を照射する露光手段と、前記不良ビット検出手段と前記露光手段とに接続されたＣＰＵと、前記ＣＰＵに接続された記憶手段とを具備し、
前記不良ビット検出手段が、
半導体装置上の特定ビットをプロービングするためのプロービング部と、前記プロービングにより特定したビットの電気的特性を測定するテスタ部とを有し、
前記露光手段が、
露光位置と露光条件を制御する露光制御装置と、前記露光制御装置に接続され、露光源と半導体装置を設置するウエハステージとを備えた露光部とを有し、
前記不良ビット検出手段により検出された不良ビットの位置情報が前記ＣＰＵを介して前記記憶手段に格納され、
前記ＣＰＵにより、前記記憶手段に格納された不良ビットの位置情報を読みだし、前記不良ビットの位置情報から配線部を切断すべきヒューズ素子の位置情報が特定され、
前記ＣＰＵに接続された前記露光制御装置を介して前記露光部における前記露光源と前記ウエハステージの動作が制御され、前記ヒューズ素子の位置情報に応じた露光位置が特定されることを特徴とする不良ビット救済システム。 - 前記露光手段を構成する露光源が、
前記ヒューズ素子の配線部の切断径と対応した照射スポット径を有するビーム状の光を照射することを特徴とする請求項５に記載の不良ビット救済システム。 - 前記露光手段を構成する露光源が、
少なくとも複数のヒューズ素子を一度に照射できる広域の照射面積を有し、
前記照射される光が、
それぞれが前記露光光に対し透明な一対の電極と前記一対の電極の間に充填された液晶材料とで構成され、
光の透過率を互いに独立に制御可能な複数の微小光シャッターからなる前記微小光シャッターが、
露光マスクを介して、切断しようとするヒューズ素子の配線部、もしくは前記配線部を除く領域に選択的に照射されることを特徴とする請求項５に記載の不良ビット救済システム。
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