CN105845625A - 芯片的扰码验证电路修补方法 - Google Patents

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CN105845625A
CN105845625A CN201610330361.1A CN201610330361A CN105845625A CN 105845625 A CN105845625 A CN 105845625A CN 201610330361 A CN201610330361 A CN 201610330361A CN 105845625 A CN105845625 A CN 105845625A
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马香柏
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    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern

Abstract

本发明公开了一种芯片的扰码验证电路修补方法,包含：步骤1，选取参考坐标，找到需要进行FIB电路修补的位置；步骤2，在所选位置进行FIB挖坑，穿过Top层金属，露出Top‑1层金属，使用FIB对Top‑1层金属进行切断或者连接；步骤3，在顶层金属上，对被切断的信号线两头，生长导电金属条，恢复电学连接。本发明先对Top‑1层金属进行切断或连接修补，再对顶层金属进行连接恢复，在芯片表面具有加密层或者布线较密的情况下也能有效地对失效芯片进行有效验证。

Description

芯片的扰码验证电路修补方法
技术领域
本发明涉及半导体制造过程中的集成电路失效分析领域，特别是指一种芯片的扰码验证电路修补方法。
背景技术
随着集成电路技术的不断发展，芯片的尺寸不断减少而性能不断提高，芯片的层次也越来越多。在产品处于研发或者制造阶段，如果出现功能异常，需要进行电路修补验证，来决定改版方案。
如果电路修补位置上层存在金属布线，电路修补的同时会导致金属布线与电路修补位置短路，方案难以成功。如图1所示，在90nm 64M SRAM扰码破解过程中，由于SRAM区域上方存在密集电路走线，进行FIB/laser破坏时，全阵列功能异常，破解失败，后续PFA研究无法进行。
再如图2A及图2B所示，进行扰码验证，要切断图示位置的信号线G。对于图2A，因为top metal空间较大，可以先用FIB挖坑，然后进行切断。但是对于图2B，顶层存在加密网或者么metal间距比较小，最小FIB挖坑已经搭到了信号B和C，导致信号G与信号B/C短路，方案失败。
进行电路修复，要把信号G与H连接。对于图2A，因为top metal空间较大，可以先用FIB挖坑，然后进行连接。但是对于图2B，顶层存在加密网或者由于metal间距比较小，最小FIB挖坑已经搭到了信号D和E，导致信号G\H与信号D、E短路，方案失败。
发明内容
本发明所要解决的技术问题在于提供一种芯片的扰码验证电路修补方法，当电路修补位置上方存在高密度走线时也能有效实施。
为解决上述问题，本发明所述的芯片的扰码验证电路修补方法,包含的步骤为：
步骤1，选取参考坐标，找到需要进行FIB电路修补的位置；
步骤2，在所选位置进行FIB挖坑，穿过Top层金属，露出Top-1层金属，使用FIB对Top-1层金属进行切断或者连接；
步骤3，在顶层金属上，对被切断的信号线两头，生长导电金属条，恢复电学连接。
进一步地，所述的步骤还包括，假如需要进行FIB修补的位置在Top-2层金属，则在暴露Top-1层金属前，采用所述步骤1～3，挖出凹坑，穿过Top-1层金属，露出Top-2层金属，采用FIB对Top-2层金属进行切断或连接。
所述步骤1中，确定电路修补的位置，是尽量选择金属布线的空旷区域。
所述步骤2中，FIB挖坑的大小为长度5～50μm、宽度5～50μm的凹坑。
当需要进行FIB修补的位置在Top-2层金属时，挖坑的大小适度缩小，范围限制为长度5～40μm、宽度5～40μm的凹坑。
本发明所述的芯片的扰码验证电路修补方法，先对Top-1层金属进行切断或连接修补，再对顶层金属进行连接恢复，在芯片表面具有加密层或者布线较密的情况下也能有效地对失效芯片进行有效验证。
附图说明
图1是90nm 64M SRAM的解剖顶视图。
图2A、2B是芯片顶层布线示意图。
图3～5是本发明扰码验证电路修补方法示意图。
图6是本发明扰码验证电路修补方法流程图。
具体实施方式
本发明所述的芯片的扰码验证电路修补方法,包含的步骤为：
步骤1，选取参考坐标，找到需要进行FIB电路修补的位置。尽量选择金属布线的空旷区域以降低施工的难度。
步骤2，在所选位置进行FIB挖坑，穿过Top层金属，露出Top-1层金属，使用FIB对Top-1层金属进行切断或者连接。FIB挖坑的大小为长度5～50μm、宽度5～50μm的凹坑，具体大小根据布线的实际情况自行调整，在保证Top-1层金属的有效修补的情况下尽量少地影响到Top层金属。
如图3所示，图中Top层金属为信号线A～F，Top-1层金属为信号线G和信号线H。将Top层金属挖坑之后，将Top-1层金属的信号线G和信号线H切断。Top层金属挖坑之后，信号线B和信号线C被切断。
步骤3，在顶层金属上，对被切断的信号线两头，生长导电金属条，恢复电学连接。
如图4所示，恢复Top层金属信号线B和信号线C的电学连接。然后进行芯片的扰码验证。
针对需要修补的位置不同，所述的步骤还包括，假如需要进行FIB修补的位置在Top-2层金属，则在暴露Top-1层金属前，采用所述步骤1～3，挖出凹坑，穿过Top-1层金属，露出Top-2层金属，采用FIB对Top-2层金属进行切断或连接。如图5所示。当需要进行FIB修补的位置在Top-2层金属时，挖坑的大小适度缩小，范围限制为长度5～40μm、宽度5～40μm的凹坑。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种芯片的扰码验证电路修补方法,其特征在于：包含的步骤为：
步骤1，选取参考坐标，找到需要进行FIB电路修补的位置；
步骤2，在所选位置进行FIB挖坑，穿过Top层金属，露出Top-1层金属，使用FIB对Top-1层金属进行切断或者连接；
步骤3，在顶层金属上，对被切断的信号线两头，生长导电金属条，恢复电学连接。
2.如权利要求1所述的芯片的扰码验证电路修补方法，其特征在于：还包括，假如需要进行FIB修补的位置在Top-2层金属，则在暴露Top-1层金属前，采用所述步骤1～3，挖出凹坑，穿过Top-1层金属，露出Top-2层金属，采用FIB对Top-2层金属进行切断或连接。
3.如权利要求1所述的芯片的扰码验证电路修补方法，其特征在于：所述步骤1中，确定电路修补的位置，是尽量选择金属布线的空旷区域。
4.如权利要求1所述的芯片的扰码验证电路修补方法，其特征在于：所述步骤2中，FIB挖坑的大小为长度5～50μm、宽度5～50μm的凹坑。
5.如权利要求2所述的芯片的扰码验证电路修补方法，其特征在于：当需要进行FIB修补的位置在Top-2层金属时，挖坑的大小适度缩小，范围限制为长度5～40μm、宽度5～40μm的凹坑。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5043297A (en) * 1989-09-05 1991-08-27 Hitachi, Ltd. Wiring method of on-chip modification for an LSI
CN102074496A (zh) * 2009-11-19 2011-05-25 上海华虹Nec电子有限公司 用于线路修复的连线方法
CN102981291A (zh) * 2012-12-04 2013-03-20 深圳市华星光电技术有限公司 断线修补方法和断线修补结构

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RJ01 Rejection of invention patent application after publication
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