DE10354112B4

DE10354112B4 - Verfahren und Anordnung zur Reparatur von Speicherchips mittels Mikro-Lithographie-Verfahren

Info

Publication number: DE10354112B4
Application number: DE10354112A
Authority: DE
Inventors: Jochen Kallscheuer; Helmut Walter Schneider; Bernhard Ruf; Reinhard Salchner
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2003-11-19
Filing date: 2003-11-19
Publication date: 2008-07-31
Anticipated expiration: 2023-11-20
Also published as: US20070066367A1; DE10354112A1

Abstract

Verfahren zur Reparatur von Speicherchips (7) mit redundanten Zellbereichen und entsprechenden Fuses mit Mikro-Lithographie-Mitteln, mit den folgenden Verfahrensschritten:
a) Auftragen von Photolack auf mindestens einem zu reparierenden Wafer (6);
b) Erstellen einer Maske (1) entsprechend der chipindividuellen, der Reparatur entsprechende Fuse-Koordinaten; und
c) Belichten des mindestens einen mit Photolack versehenen Wafers (6) mit einem Belichtungsmittel (2) durch die Maske (1),
dadurch gekennzeichnet,
daß der Verfahrensschritt b) die Herstellung der Maske (1) betreffend folgende Verfahrensschritte umfaßt:
b1) Eingeben der chipindividuellen Fuse-Koordinaten in eine Steuereinheit (9); und
b2) Verwenden einer steuerbaren Maske (1) und Einstellen derselben mittels der Steuereinheit (9); und
daß das Belichtungsmittel (2) beim Belichten im Verfahrensschritt c) bewegt wird.

Description

Die Erfindung betrifft ein Verfahren zur Reparatur von Speicherchips mit redundanten Zellbereichen und Fuses mit Mikro-Lithographie-Mitteln gemäß dem Oberbegriff des Patentanspruchs 1, wie aus US 6,369,437 B1 bekannt, sowie eine Anordnung für ein solches Verfahren gemäß dem Oberbegriff des Patentanspruchs 5, wie auch aus WO 02/061809 A2 bekannt.
US 2002/0176062 A1 offenbart eine programmierbare Struktur zur Belichtung eines Wafers, wobei Maske und Wafer bewegbar eingerichtet sind.
Alle produzierten Speicherbausteine (DRAM, SDRAM, CHIP, SDR, DDR, ...) werden auf ihre Funktion überprüft. Nahezu 100 dieser Speicherbausteine müssen nach dem ersten Wafer-Test (Prefuse-Messung) repariert werden, um ihre volle Funktionalität zu erlangen. Der Erfolg der Reparatur muß in einem zweiten Wafer-Test (Postfuse-Messung) überprüft werden. Die Reparatur selbst erfolgt durch das Ersetzen der während der Prefuse-Messung lokalisierten defekten Speicherzellen mit funktionierenden redundanten Zellen, welche zu diesem Zweck bereits auf dem Chip angelegt wurden. Um diesen Reparaturprozeß zu steuern, müssen bestimmte elektrische Leitungskreise auf dem Chip geschaltet werden. Dies geschieht durch das Auftrennen von Leiterbahnen (Fuses), womit das Abschalten der Defektstellen einerseits und das Zuschalten der redundanten Zellbereiche andererseits erreicht wird. Die Fuses, welche blockweise in sogenannten Fuse-Bänken untergebracht sind, werden zur Durchtrennung mit einem energiereichen Laserstrahl (Laserfusen) beschossen. Da nur ganz bestimmte Fuses der insgesamt bis zu einigen 1000 Fuses (produktabhängig) gemäß des chipindividuellen Fehlerbildes aufgetrennt werden müssen, stellt die Prefuse-Messung mittels eines Rechenprozesses dem Laserprozeß die nötigen Fuse-Koordinaten zur Verfügung (Redundancy Analyser, Fuse-Coordinates-Converter).
Die Laserreparatur beinhaltet innerhalb der Produktion folgende Nachteile. Die Laserautomaten beanspruchen mit ihren Abmessungen für ihre Aufstellung im Reinraum eine erhebliche Fläche (ungefähr 100 m²) und stellen einen großen Kostenfaktor dar. Zum Beispiel wird ein Reinraum Klasse 100 und eine bestimmte Infrastruktur für die Laserreparaturautomaten benötigt. Weiterhin sind die Anschaffungskosten eines Laserautomaten mit zur Zeit ca. 2 bis 3 Millionen Dollar erheblich. Weiterhin kommt nachteilig ein Zeitfaktor und die Wartung dazu. Auch kann nur immer ein einzelner Chip gleichzeitig pro Automat repariert werden. Die Fuse-Zeiten pro Chip sind in den letzten Jahren kontinuierlich gestiegen, beispielsweise 10 Sekunden, bedingt durch die immer größer werdende Redundanz und damit verbundene steigende Anzahl von Fuses. Der Fuse-Prozeß kann einen Engpaß in der Produktion darstellen. Außerdem muß bei jedem Produktwechsel der Laserautomat mit einem neuen Setup geladen und neu eingeschossen werden.
Da der Fuse-Prozeß auf eine bestimmte Strukturgröße beschränkt ist, müssen die Fuses bzw. die Fuse-Bänke eine bestimmte Größe haben, welche die Strukturen moderner Chips (90 nm) weit überschreitet und einen immer größer werdenden Prozentsatz der Gesamtfläche des Chips einnehmen.
Es sind weiterhin Ausführungen von sogenannten elektrischen Fuses bekannt, die mittels eines hohen Stromes "durchgeschmolzen" werden. Dieses Verfahren konnte sich aber bisher nicht produktiv durchsetzen.
Weiterhin konnte die Größe der Fuse-Bänke in bestimmten Grenzen klein gehalten werden, indem die einzelnen Fuses versetzt angeordnet wurden. Aber auch hierdurch konnte der Flächenanteil nicht entscheidend verringert werden. Außerdem ergeben sich hierdurch nachteilig längere Wege, die der Fuse-Automat zurücklegen muß, um den Laserstrahl von einer Fuse zur nächsten zu steuern. Hieraus ergeben sich nachteilig längere Bearbeitungszeiten pro Chip. Um diese Produktionsengpässe beim Laserprozeß zu umgehen, wurden bisher weitere Laserautomaten zugekauft. Daraus ergeben sich erhebliche wirtschaftliche Nachteile.
Die Aufgabe der vorliegenden Erfindung besteht darin, die oben aufgeführten Nachteile zu eliminieren bzw. zu verringern, ein Verfahren und eine Anordnung für dieses Verfahren zu schaffen, welches gegenüber dem Stand der Technik einen größeren Durchsatz von zu reparierenden Speicherchips ermöglicht, wobei sich gleichzeitig weitere Vorteile ergeben.
Diese Aufgabe wird durch das Verfachren des Anspruchs 1 gelöst und die erfindungsgemäße Anordnung des Anspruches 5.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen aufgeführt.
Die vorliegende Erfindung basiert auf der Idee, den Laser-Fuse-Prozeß durch Prozeßschritte zu ersetzen, welche bereits zur Herstellung der übrigen Schaltungsstrukturen des Chips benötigt werden, also bereits Bestandteil der bestehenden Produktion sind. Dadurch werden Anschaffungskosten für neues Equipment weitgehend vermieden, und es entsteht kaum zusätzlicher Platzbedarf im Reinraum.
Das Durchtrennen der Fuses wird durch einen zusätzlichen herkömmlichen Ätzprozeß durchgeführt. Ätzprozesse werden immer auf komplette Wafer oder sogar mehrere Wafer gleichzeitig angewendet. Somit kann ein solcher Prozeßschritt durchsatzoptimiert (Parallelität) gefahren werden.
Ein Ätzprozeß benötigt immer eine vorhergehende Belackung und Belichtung. Die Belackung ist wie der Ätzprozeß eine Prozedur, welche auf den gesamten Wafer angewandt wird. Auch hier ist daher eine Durchsatzoptimierung denkbar.
Die Belichtung selbst stellt nun als Ersatz zum Laserprozeß eine grundlegende Erneuerung und den Hauptteil der Erfindung dar. Jede Belichtung benötigt eine Belichtungsmaske, mit der die zu belichtende und zu ätzende Struktur vorgegeben wird. Bisher hat man dazu vorgefertigte starre Masken verwendet, da der Prozeßschritt sich für ein bestimmtes Produkt nicht änderte. Diese Prozeßschritte betrafen jedoch nicht die Reparatur von Speicherchips, sondern nur die Erstellung derselben. Für das Durchätzen von bestimmten Fuses, deren Koordinaten sich aber Chipindividuell durch das aktuelle Fehlerbild für jeden Chip ändern, sieht die Erfindung daher eine steuerbare Maske vor.
Eine solche steuerbare Maske kann mittels einer modernen, computergesteuerten LCD-Maske erfolgen. Diese LCD-Maske wird in einen entsprechenden Belichtungsautomaten integriert. Die Belichtung selbst kann immer für mehrere Chips (beispielsweise acht) parallel erfolgen, wobei die Belichtungszeiten denen von bekannten Lithographie-Verfahren entsprechen und in der Größenordnung von einigen Millisekunden liegen. Ebenfalls ist hierbei eine Durchsatzoptimierung möglich.
Der größte Vorteil bei diesem Verfahren aber liegt in der zu erreichenden Strukturgröße der Fuses und Fuse-Bänke. Sie können damit in etwa auf demselben Niveau liegen wie die Strukturgröße der Leiterbahnen des Chips, welche auch durch belichtungstechnische Verfahren erreicht wurden. Selbst die bekannte Anordnung der Fuses in Reihen und in Bänken ist nicht mehr notwendig. Diese können willkürlich auf dem gesamten Chip verteilt angeordnet werden, nur unter Berücksichtigung der elektrischen Vorgaben und der Layout-Techniken. Die alten Vorgaben, welche der Optimierung beim Laser-Fusen dienten (kurze Wege von Fuse zu Fuse), können entfallen. Somit ist eine optimierte, vorteilhafte, platzsparende Verteilung der Fuses auf dem gesamten Chip möglich, wodurch sich die Chip-Fläche verkleinert und die Produktionskosten abnehmen.
Weitere Einzelheiten der Erfindung werden anhand der Zeichnung mittels eines schematisch dargestellten Ausführungsbeispiels beschrieben.
Hierbei zeigt:
1 eine beispielhafte erfindungsgemäße Anordnung zur Durchführung eines erfindungsgemäßen Verfahrens zur Reparatur von Speicherchips mit Mikro-Lithographie-Mitteln.
In 1 ist mit dem Bezugszeichen 1 eine Maske dargestellt, welche zwischen einem Belichtungsmittel 2 und einem zu belichtenden Wafer 6 mit Speicherchips 7 angeordnet ist.
Die Maske 1 ist vorteilhafterweise eine steuerbare Maske, welche vorzugsweise als ein LCD-Screen ausgebildet ist. Dieser LCD-Screen weist ein Maskenraster 3 mit Pixeln 4 auf, welches in der oberen rechten Ecke der 1 gezeigt ist.
Mittels der steuerbaren Maske 1 werden die chipindividuellen Fuse-Koordinaten eingestellt.
In dem gezeigten Ausführungsbeispiel werden die chipindividuellen Fuse-Koordinaten über einen Dateneingang 11 einer Steuereinheit 9, welche vorzugsweise ein Computer ist, eingegeben. Die Steuereinheit 9 führt die Einstellung der steuerbaren Maske 1 über eine Verbindung 10 durch. Zusätzlich zu den chipindividuellen Fuse-Koordinaten werden weitere Chipstrukturen auf der steuerbaren Maske 1 eingestellt, welche nicht durch den Belichtungsvorgang erfaßt werden sollen. Weitere Einzelheiten bezüglich einer steuerbaren Maske 1 und eines dazugehörigen Steuerprogrammes sollen hier nicht erläutert werden.
Das Belichtungsmittel 2 ist ein bekanntes Belichtungsmittel aus den Belichtungseinheiten, welche für die Chipherstellung verwendet werden. In einer vorteilhaften Ausführungsform ist das Belichtungsmittel bewegbar ausgebildet, was durch den Pfeil mit zwei Spitzen in der 1 schematisch dargestellt ist.
Für den Belichtungsprozeß ist es notwendig, daß der Wafer 6 mit den Speicherchips 7 zuvor mit einem bekannten Photolack beschichtet worden ist, wie er bei den herkömmlichen Lithographie-Verfahren in der Chipherstellung verwendet wird. Dieses kann beispielsweise in einer Beschichtungseinheit erfolgen, die hier aus Übersichtlichkeitsgründen nicht dargestellt ist, und sich innerhalb der Reparaturstation befindet. Weiterhin ist es aber auch denkbar, daß die Beschichtung der zu reparierenden Wafer auf Beschichtungseinheiten erfolgt, welche beispielsweise an einer anderen Stelle des Chipherstellungsprozesses angeordnet sind.
Die geschilderte Ausführungsform ermöglicht es, daß nicht nur ein Speicherchip 7, sondern eine Vielzahl von Speicherchips 7 bzw. eine Vielzahl von Wafern 6 in der Belichtungsstation bearbeitet werden können. Weiterhin ist es auch denkbar, daß nicht nur eine Maske 1, sondern eine Vielzahl von Masken 1 angeordnet werden können, um den Durchsatz an zu reparierenden Speicherchips 7 auf Wafern 6 zu ermöglichen.
Es ist von besonderem Vorteil, daß die steuerbare Maske 1 für jede neue Chipstruktur 8, welche zu reparieren ist, durch die Steuereinheit 9 eingestellt wird.
In einer bevorzugten Ausführungsform ist zwischen der steuerbaren Maske 1 und dem zu reparierenden Wafer 6 ein Fokussierungsmittel 5 angeordnet. Dieses Fokussierungsmittel 5 kann als ein Objektiv ausgeführt sein, in einer besonderen Ausführungsform ist dieses Fokussierungsmittel 5 auch steuerbar ausgebildet. Die Steuerung des Fokussierungsmittels 5 kann ebenfalls durch die Steuereinheit 9 oder durch eine separate zusätzliche Steuereinheit erfolgen. Hierdurch wird eine vorteilhafte Vielseitigkeit der erfindungsgemäßen Anordnung und des erfindungsgemäßen Verfahrens erreicht.
Nach der Belichtung des zu reparierenden Wafers 6 mit den Speicherchips 7 wird dieser in bekannter Weise einem Ätzverfahren unterzogen, wobei die zu entfernenden Fuses herausgeätzt werden. Dieser Ätzvorgang kann innerhalb der Reparaturstation auf einer Ätzeinheit erfolgen. Es ist aber auch hierbei denkbar, daß der Ätzvorgang an anderer Stelle durchgeführt werden kann. Das Gleiche gilt für die weiteren Behandlungsschritte des Wafers 6, welche in einem bekannten Lithographie-Verfahren nach dem Ätzen erfolgen.
Mit der geschilderten Ausführungsform ist es möglich, daß die Fuses nicht mehr in der bekannten Größe und kompakten Anordnung auf dem Speicherchip 7 hergestellt werden müssen. Sie können vorteilhafterweise in der Größe von Leiterbahnen ausgeführt werden. Dieses ergibt eine vorteilhafte Verringerung des beanspruchten Platzes der Fuses auf der Chipfläche.
Obwohl die vorliegende Erfindung vorstehend anhand eins bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern ist wie folgt modifizierbar:
So können beispielsweise mehrere Belichtungsmittel 2 parallel oder in anderer Form angeordnet werden. Ebenfalls ist denkbar, daß der Wafer 6 zur Fokussierung in der Höhe verstellbar ausgebildet ist.

1: Maske
2: Belichtungsmittel
3: Maskenraster
4: Pixel
5: Fokussierungsmittel
6: Wafer
7: Speicherchip
8: Chipstruktur
9: Steuereinheit
10: Verbindung
11: Dateneingang

Claims

Verfahren zur Reparatur von Speicherchips (7) mit redundanten Zellbereichen und entsprechenden Fuses mit Mikro-Lithographie-Mitteln, mit den folgenden Verfahrensschritten: a) Auftragen von Photolack auf mindestens einem zu reparierenden Wafer (6); b) Erstellen einer Maske (1) entsprechend der chipindividuellen, der Reparatur entsprechende Fuse-Koordinaten; und c) Belichten des mindestens einen mit Photolack versehenen Wafers (6) mit einem Belichtungsmittel (2) durch die Maske (1), dadurch gekennzeichnet, daß der Verfahrensschritt b) die Herstellung der Maske (1) betreffend folgende Verfahrensschritte umfaßt: b1) Eingeben der chipindividuellen Fuse-Koordinaten in eine Steuereinheit (9); und b2) Verwenden einer steuerbaren Maske (1) und Einstellen derselben mittels der Steuereinheit (9); und daß das Belichtungsmittel (2) beim Belichten im Verfahrensschritt c) bewegt wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß für den Verfahrensschritt b2) als steuerbare Maske (1) ein LCD-Screen verwendet wird.
Verfahren nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, daß zur Fokussierung beim Belichten im Verfahrensschritt c) ein Fokussierungsmittel (5) verwendet wird.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß das Fokussierungsmittel (5) steuerbar ausgebildet ist.
Anordnung für ein Verfahren zur Reparatur von Speicherchips (7) mit redundanten Zellbereichen und entsprechenden Fuses mit Mikro-Lithographie-Mitteln, umfassend eine steuerbare Maske (1) und ein Belichtungsmittel (2), dadurch gekennzeichnet, daß das Belichtungsmittel (2) bewegbar ausgebildet ist und die Anordnung eine Auftragseinheit für Photolack auf zu reparierende Wafer (6) aufweist.
Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß die steuerbare Maske (1) über eine Steuereinheit (9) anhand der chipindividuellen, der Reparatur entsprechenden Fuse-Koordinaten eingestellt wird.
Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß die steuerbare Maske (1) ein LCD-Screen ist.
Anordnung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß zwischen dem Belichtungsmittel (2) und dem zu reparierenden Wafer (6) ein Fokussierungsmittel (5) angeordnet ist.
Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß das Fokussierungsmittel (5) steuerbar ausgebildet ist.