CN104091769B - 一种通孔刻蚀不足的检测方法 - Google Patents

一种通孔刻蚀不足的检测方法 Download PDF

Info

Publication number
CN104091769B
CN104091769B CN201410357129.8A CN201410357129A CN104091769B CN 104091769 B CN104091769 B CN 104091769B CN 201410357129 A CN201410357129 A CN 201410357129A CN 104091769 B CN104091769 B CN 104091769B
Authority
CN
China
Prior art keywords
hole
layer
transistor
test module
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410357129.8A
Other languages
English (en)
Other versions
CN104091769A (zh
Inventor
范荣伟
陈宏璘
龙吟
顾晓芳
倪棋梁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201410357129.8A priority Critical patent/CN104091769B/zh
Publication of CN104091769A publication Critical patent/CN104091769A/zh
Application granted granted Critical
Publication of CN104091769B publication Critical patent/CN104091769B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本发明公开了一种通孔刻蚀不足的检测方法，包括：在半导体衬底上建立多个测试模块，其中每一个测试模块模拟SRAM器件结构，其包括两个模拟传输门晶体管，两个模拟上拉晶体管和两个模拟下拉晶体管，该模拟传输门晶体管、模拟上拉晶体管和模拟下拉晶体管均为在N阱中的PMOS器件且模拟传输门晶体管的有源区上未形成栅极；在每一个测试模块上形成多个接触孔并填充金属，其中接触孔至少连接模拟传输门晶体管的有源区中对应于栅极的位置；在各接触孔上形成金属互连线以及导电通孔；以及通过电子束缺陷扫描仪在正电势条件下扫描测试模块并根据扫描得到的影像特征图检测测试模块的通孔刻蚀不足缺陷。本发明能够提高刻蚀不足缺陷的抓取率。

Description

一种通孔刻蚀不足的检测方法
技术领域
本发明涉及半导体制造技术，特别涉及一种通孔刻蚀不足的检测方法。
背景技术
随着集成电路工艺的发展以及关键尺寸按比例缩小，半导体器件后段制程中铜连接通孔的蚀刻不足(如图1所示)和通孔缺失缺陷越来越成为阻碍集成电路发展的瓶颈之一。比如在先蚀刻硬掩膜(Hard Mask Etch)再蚀刻通孔(All in One Etch)的蚀刻工艺制程中，蚀刻不足缺陷往往受到硬掩膜蚀刻后清洗工艺与通孔蚀刻本身以及通孔蚀刻的光刻工艺的共同影响，其中某些工艺窗口不够优化时，缺陷就会出现，成为制约良率提升的一大杀手。
对后段通孔蚀刻不足缺陷检测是公认的难题之一，目前业界应用的检测方法是在蚀刻后的清洗工艺之后应用电子束缺陷扫描仪进行检查，但由于存在法拉第杯的影响，高深宽比-法拉第杯会阻止通孔中电子逸出的有效数量，造成检测的抓取率较低而且精度不高。另一种检测方法是在铜填充平坦化后再做电子束缺陷扫描仪检测。图2a所示为第一金属层M1、第一通孔层Via1和第二金属层M2的版图，以虚线框中一个完整的SRAM器件为例，原本具有3.5个铜连接孔Via1，但由于SRAM器件的传输门晶体管(Pass Gate)多晶硅栅极与衬底不导通，其上的接触孔在电子束缺陷扫描得到的影像特征图中始终为暗，如图2b中的A处，因此无法得知是否发生刻蚀不足。此外，在铜填充平坦化之后中间部分的通孔被铜线连接起来，如图2b中的B区域，因此最终能够检测到通孔刻蚀不足缺陷的铜接触孔数量非常少。
因此，上述两种通孔刻蚀不足的检测方法均存在很大不足，很难为在线工艺窗口优化提供有效参考。
发明内容
本发明的主要目的旨在针对现有技术中存在的上述缺陷，提供一种具有高缺陷检测抓取率的通孔刻蚀不足的检测方法。
为达成上述目的，本发明提供一种通孔刻蚀不足的检测方法，包括以下步骤：
S1：在半导体衬底上建立多个测试模块，每一所述测试模块模拟SRAM器件结构，其包括两个模拟传输门晶体管，两个模拟上拉晶体管和两个模拟下拉晶体管，其中所述模拟传输门晶体管、模拟上拉晶体管和模拟下拉晶体管均为在N阱中的PMOS器件且所述模拟传输门晶体管的有源区上未形成栅极；
S2：在每一所述测试模块上形成多个接触孔并填充金属，所述接触孔至少连接所述模拟传输门晶体管的有源区中对应于栅极的位置；
S3：在各所述接触孔上形成金属互连线以及导电通孔；以及
S4：通过电子束缺陷扫描仪在正电势条件下扫描所述测试模块并根据扫描得到的影像特征图检测所述测试模块的通孔刻蚀不足缺陷。
优选地，步骤S3进一步包括：
S31：在各所述接触孔上依次形成第一金属层、第一层间介质层、第二层间介质层及硬掩膜层；
S32：光刻刻蚀所述硬掩膜层及部分所述第二层间介质层以对应于所述测试模块的通孔区域形成多个开口；
S33：在所述开口中填充抗反射材料以形成一平坦表面；
S34：光刻刻蚀所述抗反射材料、所述第一层间介质层和部分所述第二层间介质层，以在每一所述开口下方形成一个通孔，所述通孔的关键尺寸小于所述开口；
S35：以所述硬掩膜层为刻蚀掩膜继续刻蚀至所述通孔底部连接所述第一金属层；以及
S36：在所述开口及通孔中填充金属并平坦化。
优选地，步骤S32进一步包括：在所述硬掩膜层上依次形成硅氧化物和抗反射层，所述抗反射层的材料与所述抗反射材料相同；在所述抗反射层上涂覆第一光刻胶层，通过曝光显影在所述第一光刻胶层中定义开口图形；利用所述第一光刻胶层作为硬掩膜蚀刻光罩刻蚀所述硬掩膜层及部分所述第二层间介质层以形成多个所述开口；以及去除所述第一光刻胶层。
优选地，步骤S34进一步包括：在所述抗反射层上涂覆第二光刻胶层，通过曝光显影在所述第二光刻胶层对应所述抗反射材料位置中定义通孔图形，所述通孔图形的关键尺寸小于所述开口图形；利用所述第二光刻胶层作为通孔蚀刻光罩刻蚀所述抗反射材料、第二层间介质层及部分第一层间介质层以在每一所述开口下方形成一个所述通孔；以及去除所述第二光刻胶层、硅氧化物及抗反射层。
优选地，所述开口的中心与所述通孔的中心重合。
优选地，所述接触孔包括有源区接触孔、栅极接触孔和栅源共享接触孔，其中所述模拟传输门晶体管的栅极接触孔连接至其有源区上的多晶硅栅极区域。
优选地，步骤S1包括：
步骤S11：设计各所述测试模块的版图，其中每一所述测试模块的版图包括被隔离区隔离的多个阱区，所述模拟上拉晶体管和模拟下拉晶体管的阱区中包括有源区和穿过所述有源区的栅区，所述模拟传输门晶体管的阱区中仅包括有源区；
步骤S12：对各所述阱区进行N型离子注入，以形成N阱；
步骤S13：在各所述栅区上形成PMOS晶体管的栅结构；以及
步骤S14：对各所述有源区进行P型离子注入，以形成所述N阱中的PMOS器件。
优选地，所述电子束缺陷扫描仪采用的着陆能量为500～1300eV，采用的电流为20～110nA。
优选地，所述电子束缺陷扫描仪采用的像素为10nm-60nm。
本发明所提出的通孔刻蚀不足的检测方法，通过将原本不导通的传输门晶体管的栅极接触孔设计为与衬底导通，增加了铜平坦化后能够用于电子束缺陷扫描的通孔数量，提高了缺陷检测的抓取率。进一步的，本发明更通过以具有关键尺寸比通孔尺寸更大的开口图形的硬掩膜层作为刻蚀掩膜同时刻蚀出通孔和金属连线图形，使得铜填充以及平坦化后在各个通孔上的金属连线均互不连通，由此每个通孔的刻蚀不足都可以被检测到，进一步提升了监控灵敏度，为制程窗口的优化提供了数据参考，并为半导体在线制造与良率提升提供保障。
附图说明
图1为限于技术中通孔刻蚀不足缺陷的示意图；
图2a为现有技术中SRAM器件的版图；
图2b为现有技术中电子束扫描仪扫描SRAM器件得到的影像特征图；
图3为本发明一实施例的通孔刻蚀不足的检测方法的流程图；
图4为本发明一实施例的测试模块的示意图；
图5a～5g为本发明一实施例形成导电通孔和金属互连线的各步骤的示意图；
图6a和图6b为现有技术的SRAM结构与本发明的测试模块在电子束缺陷扫描仪正电势条件下的影像特征图的示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
实施例1
图3为本实施例提供的通孔刻蚀不足的检测方法的流程示意图。如图3所示，检测方法包括步骤：
步骤S1：在半导体衬底上建立多个测试模块，每个测试模块模拟SRAM器件结构，其中测试模块中的晶体管均为N阱中的PMOS器件且模拟传输门晶体管的有源区上未形成栅极。
具体的，由于每个测试模块模拟一个SRAM器件结构，因此每个测试模块包括2个模拟传输门晶体管，两个上拉晶体管和两个下拉晶体管，与SRAM器件结构不同的是，测试模块中的这些晶体管均为N阱中的PMOS器件。此外本发明的另一不同点在于模拟传输门晶体管仅具有有源区，而未在有源区上形成栅极。
这种测试模块的形成方法具体如下：
首先，设计各测试模块的版图，每一个测试模块的版图包括被隔离区隔离的多个阱区，模拟上拉晶体管和模拟下拉晶体管的阱区中包括有源区和穿过有源区的栅区，而模拟传输门晶体管的阱区中仅包括有源区。接着，进行阱区N型离子注入以形成N阱，各栅区上形成栅极多晶硅栅，以及有源区P型离子注入的步骤，从而形成包括传输门晶体管、上拉晶体管和下拉晶体管的多个N阱PMOS器件。其中测试模块较佳的是建立在晶圆的切割道上，不占用晶圆上有效芯片单元的位置，不会造成浪费。在后续的工艺对晶圆进行切割时，测试结构即被销毁。
步骤S2：在每一个测试模块上形成多个接触孔并填充金属，其中接触孔至少连接模拟传输门晶体管的有源区中对应于栅极的位置。
该步骤中，可以先在测试模块上涂覆一层介质层，然后经光刻和刻蚀，在介质层中垂直形成接触孔，之后在接触孔中填充金属如钨，采用CMP工艺去除介质层上表面的金属。需要注意的是，接触孔至少位于模拟传输门晶体管的有源区中对应于栅极的位置。这是因为，通常接触孔包括位于有源区的源漏上的有源区接触孔、位于栅极上的栅极接触孔以及同时位于栅极和有源区上的栅源共享接触孔，而对于SRAM器件来说，一般栅极接触孔是位于传输门晶体管的栅极上，因此即使将传输门晶体管设计为PMOS器件，由于多晶硅栅始终不与衬底导通，其栅极接触孔上方形成的通孔在填充金属及CMP后电子束缺陷扫描仪正电势扫描下的影像特征图形仍然始终是暗的，也就无法确实检测出通孔刻蚀是否发生刻蚀不足的缺陷。而本发明中，将传输门晶体管的栅极省略，使原本的栅极接触孔直接连接到有源区对应于栅极的位置，从而接触孔能够与衬底导通，那么在后续电子束扫描时就能够检测出传输门晶体管栅极处通孔刻蚀不足缺陷的发生。而测试模块其他接触孔的形成位置与现有技术中SRAM器件接触孔的形成位置相同。
步骤S3：在各接触孔上形成金属互连线以及导电通孔。
本步骤中，可采用常规工艺在接触孔上形成金属互连线以及与金属互连线配套的导电通孔，具体的在接触孔上依次形成第一金属互连线M1，第一通孔Via1以及第二金属互连线。本实施例中，第二金属互连线为顶层金属连线。
步骤S4：通过电子束缺陷扫描仪在正电势条件下扫描测试模块并根据扫描得到的影像特征图检测测试模块的通孔刻蚀不足缺陷。
该步骤中，使电子束缺陷扫描仪在正电势条件下扫描，这是因为对于PMOS管来说，当电子束缺陷扫描仪工作在负电势条件时，PMOS管不导通，其表面电荷要多于溢出的电荷，导致不论是正常情况下还是刻蚀不足情况下导电通孔的影像特征图形都是亮的，无法对刻蚀不足进行识别。当电子束缺陷扫描仪工作在正电势情况下，正常情况下导电通孔的影像特征图形是亮的，但若发生刻蚀不足造成导电通孔不与下层接触孔导通，则导电通孔的特征影响图形为暗，也就能够清晰地分辨出是否发生刻蚀不足的缺陷。此外，由于测试模块的所有的晶体管都是P型，通过电子束缺陷扫描仪在正电势条件下就可以很快速清楚地检测到是否发生刻蚀缺陷，而不会因晶体管类型不同导致影像特征图形的混淆。
较佳的，电子束缺陷扫描仪在正电势条件下工作时正电势着陆能量为500～1300eV，采用的电流为20～110nA，采用的像素为10～60nm。
由以上可知，通过将模拟SRAM器件的测试模块中的晶体管全部制造为PMOS管，同时将模拟传输门晶体管的栅极去除而直接将栅极接触孔连接在有源区上，可增加可检测的通孔的数量，有利于提高刻蚀不足缺陷的抓取率。
实施例2
虽然上述实施例可以增加检测与模拟传输门晶体管的栅极接触孔导通的通孔(图2b中的A处)的刻蚀情况，但对于被相同金属互连线连接的多个通孔来说，如图2b中的B区域，如果其中某些通孔存在刻蚀不足则仍然无法检测到。因此，为进一步增加可检测通孔的数量，本实施例对通孔及金属互连线的形成方法加以改进。
请参考图5a至图5g，其所示为本实施例的导电通孔和金属互连线形成方法各步骤的示意图。本实施例中，建立测试模块、在每个测试模块上形成多个接触孔并填充金属的步骤与第一实施例相同，在此不作赘述。
请参考图5a和图5b，在形成接触孔、填充金属并平坦化后，沉积一介质层并在该介质层中形成与接触孔电连接的第一金属互连线501。之后，在第一金属互连线501上依次形成阻挡层502，第一层间介质层503，第二层间介质层504，硬掩膜层505。光刻刻蚀硬掩膜层505及部分的第二层间介质层504以形成多个开口，这些开口的位置对应于测试模块将要形成通孔的区域。
其中，在形成硬掩膜层后，还可沉积硅氧化物506和抗反射层507。光刻刻蚀硬掩膜层505和部分第二层间介质层504的步骤包括在抗反射层507上涂覆第一光刻胶层508，通过曝光显影在第一光刻胶层508中定义开口图形509，然后利用图形化的第一光刻胶层作为硬掩膜蚀刻光罩刻蚀抗反射层507、硅氧化物506、硬掩膜层505及部分第二层间介质层504。刻蚀步骤停止于第二层间介质中，形成多个开口。如图所示，这些开口的关键尺寸为CD1。
请参考图5c，然后去除第一光刻胶层，并在开口中填充抗反射材料，以形成平坦的表面。其中，抗反射材料可与抗反射层的材料相同，由此形成一层填充开口且表面平滑的抗反射层507。
接下来，光刻刻蚀抗反射材料、第一层间介质层和部分的第二层间介质层，以在每一个开口下方形成一个通孔，且通孔的关键尺寸要小于开口的关键尺寸。
具体来说，接着请参考图5d，首先在抗反射层507上涂覆第二光刻胶层510，通过曝光显影在第二光刻胶层510中定义通孔图形511，如图所示通孔图形的关键尺寸为CD2，CD2要小于开口的关键尺寸CD1。请参考图5e，然后利用图形化的第二光刻胶层510作为通孔蚀刻光罩刻蚀抗反射材料、第二层间介质层504和部分的第一层间介质层503。刻蚀步骤停止于第一层间介质层503中，形成多个关键尺寸为CD2的通孔。之后去除所述第二光刻胶层和抗反射层以及填充在开口中的抗反射材料。较佳的，通孔图形511的中心与开口图形的中心相重合。
接下来，以硬掩膜层505为刻蚀掩膜继续刻蚀至通孔底部连接第一金属层。
如图5f所示，掩膜层505中具有关键尺寸为CD1的开口图形，以该掩膜层为刻蚀掩膜继续刻蚀，开口和通孔的深度进一步增加，直至将阻挡层刻穿使通孔底部到达第一金属互连线501。本步骤中，需对相应步骤调整OPC(Optical Proximity Correction，光学修正)。
最后，如图5g所示，在全部蚀刻完成后，在最终形成的开口和通孔中填充金属并平坦化，至此形成导电通孔512和第二金属互连线513。
由以上可知，本实施例通过两次光刻刻蚀，形成包括关键尺寸较大的开口(用于形成第二金属互连线)和其下方关键尺寸较小的通孔(用于形成导电通孔)的台阶状刻蚀孔，再以第一次光刻刻蚀后的硬掩膜为刻蚀掩膜继续刻蚀增加开口和通孔的深度，最终在金属填充以及平坦化后可使每个导电通孔能够由其上方的第二金属互连线独立引出，避免了第二金属互连线将多个导电通孔连接起来。由此，在最终得到的特征影像图中，能够清晰地看到每个导电通孔的明暗变化，进而判断是否发生刻蚀不足。
请参照图6a和图6b所示，现有技术中不论是否未发生刻蚀不足A、B处的导电通孔的特征影像图都是暗的，刻蚀不足的缺陷难以从特征影像图中发现，但利用本发明的检测方法，在图中A、B处的通孔刻蚀不足能够通过特征影像图快速找到，既避免了在刻蚀后检测中法拉第杯的影响，同时克服了在金属平坦化后检测通孔数量的限制，最终提高了缺陷检测的抓取率。这为制程窗口优化提供数据参考，为半导体在线制造与良率提升提供保障。
虽然本发明已以较佳实施例揭示如上，然所述诸多实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。

Claims (9)

1.一种通孔刻蚀不足的检测方法，其特征在于，包括以下步骤：
S1：在半导体衬底上建立多个测试模块，每一所述测试模块模拟SRAM器件结构，其包括两个模拟传输门晶体管，两个模拟上拉晶体管和两个模拟下拉晶体管，其中所述模拟传输门晶体管、模拟上拉晶体管和模拟下拉晶体管均为在N阱中的PMOS器件且所述模拟传输门晶体管的有源区上未形成栅极；
S2：在每一所述测试模块上形成多个接触孔并填充金属，所述接触孔至少连接所述模拟传输门晶体管的有源区中对应于栅极的位置；
S3：在各所述接触孔上形成金属互连线以及导电通孔；以及
S4：通过电子束缺陷扫描仪在正电势条件下扫描所述测试模块并根据扫描得到的影像特征图检测所述测试模块的通孔刻蚀不足缺陷。
2.根据权利要求1所述的通孔刻蚀不足的检测方法，其特征在于，步骤S3进一步包括：
S31：在各所述接触孔上依次形成第一金属层、第一层间介质层、第二层间介质层及硬掩膜层；
S32：光刻刻蚀所述硬掩膜层及部分所述第二层间介质层以对应于所述测试模块的通孔区域形成多个开口；
S33：在所述开口中填充抗反射材料以形成一平坦表面；
S34：光刻刻蚀所述抗反射材料、所述第一层间介质层和部分所述第二层间介质层，以在每一所述开口下方形成一个通孔，所述通孔的关键尺寸小于所述开口；
S35：以所述硬掩膜层为刻蚀掩膜继续刻蚀至所述通孔底部连接所述第一金属层；以及
S36：在所述开口及通孔中填充金属并平坦化。
3.根据权利要求2所述的通孔刻蚀不足的检测方法，其特征在于，步骤S32进一步包括：
在所述硬掩膜层上依次形成硅氧化物和抗反射层，所述抗反射层的材料与步骤S33中填充于所述开口的所述抗反射材料相同；
在所述抗反射层上涂覆第一光刻胶层，通过曝光显影在所述第一光刻胶层中定义开口图形；
利用所述第一光刻胶层作为硬掩膜蚀刻光罩刻蚀所述硬掩膜层及部分所述第二层间介质层以形成多个所述开口；以及
去除所述第一光刻胶层。
4.根据权利要求2所述的通孔刻蚀不足的检测方法，其特征在于，步骤S34进一步包括：
在所述抗反射层上涂覆第二光刻胶层，通过曝光显影在所述第二光刻胶层对应所述抗反射材料位置中定义通孔图形，所述通孔图形的关键尺寸小于所述开口图形；
利用所述第二光刻胶层作为通孔蚀刻光罩刻蚀所述抗反射材料、第二层间介质层及部分第一层间介质层以在每一所述开口下方形成一个所述通孔；以及
去除所述第二光刻胶层、硅氧化物及抗反射层。
5.根据权利要求2所述的通孔刻蚀不足的检测方法，其特征在于，所述开口的中心与所述通孔的中心重合。
6.根据权利要求1所述的通孔刻蚀不足的检测方法，其特征在于，所述接触孔包括有源区接触孔、栅极接触孔和栅源共享接触孔，其中所述模拟传输门晶体管的栅极接触孔连接至其有源区上的多晶硅栅极区域。
7.根据权利要求1所述的通孔刻蚀不足的检测方法，其特征在于，步骤S1包括：
步骤S11：设计各所述测试模块的版图，其中每一所述测试模块的版图包括被隔离区隔离的多个阱区，所述模拟上拉晶体管和模拟下拉晶体管的阱区中包括有源区和穿过所述有源区的栅区，所述模拟传输门晶体管的阱区中仅包括有源区；
步骤S12：对各所述阱区进行N型离子注入，以形成N阱；
步骤S13：在各所述栅区上形成PMOS晶体管的栅极；以及
步骤S14：对各所述有源区进行P型离子注入，以形成所述N阱中的PMOS器件。
8.根据权利要求1所述的通孔刻蚀不足的检测方法，其特征在于，所述电子束缺陷扫描仪采用的着陆能量为500～1300eV，采用的电流为20～110nA。
9.根据权利要求1所述的通孔刻蚀不足的检测方法，其特征在于，所述电子束缺陷扫描仪采用的像素为10～60nm。
CN201410357129.8A 2014-07-25 2014-07-25 一种通孔刻蚀不足的检测方法 Active CN104091769B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410357129.8A CN104091769B (zh) 2014-07-25 2014-07-25 一种通孔刻蚀不足的检测方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410357129.8A CN104091769B (zh) 2014-07-25 2014-07-25 一种通孔刻蚀不足的检测方法

Publications (2)

Publication Number Publication Date
CN104091769A CN104091769A (zh) 2014-10-08
CN104091769B true CN104091769B (zh) 2017-03-01

Family

ID=51639474

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410357129.8A Active CN104091769B (zh) 2014-07-25 2014-07-25 一种通孔刻蚀不足的检测方法

Country Status (1)

Country Link
CN (1) CN104091769B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206354A (zh) * 2016-08-30 2016-12-07 上海华力微电子有限公司 检测首层金属刻蚀不足缺陷的方法
CN107507787B (zh) * 2017-08-31 2021-02-12 长江存储科技有限责任公司 一种沟道孔的检测方法
CN109935527B (zh) * 2017-12-15 2022-11-04 长鑫存储技术有限公司 接触孔检测方法
CN110852029B (zh) * 2018-07-27 2023-11-17 熠芯(珠海)微电子研究院有限公司 半导体芯片及其版图设计方法、装置
CN112017983A (zh) * 2020-07-28 2020-12-01 中国科学院微电子研究所 一种接触孔的检测方法及半导体产品的处理方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1992254A (zh) * 2005-12-26 2007-07-04 中芯国际集成电路制造(上海)有限公司 改进的半导体晶片结构及其制造方法
TW200949971A (en) * 2007-04-25 2009-12-01 Hermes Microvision Inc Structure and method for determining a defect in integrated circuit manufacturing process
CN102194794A (zh) * 2010-03-05 2011-09-21 中芯国际集成电路制造(上海)有限公司 等离子体损伤检测结构、其检测方法及其形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6670717B2 (en) * 2001-10-15 2003-12-30 International Business Machines Corporation Structure and method for charge sensitive electrical devices
KR20060119189A (ko) * 2005-05-18 2006-11-24 주식회사 하이닉스반도체 반도체 소자의 검사 방법
JP5549094B2 (ja) * 2009-03-30 2014-07-16 富士通セミコンダクター株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1992254A (zh) * 2005-12-26 2007-07-04 中芯国际集成电路制造(上海)有限公司 改进的半导体晶片结构及其制造方法
TW200949971A (en) * 2007-04-25 2009-12-01 Hermes Microvision Inc Structure and method for determining a defect in integrated circuit manufacturing process
CN102194794A (zh) * 2010-03-05 2011-09-21 中芯国际集成电路制造(上海)有限公司 等离子体损伤检测结构、其检测方法及其形成方法

Also Published As

Publication number Publication date
CN104091769A (zh) 2014-10-08

Similar Documents

Publication Publication Date Title
CN104091769B (zh) 一种通孔刻蚀不足的检测方法
US7456636B2 (en) Test structures and method of defect detection using voltage contrast inspection
CN104143519B (zh) 一种产品通孔刻蚀缺陷的检测方法
CN100499111C (zh) Mos电容测试结构及失效点定位方法
CN104078379B (zh) 一种通孔刻蚀不足的检测方法
US20090017564A1 (en) Method to detect and predict metal silicide defects in a microelectronic device during the manufacture of an integrated circuit
US10274537B2 (en) Test device for defect inspection
JP2007281136A (ja) 半導体基板および基板検査方法
US9915628B2 (en) Circuit tracing using a focused ion beam
KR20160081423A (ko) 결함 검출 방법 및 결함 검출 시스템
JP4695909B2 (ja) 半導体集積回路装置の製造方法
JP4675697B2 (ja) マスクパターン検査方法、露光条件検証方法、および半導体装置の製造方法
US6258437B1 (en) Test structure and methodology for characterizing etching in an integrated circuit fabrication process
US6727501B1 (en) Method for detecting over-etch defects
US20070196935A1 (en) Prediction of ESL/ILD remaining thickness
CN107579014A (zh) 一种多晶硅上接触孔高阻值缺陷检测方法
CN109712904A (zh) 半导体器件接触孔开路检测结构及开路检测方法
Daino et al. Line end voids defectivity improvement on 64 pitch Cu wire interconnects of 14 nm technology
CN104157590B (zh) 电子束缺陷扫描装置及方法
CN107507786B (zh) 一种多晶硅上接触孔粘结层异常缺陷检测方法
US20070197020A1 (en) Inline method to detect and evaluate early failure rates of interconnects
KR100771378B1 (ko) 반도체 소자 및 그 제조 방법
CN110854092A (zh) 共享接触孔及其刻蚀缺陷检测方法
CN110879344A (zh) 共享接触孔及其刻蚀缺陷检测方法
US7132354B2 (en) Inspection methods for a semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant