JP2006227733A - レイアウト装置、レイアウト方法及びレイアウトプログラム - Google Patents
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Abstract
【解決手段】 電源配線の最適化後(S107)に信号配線のレイアウトを行い(S109)、該信号配線が収束しない場合には(S110/No)、電源配線の修正及び信号配線の再レイアウトを行う(S112、S113)。また、レイアウト処理の最後に、LSI上のデザインルール上余裕のある箇所に電源配線を追加し電源補強を行う(S111)。
【選択図】 図2
Description
d:配線厚さ
L:配線長さ
ρ:比抵抗
4、5、6 ビアホール
20 CPU
27 電源配線レイアウト部
29 信号配線レイアウト部
30 配線収束度判断部
Claims (12)
- IC上の各素子の位置関係を定めるデザインルールに基づいてレイアウトを行うレイアウト装置であって、
パタン上に素子のレイアウトを行う素子配置手段と、
前記パタン上に電源配線のレイアウトを行う電源配線配置手段と、
前記パタン上に信号配線のレイアウトを行う信号配線配置手段と、
前記パタンに配置された前記電源配線及び前記信号配線が、前記デザインルールを満たすか否かの判断を行う判断手段と、を有し、
前記判断手段において前記デザインルールを満たすと判断された場合には、
前記電源配線配置手段は、前記パタンの前記電源配線を補強し、
前記判断手段において前記デザインルールを満たさないと判断された場合には、
前記電源配線配置手段は、前記電源配線のうち前記デザインルールを満たさない箇所の修正処理を行い、
前記信号配線配置手段は、前記修正処理のなされた前記パタンに前記信号配線を再レイアウトすることを特徴とするレイアウト装置。 - 前記判断手段は、前記信号配線手段により再レイアウトされた前記パタンに配置された前記電源配線及び前記信号配線が、前記デザインルールを満たすか否かの判断を行うことを特徴とする請求項1記載のレイアウト装置。
- 前記電源配線配置手段による前記修正処理は、前記デザインルールを満たさない前記電源配線の移動処理であることを特徴とする請求項1または2に記載のレイアウト装置。
- 前記電源配線配置手段による前記修正処理は、前記デザインルールを満たさない前記電源配線の削除処理であることを特徴とする請求項1から3のいずれか1項に記載のレイアウト装置。
- 前記電源配線配置手段による前記修正処理は、前記デザインルールを満たさない前記電源配線の変形処理であることを特徴とする請求項1から4のいずれか1項に記載のレイアウト装置。
- 前記レイアウト装置のレイアウト対象はLSIであることを特徴とする請求項1から5のいずれか1項に記載のレイアウト装置。
- IC上の各素子の位置関係を定めるデザインルールに基づいてレイアウトを行うレイアウト方法であって、
パタン上に素子のレイアウトを行う第1の工程と、
前記パタン上に電源配線のレイアウトを行う第2の工程と、
前記パタン上に信号配線のレイアウトを行う第3の工程と、
前記パタンに配置された前記電源配線及び前記信号配線が前記デザインルールを満たすか否かの判断を行う第4の工程と、
前記第4の工程において前記デザインルールを満たすと判断された場合に、前記パタンの前記電源配線を補強する第5の工程と、
前記第4の工程において前記デザインルールを満たさないと判断された場合に、前記電源配線のうち前記デザインルールを満たさない箇所の修正処理を行う第6の工程と、
前記修正処理のなされた前記パタンに前記信号配線を再レイアウトする第7の工程と、を有することを特徴とするレイアウト方法。 - 前記信号配線の再レイアウトされた前記パタンの前記電源配線及び前記信号配線が前記デザインルールを満たすか否かの判断を行う第8の工程と、
前記第8の工程において前記デザインルールを満たすと判断された場合に、前記パタンの前記電源配線を補強する第9の工程と、
前記第8の工程において前記デザインルールを満たさないと判断された場合に、前記電源配線のうち前記デザインルールを満たさない箇所の修正処理を行う第10の工程と、
前記修正処理のなされた前記パタンに前記信号配線を再レイアウトする第11の工程と、を有することを特徴とする請求項7記載のレイアウト方法。 - 前記第6の工程の前記修正処理は、前記デザインルールを満たさない箇所の移動処理、削除処理、変形処理、のいずれかの処理であることを特徴とする請求項7または8に記載のレイアウト方法。
- IC上の各素子の位置関係を定めるデザインルールに基づいてレイアウトを行うレイアウトプログラムであって、
パタン上に素子のレイアウトを行う第1の処理と、
前記パタン上に電源配線のレイアウトを行う第2の処理と、
前記パタン上に信号配線のレイアウトを行う第3の処理と、
前記パタンに配置された前記電源配線及び前記信号配線が前記デザインルールを満たすか否かの判断を行う第4の処理と、
前記第4の処理において前記デザインルールを満たすと判断された場合に、前記パタンの前記電源配線を補強する第5の処理と、
前記第4の処理において前記デザインルールを満たさないと判断された場合に、前記電源配線のうち前記デザインルールを満たさない箇所の修正を行う第6の処理と、
前記修正のなされた前記パタンに前記信号配線を再レイアウトする第7の処理と、をコンピュータに実行させるレイアウトプログラム。 - 前記信号配線の再レイアウトされた前記パタンの前記電源配線及び前記信号配線が前記デザインルールを満たすか否かの判断を行う第8の処理と、
前記第8の処理において前記デザインルールを満たすと判断された場合に、前記パタンの前記電源配線を補強する第9の処理と、
前記第8の処理において前記デザインルールを満たさないと判断された場合に、前記電源配線のうち前記デザインルールを満たさない箇所の修正を行う第10の処理と、
前記修正のなされた前記パタンに前記信号配線を再レイアウトする第11の処理と、をコンピュータに実行させる請求項10記載のレイアウトプログラム。 - 前記第6の処理の前記修正は、前記デザインルールを満たさない箇所の移動処理、削除処理、変形処理、のいずれかの処理であることを特徴とする請求項10または11に記載のレイアウトプログラム。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012142434A (ja) * | 2010-12-28 | 2012-07-26 | Toshiba Corp | 半導体集積回路の配線方法、半導体回路配線装置および半導体集積回路 |
US9026975B2 (en) | 2012-06-27 | 2015-05-05 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit, method of designing the same, and method of fabricating the same |
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JP2000011011A (ja) * | 1998-06-19 | 2000-01-14 | Hitachi Ltd | 半導体集積回路の電源配線方法 |
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2005
- 2005-02-15 JP JP2005037995A patent/JP4541918B2/ja not_active Expired - Fee Related
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