TW201638945A - 記憶裝置及其控制方法 - Google Patents

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藤原英弘
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陳炎輝
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Abstract

本發明提供一種記憶裝置，此記憶裝置包括第一反相器、與第一反相器交叉耦合之第二反相器、存取單元，及開關單元。存取單元用以根據第一字元線及第二字元線提供之信號將第一反相器之輸出端放電且對第二反相器之輸出端進行充電。開關單元用以根據第一字元線提供之信號以斷開電源與第一反相器及第二反相器之連接。

Description

記憶裝置
本發明係有關於一種資訊儲存技術，且特別是有關於一種記憶裝置。
靜態隨機存取記憶體(Static random access memory,SRAM)為一種使用可用以儲存每一位元之雙穩態閂鎖電路的記憶體。專有名詞「靜態」隨機存取記憶體不同於「動態」隨機存取記憶體(random access memory,DRAM)，後者必須週期性地進行更新。靜態隨機存取記憶體存在資料剩磁現象，但此記憶體在習知意義上仍屬於可揮發性記憶體，因為資料在記憶體斷電後終將消失。
然而，歸因於靜態隨機存取記憶體的電晶體間的容量差異，靜態隨機存取記憶體之寫入操作可能因此失效。另一方面，歸因於在靜態隨機存取記憶體的電晶體間產生的偏壓，從而使靜態隨機存取記憶體中的記憶單元其中之一錯誤反轉，靜態隨機存取記憶體之讀取操作可能因此失效。
由此可見，上述現有的方式，顯然仍存在不便與缺陷，而有待改進。為了解決上述問題，相關領域莫不費盡心思來謀求解決之道，但長久以來仍未發展出適當的解決方案。
發明內容旨在提供本揭示內容的簡化摘要，以使閱讀者對本揭示內容具備基本的理解。此發明內容並非本揭示內容的完整概述，且其用意並非在指出本發明實施例的重要/關鍵元件或界定本發明的範圍。
本發明內容之一目的是在提供一種記憶裝置，藉以改善先前技術的問題。
為達上述目的，本發明內容之一技術態樣係關於一種記憶裝置，此記憶裝置包括第一反相器、與第一反相器交叉耦合之第二反相器、存取單元，及開關單元。存取單元用以根據第一字元線及第二字元線提供之信號將第一反相器之輸出端放電且對第二反相器之輸出端進行充電。開關單元用以根據第一字元線提供之信號以斷開電源與第一反相器及第二反相器之連接。
為達上述目的，本發明內容之另一技術態樣係關於一種記憶裝置，此記憶裝置包含第一反相器、第二反相器、第一電晶體、第二電晶體、第一開關單元、第二開關單元及第三開關單元。第二反相器與第一反相器交叉耦合。第一電晶體耦接至第一位元線。第二電晶體耦接至第二位元線。第一開關單元用以響應於透過第一電晶體由第一位元線提供之信號將第一反相器之輸出端放電，及響應於透過第二電晶體的第二位元線提供之信號以對第二反相器之輸出端進行充電。第二開關單元用以根據複數條資料線提供之信號以斷開電源與第一反相器及第二反相器之連接。第三開關單 元用以根據第一反相器之輸出端提供之信號連接第二電晶體至參考電壓。
為達上述目的，本發明內容之又一技術態樣係關於一種方法，此方法包含以下步驟：在寫入操作期間，根據第一字元線提供之信號將記憶裝置中之第一反相器之輸出端放電，且根據第二字元線提供之信號以對記憶裝置中之第二反相器之輸出端進行充電，其中第二反相器與第一反相器交叉耦合；以及在寫入操作期間，根據第一字元線提供之信號以斷開電源與第一反相器及第二反相器之連接。
因此，根據本發明之技術內容，本發明實施例藉由提供一種記憶裝置及方法，藉以改善靜態隨機存取記憶體之寫入及讀取操作可能失效的問題。
在參閱下文實施方式後，本發明所屬技術領域中具有通常知識者當可輕易瞭解本發明之基本精神及其他發明目的，以及本發明所採用之技術手段與實施態樣。
100、100A‧‧‧SRAM
110‧‧‧存取單元
112‧‧‧CMOS傳輸閘極
112A‧‧‧輸入端
112B‧‧‧輸出端
112C‧‧‧控制端
112D‧‧‧控制端
114‧‧‧CMOS傳輸閘極
114A‧‧‧輸入端
114B‧‧‧輸出端
114C‧‧‧控制端
114D‧‧‧控制端
120‧‧‧開關單元
130‧‧‧讀取單元
200‧‧‧方法
210~240‧‧‧操作
400‧‧‧方法
410~450‧‧‧操作
500、500A、500B‧‧‧SRAM
510~530‧‧‧開關單元
600‧‧‧方法
610~630‧‧‧操作
800‧‧‧方法
810~840‧‧‧操作
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖係依照本發明一實施例繪示一種靜態隨機存取記憶體(SRAM)之示意圖。
第2圖係依照本發明另一實施例繪示一種用於控制如第1圖所示之SRAM之方法的流程圖。
第3圖係依照本發明再一實施例繪示一種如第1圖所示之SRAM的示意圖。
第4圖係依照本發明又一實施例繪示一種用於控制如第3圖所示之SRAM之方法的流程圖。
第5圖係依照本發明另一實施例繪示一種SRAM之示意圖。
第6圖係依照本發明再一實施例繪示一種用於控制如第5圖所示之SRAM之方法的流程圖。
第7圖係依照本發明又一實施例繪示一種如第5圖所示之SRAM的示意圖。
第8圖係依照本發明另一實施例繪示一種用於控制如第7圖所示之SRAM之方法的流程圖。
第9圖係依照本發明再一實施例繪示一種如第5圖所示之SRAM的示意圖。
根據慣常的作業方式，圖中各種特徵與元件並未依比例繪製，其繪製方式是為了以最佳的方式呈現與本發明相關的具體特徵與元件。此外，在不同圖式間，以相同或相似的元件符號來指稱相似的元件/部件。
為了使本揭示內容的敘述更加詳盡與完備，下文針對了本發明的實施態樣與具體實施例提出了說明性的描述；但這並非實施或運用本發明具體實施例的唯一形式。實施方式中涵蓋了多個具體實施例的特徵以及用以建構與操作這些具體實施例的方法步驟與其順序。然而，亦可利用其他具體實施例來達成相同或均等的功能與步驟順序。
除非本說明書另有定義，此處所用的科學與技術詞彙之含義與本發明所屬技術領域中具有通常知識者所理解 與慣用的意義相同。此外，在不和上下文衝突的情形下，本說明書所用的單數名詞涵蓋該名詞的複數型；而所用的複數名詞時亦涵蓋該名詞的單數型。
另外，關於本文中所使用之「耦接」，可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。
第1圖係依照本發明一實施例繪示一種靜態隨機存取記憶體(SRAM)之示意圖。
如第1圖所示，SRAM 100包括互補金屬氧化物半導體(complementary metal oxide semiconductor,CMOS)反相器C1、CMOS反相器C2、存取單元110，及開關單元120。CMOS反相器C1包括P型金屬氧化物半導體(p-type metal oxide semiconductor,PMOS)電晶體P1及N型金屬氧化物半導體(N-type metal oxide semiconductor,NMOS)電晶體N1。PMOS電晶體P1及NMOS電晶體N1中之每一者包括第一端、第二端及控制端。PMOS電晶體P1之第二端與NMOS電晶體N1之第一端耦接於節點S1，此節點S1為CMOS反相器C1之輸出端。
此外，CMOS反相器C2包括PMOS電晶體P2及NMOS電晶體N2。PMOS電晶體P2及NMOS電晶體N2中之每一者包括第一端、第二端及控制端。PMOS電晶體P2之第二端與NMOS電晶體N2之第一端耦接於節點S2，此節點S2為CMOS反相器C2之輸出端。CMOS反相器C2與CMOS反相器C1交叉耦合。存取單元110耦接至字元線 WWL、字元線WWLB、節點S1及節點S2。開關單元120耦接至電源電壓VDD、字元線WWL、PMOS電晶體P1之第一端及PMOS電晶體P2之第一端。
在一些實施例中，SRAM 100更包括讀取單元130。讀取單元130耦接至字元線RWL、位元線RBL及CMOS反相器C1之輸出端。
第2圖係依照本發明另一實施例繪示一種用於控制如第1圖所示之SRAM之方法的流程圖。為說明起見，請參閱方法200以描述第1圖中SRAM 100之操作方式。
在操作210中，於寫入操作期間，存取單元110根據字元線WWL及字元線WWLB提供之信號將節點S1放電且對節點S2進行充電。在下文中，存取單元110對節點S2進行充電表示在節點S2處之電壓已成功透過存取單元110被上拉至位元線WBLB上之電壓(例如，電源電壓VDD)。如此一來，即可防止於寫入操作期間之寫入恢復故障(write recovery failure)。
在操作220中，於寫入操作期間，開關單元120根據字元線WWL提供之信號以斷開電源電壓VDD與PMOS電晶體P1之第一端及PMOS電晶體P2之第一端的連接。由於電源電壓VDD與PMOS電晶體P1之第一端及PMOS電晶體P2之第一端的連接已被斷開，因此電源電壓VDD不會透過PMOS電晶體P1影響節點S1。據此，開關單元120防止了寫入故障。
在操作230中，於讀取操作期間，開關單元120根據字元線WWL提供之信號將電源電壓VDD與PMOS電晶體P1之第一端及PMOS電晶體P2之第一端連接。
在操作240中，於讀取操作期間，讀取單元130用以根據字元線RWL及節點S1提供之信號將位元線RBL放電。在下文中，讀取單元130將位元線RBL放電表示位元線RBL之電壓已成功透過讀取單元130被下拉至接地端。由於讀取單元130作為獨立之讀取埠，因此讀取操作獨立地執行且不會受到SRAM 100之其他部分影響。據此，感測放大器(未圖示)偵測到位元線RBL提供之信號，以防止了讀取干擾問題(read disturbance issue)。
在其他實施方式中，在「0」寫入操作期間，存取單元110將節點S1放電；同時，開啟PMOS電晶體P1，且電源電壓VDD通過PMOS電晶體P1影響節點S1，此舉將導致寫入連接故障(write connection failure)。另一方面，若PMOS電晶體P2之特性較弱，節點S2無法成功被上拉至電源電壓VDD，此舉將導致寫入恢復故障。在讀取操作期間，存取單元110通過節點S1及NMOS電晶體N1將位元線WBL對接地端進行放電，且儲存於節點S1中之電壓上升至△V。儲存於節點S1中之電壓△V致使CMOS反相器C2錯誤反轉且產生讀取干擾問題。
相較於上文所述之實施方式，在節點S2之電壓如第2圖之實施方式所述成功透過存取單元110上拉至電源電壓VDD。如此一來，防止了在寫入操作期間之寫入恢復 故障。另一方面，如第2圖之實施方式所述，開關單元120在寫入操作期間斷開電源電壓VDD與PMOS電晶體P1之第一端的連接，。因此，電源電壓VDD不會透過PMOS電晶體P1影響節點S1。據此，開關單元120防止了寫入連接故障。另外，由於讀取單元130為獨立之讀取埠操作，因此防止了讀取干擾問題。
第3圖係依照本發明再一實施例繪示一種如第1圖所示之SRAM的示意圖。如第3圖所示，存取單元110包括CMOS傳輸閘極112及CMOS傳輸閘極114。CMOS傳輸閘極112包括輸入端112A、輸出端112B、控制端112C及控制端112D。輸入端112A耦接至位元線WBL，輸出端112B耦接至節點S1，控制端112C耦接至字元線WWL，且控制端112D耦接至字元線WWLB。CMOS傳輸閘極114包括輸入端114A、輸出端114B、控制端114C及控制端114D。輸入端114A耦接至節點S2，輸出端114B耦接至位元線WBLB，控制端114C耦接至字元線WWL，且控制端114D耦接至字元線WWLB。
在一些實施例中，開關單元120包括電晶體P5及電晶體P6。電晶體P5、P6中之每一者包括第一端、第二端及控制端。電晶體P5之第一端耦接至電源電壓VDD。電晶體P5之第二端耦接至PMOS電晶體P1之第一端。電晶體P5之控制端耦接至字元線WWL及存取單元110之CMOS傳輸閘極112。電晶體P6之第一端耦接至電源電壓VDD。電晶體P6之第二端耦接至PMOS電晶體P2之第一端。電晶體 P6之控制端耦接至字元線WWL及存取單元110之CMOS傳輸閘極114。
在一些實施例中，讀取單元130包括電晶體N5及電晶體N6。電晶體N5、N6中之每一者包括第一端、第二端及控制端。電晶體N5之第二端耦接至位元線RBL。電晶體N5之控制端耦接至字元線RWL。電晶體N6之第一端耦接至電晶體N5之第一端。電晶體N6之第二端耦接至接地端。電晶體N6之控制端耦接至節點S1。
在一些實施例中，PMOS電晶體P1之控制端耦接至NMOS電晶體N1之控制端。PMOS電晶體P2之控制端耦接至NMOS電晶體N2之控制端。節點S1耦接至PMOS電晶體P2及第二NMOS電晶體N2之控制端。節點S2耦接至PMOS電晶體P1及NMOS電晶體N1之控制端。
第4圖係依照本發明又一實施例繪示一種用於控制如第3圖所示之SRAM之方法的流程圖。為說明起見，請參閱方法400以描述第3圖中SRAM 100A之操作方式。
在操作410中，於寫入操作期間，CMOS傳輸閘極112被字元線WWL及字元線WWLB提供之信號控制，以響應於位元線WBL提供之信號將節點S1放電。在下文中，CMOS傳輸閘極112將節點S1放電表示節點S1之電壓已成功透過CMOS傳輸閘極112下拉至位元線WBL之電壓(例如，參考電壓)。在一些實施例中，字元線WWL及字元線WWLB提供之信號相反。
在操作420中，於寫入操作期間，CMOS傳輸閘極114被字元線WWL及字元線WWLB提供之信號控制，以響應於位元線WBLB提供之信號以對節點S2進行充電。在下文中，CMOS傳輸閘極114對節點S22進行充電表示節點S2之電壓已成功透過CMOS傳輸閘極114上拉至位元線WBLB之電壓(例如，電源電壓VDD)。由於節點S2係透過CMOS傳輸閘極114由位元線WBLB充電，因此儲存於節點S2中之電壓已成功上拉至電源電壓VDD，以防止寫入恢復故障。
在操作430中，於寫入操作期間，電晶體P5被字元線WWL提供之信號控制，以斷開電源電壓VDD與CMOS反相器C1之連接。由於電源電壓VDD與CMOS反相器C1之連接被斷開，因此，PMOS電晶體P1及CMOS傳輸閘極112之間的電流路徑亦斷開連接，以防止寫入連接故障。
在操作440中，於寫入操作期間，電晶體P6被字元線WWL提供之信號控制，以斷開電源電壓VDD與CMOS反相器C2之連接。
在操作450中，於讀取操作期間，電晶體N5係根據字元線RWL提供之信號而開啟，且電晶體N6係根據儲存於節點S1中之信號而開啟以將位元線RBL放電。電晶體N5、N6將位元線RBL放電表示位元線RBL之電壓已成功透過電晶體N5、N6下拉至接地端。由於包括電晶體N5、N6之讀取單元130為獨立之讀取埠，因此讀取操作可獨立地執 行且不會受到SRAM 100A之其他部分之影響。據此，可防止讀取操作期間之讀取干擾問題。
相較於上文所述之實施方式，在節點S2之電壓如第4圖之實施方式所述成功透過CMOS傳輸閘極114上拉至電源電壓VDD。如此一來，防止了寫入操作期間之寫入恢復故障。另一方面，如第4圖之實施方式所述，電晶體P5在寫入操作期間斷開電源電壓VDD與PMOS電晶體P1之第一端的連接。因此，電源電壓VDD不會透過PMOS電晶體P1影響節點S1。據此，電晶體P5防止了寫入連接故障。另外，由於包括電晶體N5、N6之讀取單元130為獨立之讀取埠，因此防止了讀取干擾問題。
第5圖係依照本發明另一實施例繪示一種SRAM之示意圖。如第5圖所示，SRAM 500包括CMOS反相器C1、CMOS反相器C2、電晶體N3、電晶體N4、開關單元510、開關單元520及開關單元530。CMOS反相器C1包括PMOS電晶體P1及NMOS電晶體N1。PMOS電晶體P1及NMOS電晶體N1中之每一者包括第一端、第二端及控制端。PMOS電晶體P1之第二端與NMOS電晶體N1之第一端耦接於節點S1，此節點S1為CMOS反相器C1之輸出端。CMOS反相器C2與CMOS反相器C1交叉耦合。
此外，CMOS反相器C2包括PMOS電晶體P2及NMOS電晶體N2。PMOS電晶體P2及NMOS電晶體N2中之每一者包括第一端、第二端及控制端。PMOS電晶體P2之第二端與NMOS電晶體N2之第一端耦接於節點S2，此節 點S2為CMOS反相器C2之輸出端。電晶體N3、N4中之每一者包括第一端、第二端及控制端。電晶體N3之第一端耦接至位元線BL。電晶體N3之控制端耦接至字元線WL。電晶體N4之第二端耦接至位元線BLB。電晶體N4之控制端耦接至字元線WL。
此外，開關單元510耦接至電晶體N3之第二端、電晶體N4之第一端、節點S1、節點S2及選擇線SEL。開關單元520耦接至電源電壓VDD、PMOS電晶體P1及PMOS電晶體P2之第一端及資料線D、DB。開關單元530耦接至電晶體N3之第二端、節點S1及節點S2。
第6圖係依照本發明再一實施例繪示一種用於控制如第5圖所示之SRAM之方法的流程圖。為說明起見，請參閱方法600以描述第5圖中SRAM 500之操作方式。
在操作610中，於寫入操作期間，開關單元510用以響應於透過電晶體N4由位元線BLB提供之信號將CMOS反相器C2之節點S2放電，且響應於透過電晶體N3由位元線BL提供之信號以對節點S1進行充電。在下文中，開關單元510對節點S1進行充電表示節點S1之電壓已成功透過開關單元510上拉至位元線BL之電壓(例如，電源電壓VDD)。如此一來，防止了寫入操作期間之寫入恢復故障。
在操作620中，於寫入操作期間，開關單元520用以根據由資料線D提供之信號以斷開電源電壓VDD與CMOS反相器C2之連接。由於電源電壓VDD與CMOS反相 器C2已斷開連接，因此電源電壓VDD不會透過PMOS電晶體P2影響節點S2。因此，開關單元520防止了寫入故障。
在操作630中，於讀取操作期間，開關單元530用以根據由節點S2提供之信號將電晶體N3連接至參考電壓(例如，接地)。
第7圖係依照本發明又一實施例繪示一種如第5圖所示之SRAM的示意圖。如第7圖所示，開關單元510包括電晶體N5及電晶體N6。電晶體N5、N6中之每一者包括第一端、第二端及控制端。電晶體N5之第一端耦接至電晶體N3之第二端。電晶體N5之第二端耦接至節點S1。電晶體N5之控制端耦接至選擇線SEL。電晶體N6之第一端耦接至節點S2。電晶體N6之第二端耦接至電晶體N4之第一端。電晶體N6之控制端耦接至選擇線SEL。
在一些實施例中，開關單元530包括電晶體N7及電晶體N8。電晶體N7、N8中之每一者包括第一端、第二端及控制端。電晶體N7之第一端耦接至電晶體N3之第二端。電晶體N7之第二端耦接至接地端。電晶體N7之控制端耦接至節點S2。電晶體N8之第一端耦接至電晶體N4之第一端。電晶體N8之第二端耦接至接地端。電晶體N8之控制端耦接至節點S1。
在一些實施例中，開關單元520包括電晶體P3及電晶體P4。電晶體P3、P4中之每一者包括第一端、第二端及控制端。電晶體P3、P4中之第一端耦接至電源電壓VDD。電晶體P3之第二端耦接至PMOS電晶體P1之第一 端。電晶體P3之控制端耦接至資料線DB。電晶體P4之第二端耦接至PMOS電晶體P2之第一端。電晶體P4之控制端耦接至第二資料線D。
在一些實施例中，開關單元520更包括作為等化器操作之電晶體P5。電晶體P5耦接至PMOS電晶體P1及PMOS電晶體P2之第一端。
第8圖係依照本發明另一實施例繪示一種用於控制如第7圖所示之SRAM之方法的流程圖。為說明起見，請參閱方法800以描述第7圖中SRAM 500A之操作方式。
在操作810中，於寫入週期期間，電晶體N6被選擇線SEL提供之信號控制，以將電晶體N4與節點S2連接，且響應於透過電晶體N4由位元線BLB提供之信號將節點S2放電。在下文中，電晶體N6將節點S2放電表示節點S2之電壓已成功透過電晶體N6下拉至接地端。
在操作820中，於寫入週期期間，電晶體N5被選擇線SEL提供之信號控制，以將電晶體N3與節點S1連接，且響應於透過電晶體N3由位元線BL提供之信號以對節點S1進行充電。在下文中，電晶體N5對節點S1進行充電表示節點S1之電壓已成功透過電晶體N5上拉至位元線BL之電壓(例如，電源電壓VDD)。第7圖之複數個SRAM 500A可配置為一陣列，且此陣列之各行中的SRAM 500A之一者可由選擇線SEL提供之信號來進行選擇，以完成陣列交插設計(array interleaving design)。
在操作830中，於寫入週期期間，電晶體P4被資料線D提供之信號控制，以斷開電源電壓VDD與CMOS反相器C2之連接。由於電源電壓VDD與CMOS反相器C2之連接被斷開，因此，CMOS反相器C2之PMOS電晶體P2與電晶體N4之間的電流路徑亦被斷開連接，以防止寫入連接故障。
在操作840中，於讀取週期期間，電晶體N5根據選擇線SEL提供之信號而關閉以斷開電晶體N3之第二端與節點S1之連接，且電晶體N7根據節點S2提供之信號而開啟以將位元線BL放電。在下文中，電晶體N7將位元線BL放電表示位元線BL之電壓已成功透過電晶體N7下拉至接地端。
第9圖係依照本發明再一實施例繪示一種如第5圖所示之SRAM的示意圖。相較於第7圖中之SRAM 500A，第9圖之SRAM 500B中之開關單元520包括電晶體P3~P6。電晶體P3~P6中之每一者包括第一端、第二端及控制端。電晶體P3~P6中之第一端耦接至電源電壓VDD。電晶體P3、P5之第二端耦接至PMOS電晶體P1之第一端。電晶體P4、P6之第二端耦接至PMOS電晶體P2之第一端。電晶體P3之控制端耦接至第一資料線DB。電晶體P4之控制端耦接至第二資料線D。電晶體P5、P6之控制端耦接至字元線WL。
本發明亦揭示一種記憶裝置，此記憶體裝置包括第一反相器、第二反相器、存取單元及開關單元。第二反 相器與第一反相器交叉耦合。存取單元用以根據第一字元線及第二字元線提供之信號將第一反相器之輸出端放電且對第二反相器之輸出端進行充電。開關單元用以根據第一字元線提供之信號以斷開電源與第一反相器及第二反相器之連接。
本發明亦揭示一種記憶體裝置，此記憶體裝置包括第一反相器、第二反相器、第一電晶體、第二電晶體、第一開關單元、第二開關單元及第三開關單元。第二反相器與第一反相器交叉耦合。第一電晶體耦接至第一位元線。第二電晶體耦接至第二位元線。第一開關單元用以響應於透過第一電晶體由第一位元線提供之信號將第一反相器之輸出端放電，及響應於透過第二電晶體由第二位元線提供之信號對第二反相器之輸出端進行充電。第二開關單元用以根據資料線提供之信號以斷開電源與第一反相器及第二反相器之連接。第三開關單元用以根據第一反相器之輸出端提供之信號將第二電晶體連接至參考電壓。
本發明亦揭示包括以下操作之方法。在寫入操作期間，記憶裝置中之第一反相器的輸出端係根據第一字元線提供之信號以進行放電，且記憶裝置中之第二反相器的輸出端係根據第二字元線提供之信號以進行充電，其中第二反相器與第一反相器交叉耦合。在寫入操作期間，根據第一字元線提供之信號以斷開電源與第一反相器及第二反相器之連接。
雖然上文實施方式中揭露了本發明的具體實施例，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不悖離本發明之原理與精神的情形下，當可對其進行各種更動與修飾，因此本發明之保護範圍當以附隨申請專利範圍所界定者為準。
100‧‧‧SRAM
110‧‧‧存取單元
112‧‧‧CMOS傳輸閘極
114‧‧‧CMOS傳輸閘極
120‧‧‧開關單元
130‧‧‧讀取單元

Claims (20)

  1. 一種記憶裝置，包含：一第一反相器；一第二反相器，與該第一反相器交叉耦合；一存取單元，用以根據一第一字元線及一第二字元線提供之信號將該第一反相器之一輸出端放電且對該第二反相器之一輸出端進行充電；以及一開關單元，用以根據該第一字元線提供之信號以斷開一電源與該第一反相器及該第二反相器之連接。
  2. 如請求項1所述之記憶裝置，其中該第一字元線及該第二字元線提供之該等信號之相位相反。
  3. 如請求項1所述之記憶裝置，其中該存取單元包含：一第一傳輸閘極，用以被該第一字元線及該第二字元線提供之該等信號控制，並響應於一第一位元線提供之信號將該第一反相器之該輸出端放電；以及一第二傳輸閘極，用以被該第一字元線及該第二字元線提供之該等信號控制，並響應於一第一位元線提供之信號以對該第二反相器之該輸出端進行充電。
  4. 如請求項3所述之記憶裝置，其中該第一傳輸閘極包含：一輸入端，耦接至該第一位元線；一輸出端，耦接至該第一反相器之該輸出端；一第一控制端，耦接至該第一字元線；以及一第二控制端，耦接至該第二字元線； 其中該第二傳輸閘極包含：一輸入端，耦接至該第二反相器之該輸出端；一輸出端，耦接至該第二位元線；一第一控制端，耦接至該第一字元線；以及一第二控制端，耦接至該第二字元線。
  5. 如請求項1所述之記憶裝置，其中該開關單元包含：一第一電晶體，用以被該第一字元線提供之信號控制，以斷開該電源與該第一反相器之連接；以及一第二電晶體，用以被該第一字元線提供之信號控制，以斷開該電源與該第二反相器之連接。
  6. 如請求項5所述之記憶裝置，其中該第一電晶體包含：一第一端，耦接至該電源；一第二端，耦接至該第一反相器；以及一控制端，耦接至該第一字元線；其中該第二電晶體包含：一第一端，耦接至該電源；一第二端，耦接至該第二反相器；以及一控制端，耦接至該第一字元線。
  7. 如請求項1所述之記憶裝置，更包含：一讀取單元，用以根據一第三字元線及該第一反相器之該輸出端提供之信號將一位元線放電。
  8. 如請求項7所述之記憶裝置，其中該存取單元用以在一寫入操作期間將該第一反相器之該輸出端放 電且對該第二反相器之該輸出端進行充電，該開關單元用以在該寫入操作期間斷開該電源與該第一反相器及該第二反相器之連接，且該讀取單元用以在一讀取操作期間將該位元線放電。
  9. 如請求項7所述之記憶裝置，其中該讀取單元包含一第一電晶體，包含：一第一端；一第二端，耦接至該位元線；以及一控制端，耦接至該第三字元線；以及一第二電晶體，包含：一第一端，耦接至該第一電晶體之該第一端；一第二端，耦接至接地端；以及一控制端，耦接至該第一反相器之該輸出端。
  10. 一種記憶裝置，包含：一第一反相器；一第二反相器，與該第一反相器交叉耦合；一第一電晶體，耦接至一第一位元線；一第二電晶體，耦接至一第二位元線；一第一開關單元，用以響應於透過該第一電晶體由該第一位元線提供之信號將該第一反相器之一輸出端放電，及響應於透過該第二電晶體由該第二位元線提供之信號以對該第二反相器之一輸出端進行充電； 一第二開關單元，用以根據複數條資料線提供之信號以斷開一電源與該第一反相器及該第二反相器之連接；以及一第三開關單元，用以根據該第一反相器之該輸出端提供之信號將該第二電晶體連接至一參考電壓。
  11. 如請求項10所述之記憶裝置，其中該第一開關單元包含：一第三電晶體，用以被一選擇線提供之信號控制，響應於透過該第一電晶體由該第一位元線提供之信號以連接該第一電晶體與該第一反相器之該輸出端，並將該第一反相器之該輸出端放電；以及一第四電晶體，用以被該選擇線提供之信號控制，響應於透過該第二電晶體由該第二位元線提供之信號以將該第二電晶體與該第二反相器之該輸出端連接，並對該第二反相器之該輸出端進行充電。
  12. 如請求項11所述之記憶裝置，其中該第三電晶體包含：一第一端，耦接至該第一電晶體；一第二端，耦接至該第一反相器之該輸出端；以及一控制端，耦接至該選擇線；其中該第四電晶體包含：一第一端，耦接至該第二反相器之該輸出端；一第二端，耦接至該第二電晶體；以及一控制端，耦接至該選擇線。
  13. 如請求項11所述之記憶裝置，其中該第二開關單元包含：一第五電晶體，用以被該等資料線之一第一資料線提供之信號控制，以斷開該電源與該第一反相器之連接；以及一第六電晶體，用以被該等資料線之一第二資料線提供之信號控制，以斷開該電源與該第二反相器之連接。
  14. 如請求項13所述之記憶裝置，其中該第五電晶體包含：一第一端，耦接至該電源；一第二端，耦接至該第一反相器；以及一控制端，耦接至該第一資料線；其中該第六電晶體包含：一第一端，耦接至該電源；一第二端，耦接至該第二反相器；以及一控制端，耦接至該第二資料線。
  15. 如請求項13所述之記憶裝置，其中該第二開關單元更包含：一等化器，用以根據一字元線提供之信號以等化該第五電晶體及該第六電晶體之電壓。
  16. 如請求項13所述之記憶裝置，其中該第二開關單元更包含：一第七電晶體，用以被一字元線提供之信號控制，以斷開該電源與該第一反相器之連接；以及 一第八電晶體，用以被該字元線提供之該信號控制，以斷開該電源與該第二反相器之連接。
  17. 如請求項16所述之記憶裝置，其中該第七電晶體包含：一第一端，耦接至該電源；一第二端，耦接至該第一反相器；以及一控制端，耦接至該字元線；其中該第八電晶體包含：一第一端，耦接至該電源；一第二端，耦接至該第二反相器；以及一控制端，耦接至該字元線。
  18. 如請求項13所述之記憶裝置，其中該第三開關單元包含：一第七電晶體，包含：一第一端，耦接至該第一電晶體；一第二端，耦接至接地端；以及一控制端，耦接至該第二反相器之該輸出端；以及一第八電晶體，包含：一第一端，耦接至該第二電晶體；一第二端，耦接至該參考電壓；以及一控制端，耦接至該第一反相器之該輸出端。
  19. 一種方法，包含以下步驟：在一寫入操作期間，根據一第一字元線提供之信號將一記憶裝置中之一第一反相器之一輸出端放電，且根據一 第二字元線提供之信號以對該記憶裝置中之一第二反相器之一輸出端進行充電，其中該第二反相器與該第一反相器交叉耦合；以及在該寫入操作期間，根據該第一字元線提供之信號以斷開一電源與該第一反相器及該第二反相器之連接。
  20. 如請求項19所述之方法，其中該方法更包含：在一讀取操作期間，根據一第三字元線及該第一反相器之該輸出端提供之信號將一位元線放電。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9514814B1 (en) 2015-08-13 2016-12-06 Arm Ltd. Memory write driver, method and system
US10096361B2 (en) * 2015-08-13 2018-10-09 Arm Ltd. Method, system and device for non-volatile memory device operation
CN109509494B (zh) * 2017-09-15 2021-05-25 展讯通信（上海）有限公司 用于唤醒sram存储阵列的电路及sram
US11062766B2 (en) * 2019-01-05 2021-07-13 Synopsys, Inc. Enhanced read sensing margin and minimized VDD for SRAM cell arrays
CN111951849A (zh) * 2020-08-20 2020-11-17 海光信息技术有限公司 存储单元、随机静态存储器及寄存器堆

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2885607B2 (ja) * 1993-05-17 1999-04-26 日本電気アイシーマイコンシステム株式会社 半導体メモリ
US5571038A (en) * 1995-08-15 1996-11-05 Halling; Richard Model airplane flight simulator
US6873565B1 (en) * 2003-10-10 2005-03-29 Hewlett-Packard Development Company, L.P. Dual-ported read SRAM cell with improved soft error immunity
US8659936B2 (en) * 2010-07-06 2014-02-25 Faraday Technology Corp. Low power static random access memory
CN102774865B (zh) * 2011-05-09 2015-05-20 纳尔科公司 表面活性剂组合用作三水合氧化铝脱水助剂的协同效应
CN102394102B (zh) * 2011-11-30 2013-09-04 无锡芯响电子科技有限公司 一种采用虚拟地结构实现的近阈值电源电压sram单元
US8693236B2 (en) * 2011-12-09 2014-04-08 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features
CN103700395B (zh) * 2012-09-28 2016-12-21 国际商业机器公司 存储器单元
TWI484488B (zh) * 2013-01-15 2015-05-11 Univ Nat Chiao Tung 具有共享位元線之１０個電晶體之二對埠靜態隨機存取記憶體
US20150043270A1 (en) * 2013-08-08 2015-02-12 Lsi Corporation Memory cell having built-in write assist
KR102172869B1 (ko) * 2014-08-11 2020-11-03 삼성전자주식회사 기준 전압 발생기를 포함하는 메모리 장치

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