JP2011512609A - 書き込みマージンを改善するための手段が設けられたダブルゲートトランジスタを備えるsramメモリセル - Google Patents
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Abstract
【選択図】図13
Description
−セルで実行される読取り、書き込み、保存といった異なる動作中の優れた安定性
−セルの動作を高速にするための、できるだけ強い駆動又は負荷電流
−静的消費電力を最小限に抑えるための、保存モードにおける可能な限りの最低電流
−セル集積密度の高いメモリを形成するための、最小限のセルサイズ
読取りモードに入る前に、セルのビット線BLL及びBLRを電位Vddになるように充電することが可能である。このセル100の場合、一般に最も不安定なノードは、例えば第2のノードのような論理0データを含むノードである。第2のノードRの一次安定性は、従って下記不等式によって規定することが可能である。
IG−LL+IOFF−LR+ION−AR≦ION−DR (1)
ここで、IG−LLは、第1の負荷トランジスタMLLのゲート電流であり、IOFF−LRは、第2の負荷トランジスタMLRの漏洩電流であり、ION−AR及びION−DRは、第2のアクセストランジスタMAR及び第2の駆動トランジスタMDRのそれぞれの駆動電流である。
ION−AR≦ION−DR (2)
それぞれ第1のビット線と第1の記憶ノードの間、及び第2のビット線と第2の記憶ノードの間に配置された、第1のダブルゲートアクセストランジスタ及び第2のダブルゲートアクセストランジスタと、
前記第1のアクセストランジスタの第1のゲート電極及び前記第2のアクセストランジスタの第1のゲート電極に接続されたワード線と、
ダブルゲートを備える第1のダブルゲート負荷トランジスタ及びダブルゲートを備える第2のダブルゲート負荷トランジスタと、
ダブルゲートを備える第1のダブルゲート駆動トランジスタ及びダブルゲートを備える第2のダブルゲート駆動トランジスタを具備し、
いわゆる「基準電位」が、前記負荷トランジスタ又は前記駆動トランジスタの前記第2のゲートに印加され、
前記セルは、前記負荷又は駆動トランジスタのそれぞれにおける少なくとも1つのソース又はドレイン電極に所定の電位Vcellを印加する手段と、前記所定の電位Vcellを変化させる手段とを更に具備することを特徴とするものに関する。
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Claims (22)
- ランダムアクセスメモリセルであって、
それぞれ第1のビット線(BLL)と第1の記憶ノード(L)の間、及び第2のビット線(BLR)と第2の記憶ノード(R)の間に配置された、第1のダブルゲートアクセストランジスタ(TA1L、TA2L、TA3L、TA4L、TA5L、TA6L)及び第2のダブルゲートアクセストランジスタ(TA1R、TA2R、TA3R、TA4R、TA5R、TA6RL)と、
前記第1のアクセストランジスタの第1のゲート電極及び前記第2のアクセストランジスタの第1のゲート電極に接続されたワード線(WL)と、
第1のダブルゲート負荷トランジスタ(TL1L、TL2L、TL3L、TL4L)及び第2のダブルゲート負荷トランジスタ(TL1R、TL2R、TL3R、TL4R)と、
第1のダブルゲート駆動トランジスタ(TD1L、TD2L、TD3L)及び第2のダブルゲート駆動トランジスタ(TD1R、TD2R、TD3R)を具備し、
基準電位(Vdd、Vss)が、前記負荷トランジスタ(TL1R、TL2R、TL3R、TL4R)又は前記駆動トランジスタ(TD1R、TD2R、TD3R)の前記第2のゲートに印加され、
前記セルは、前記負荷又は駆動トランジスタのそれぞれにおける少なくとも1つのソース又はドレイン電極に所定の可変電位(Vcell)を印加する手段を更に具備し、
前記セルの書込み状態時に印加される前記所定の電位(Vcell)が、前記基準電位(Vdd、Vss)とは異なるように、且つ書き込み状態時において前記所定の電位(Vcell)と前記基準電位(Vdd、Vss)が等しい場合よりも小さい負荷又は駆動トランジスタ駆動電流を生じるように設計されていることを特徴とするランダムアクセスメモリセル。 - 前記所定の電位(Vcell)を印加する手段が追加極性線(202、302)により形成されていることを特徴とする、請求項1に記載のランダムアクセスメモリセル。
- 前記追加極性線(202、302)が、前記負荷トランジスタ(TL2L、TL2R)のソースに接続されていることを特徴とする、請求項1又は2に記載のランダムアクセスメモリセル。
- 前記セルのデータ書込み状態時において、前記負荷トランジスタ(TL1L、TL1R、TL2L、TL2R)のそれぞれの第1のゲート電極とソース電極の間に、VG1−VS=σV(ここでσV>0ボルト)となるような電位差VG1−VSを印加する手段を具備することを特徴とする、請求項3に記載のランダムアクセスメモリセル。
- 前記セルのデータ読取り状態時において、前記負荷トランジスタ(TL1L、TL1R、TL2L、TL2R)のそれぞれの前記第1のゲート電極と前記ソース電極の間にゼロ電位差VG1−VSを印加する手段を具備することを特徴とする、請求項4に記載のランダムアクセスメモリセル。
- 前記セルのデータ保存状態時において、負荷トランジスタのそれぞれの前記第1のゲート電極と前記ソース電極の間に、VG1−VS=σV(ここでσV>0ボルト)となるような電位差VG1−VSを印加する手段を具備することを特徴とする、請求項4又は5に記載のランダムアクセスメモリセル。
- 前記負荷トランジスタ(TL1L、TL1R)は、電位Vddに接続されたゲート電極を備え、
前記セルの少なくとも1つのデータ書込み状態時において、前記所定の電位を印加する手段が前記負荷トランジスタの前記ソース電極に対して電位Vcell=Vdd−σV(ここでσV>0)を印加するように設計されていることを特徴とする、請求項3に記載のランダムアクセスメモリセル。 - 前記セルの少なくとも1つのデータ読取り状態時において、前記所定の電位を印加する手段が前記負荷トランジスタのソース電極に対して電位Vcell=Vddを印加するように設計されていることを特徴とする、請求項7に記載のランダムアクセスメモリセル。
- 前記セルの少なくとも1つのデータ保存状態時において、前記所定の電位を印加する手段が前記負荷トランジスタの前記ソース電極に対して電位Vdd−σV(ここでσV>0)を印加するように設計されていることを特徴とする、請求項7又は8に記載のランダムアクセスメモリセル。
- σV=VTN(VTNはダブルゲートトランジスタの閾値電圧)であることを特徴とする、請求項8又は9に記載のランダムアクセスメモリセル。
- 前記所定の電位(Vcell)を変化させるための手段を更に具備することを特徴とする、請求項1〜10のいずれかに記載のランダムアクセスメモリセル。
- 前記所定の電位(Vcell)を変化させるための手段は、
固定電位に設定された極性線(304)と、
前記所定の極性線(302)と前記固定電位に設定された前記極性線との間にある少なくとも1つの第1のダブルゲートスイッチングトランジスタ(305)及び少なくとも1つの第2のダブルゲートスイッチングトランジスタ(307)とを備え、
前記第1のスイッチングトランジスタが、前記第2のスイッチングトランジスタの技術と相補する技術を用いて作製されており、
前記第1のスイッチングトランジスタ及び前記第2のスイッチングトランジスタの前記ゲートが互いに接続されていることを特徴とする、請求項11に記載のランダムアクセスメモリセル。 - 前記所定の電位(Vcell)を印加する手段が前記ワード線(WL)であることを特徴とする、請求項1に記載のランダムアクセスメモリセル。
- 前記ワード線(WL)が前記負荷トランジスタ(TLL、TLR)のソースに接続されていることを特徴とする、請求項13に記載のランダムアクセスメモリセル。
- 前記負荷トランジスタは、電位(Vdd)に接続されたゲート電極を備え、
前記セルの少なくとも1つのデータ書込み状態時において、前記所定の電位を印加する手段が前記負荷トランジスタのソース電極に対して電位Vcell<Vddを印加するように設計されていることを特徴とする、請求項13又は14に記載のランダムアクセスメモリセル。 - 前記セルの少なくとも1つのデータ読取り状態時において、前記所定の電位を印加する手段が前記負荷トランジスタのソース電極に対して電位Vcell<Vddを印加するように設計されていることを特徴とする、請求項15に記載のランダムアクセスメモリセル。
- 前記セルの少なくとも1つのデータ保持状態時において、前記所定の電位を印加する手段が前記負荷トランジスタのソース電極に対して電位Vcell=Vddを印加するするように設計されていることを特徴とする、請求項15又は16に記載のランダムアクセスメモリセル。
- 前記第1のアクセストランジスタは、前記第2の記憶ノードに接続された第2のゲート電極を備え、
前記第2のアクセストランジスタは、前記第1の記憶ノードに接続された第2のゲート電極を備えることを特徴とする、請求項13〜17のいずれかに記載のランダムアクセスメモリセル。 - 前記ワード線(WL)が前記駆動トランジスタ(TDL、TDR)のソースに接続されていることを特徴とする、請求項13に記載のランダムアクセスメモリセル。
- 前記駆動トランジスタは、電位(Vss)に接続されたゲート電極を備え、
前記セルの少なくとも1つのデータ書込み状態時において、前記所定の電位を印加する手段が前記駆動トランジスタのソース電極に対して電位Vcell>Vssを印加するように設計されていることを特徴とする、請求項19に記載のランダムアクセスメモリセル。 - 前記駆動トランジスタは、電位(Vss)に接続されたゲート電極を備え、
前記セルの少なくとも1つのデータ保持状態時において、前記所定の電位を印加する手段が前記駆動トランジスタのソース電極に対して電位Vcell=Vssを印加するように設計されていることを特徴とする、請求項20に記載のランダムアクセスメモリセル。 - 前記セルの少なくとも1つのデータ読取り状態時において、前記所定の電位を印加する手段が前記駆動トランジスタのソース電極に対して電位Vcell>Vssを印加するように設計されていることを特徴とする、請求項20又は21に記載のランダムアクセスメモリセル。
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