CN107369469B - 一种基于FinFET器件的五管存储单元 - Google Patents

一种基于FinFET器件的五管存储单元 Download PDF

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Abstract

本发明公开了一种基于FinFET器件的五管存储单元，包括位线、反相位线、读字线、写字线、第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管和第五FinFET管，第一FinFET管和第二FinFET管分别为低阈值的P型FinFET管，第三FinFET管为高阈值的N型FinFET管，第四FinFET管和第五FinFET管分别为低阈值的N型FinFET管；优点是在不影响电路功能的情况下，延时、功耗和功耗延时积均较小，读操作稳定性和写操作稳定性可以同时提高，电路的整体性能较高的基于FinFET器件的五管存储单元。

Description

一种基于FinFET器件的五管存储单元
技术领域
本发明涉及一种存储单元，尤其是涉及一种基于FinFET器件的五管存储单元。
背景技术
随着工艺尺寸进入纳米级，功耗成为集成电路设计者不得不关注的问题。在大部分的数字系统中存储器的功耗占据总电路功耗的比例越来越大。静态随机存取存储器(SRAM，Static Random Access Memory)，在存储器中是一个重要的组成部分，因而设计高稳定性低功耗SRAM具有重要的研究意义。静态随机存取存储器主要由存储阵列及其他外围电路构成，而存储阵列由存储单元构成，存储单元是静态随机存取存储器的核心，存储单元的性能直接决定静态随机存取存储器的性能。
随着晶体管尺寸的不断缩小，受短沟道效应和当前制造工艺的限制，普通的CMOS晶体管尺寸降低的空间极度缩小。当普通CMOS晶体管的尺寸缩小到20nm以下时，器件的漏电流会急剧加大，造成较大的电路漏功耗。并且，电路短沟道效应变得更加明显，器件变得相当不稳定，极大的限制了电路性能的提高。FinFET管(鳍式场效晶体管，Fin Field-Effect Transistor)是一种新的互补式金氧半导体(CMOS)晶体管为一种新型的3D晶体管，FinFET管的沟道采用零掺杂或是低掺杂，沟道被栅三面包围。这种特殊的三维立体结构，增强了栅对沟道的控制力度，极大的抑制了短沟道效应，抑制了器件的漏电流。FinFET管具有功耗低，面积小的优点，逐渐成为接替普通CMOS器件，延续摩尔定律的优良器件之一。
传统的采用FinFET器件设计的存储单元为BSIMIMG工艺库中经典存储单元。BSIMIMG工艺库中经典存储单元的电路图如图1所示。该存储单元由六个FinFET管(M1、M2、M3、M4、M5和M6)组成，其中FinFET管M1和FinFET管M3构成一个反相器，FinFET管M2和FinFET管M4构成另一个反相器。该存储单元在读操作和写操作的噪声容限具有负相关关系，由此导致存储单元的读噪声容限与写噪声容限其中一个较大时,另一个必然较小，读操作稳定性和写操作稳定性不能同时提高，由此而影响电路的整体性能；并且，由FINFET管M3和FINFET管M4构成的下拉网络在存储单元处于保持状态时有两条漏电流的路径，所以漏电流较大，从而导致漏功耗较大，同时延时也较大，这均不利于快速稳定存取数据。
鉴此，设计一种在不影响电路功能的情况下，延时、功耗和功耗延时积均较小、读/写操作稳定性能同时高的基于FinFET器件的五管存储单元具有重要意义。
发明内容
本发明所要解决的技术问题是提供一种在不影响电路功能的情况下，延时、功耗和功耗延时积均较小，读操作稳定性和写操作稳定性可以同时提高，电路的整体性能较高的基于FinFET器件的五管存储单元。
本发明解决上述技术问题所采用的技术方案为：一种基于FinFET器件的五管存储单元，包括位线、反相位线、读字线、写字线、第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管和第五FinFET管，所述的第一FinFET管和所述的第二FinFET管分别为低阈值的P型FinFET管，所述的第三FinFET管为高阈值的N型FinFET管，所述的第四FinFET管和所述的第五FinFET管分别为低阈值的N型FinFET管；所述的第一FinFET管的源极、所述的第一FinFET管的背栅、所述的第二FinFET管的源极和所述的第二FinFET管的背栅连接且其连接端为所述的五管存储单元的电源端，所述的五管存储单元的电源端用于接入外部电源，所述的第一FinFET管的前栅、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅和所述的第四FinFET管的漏极连接且其连接端为所述的五管存储单元的反相输出端，所述的第一FinFET管的漏极、所述的第二FinFET管的前栅、所述的第三FinFET管的漏极和所述的第五FinFET管的漏极连接且其连接端为所述的五管存储单元的输出端，所述的第三FinFET管的源极为所述的五管存储单元的接地端，所述的五管存储单元的接地端用于接入大地，所述的第三FinFET管的背栅、所述的第五FinFET管的背栅和所述的读字线连接，所述的第四FinFET管的源极和所述的位线连接，所述的第四FinFET管的前栅、所述的第四FinFET管的背栅、所述的第五FinFET管的前栅和所述的写字线连接，所述的第五FinFET管的源极和所述的反相位线连接。
所述的第一FinFET管的鳍的数量为2，所述的第二FinFET管的鳍的数量为2，所述的第三FinFET管的鳍的数量为1，所述的第四FinFET管的鳍的数量为1，所述的第五FinFET管的鳍的数量为1。
所述的第一FinFET管的阈值电压为0.3v，所述的第二FinFET管的阈值电压为0.3v，所述的第三FinFET管的阈值电压为0.6v，所述的第四FinFET管的阈值电压为0.3v，所述的第五FinFET管的阈值电压为0.3v。
与现有技术相比，本发明的优点在于通过位线、反相位线、读字线、写字线、第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管和第五FinFET管构建基于FinFET器件的五管存储单元，第一FinFET管和第二FinFET管分别为低阈值的P型FinFET管，第三FinFET管为高阈值的N型FinFET管，第四FinFET管和第五FinFET管分别为低阈值的N型FinFET管；第一FinFET管的源极、第一FinFET管的背栅、第二FinFET管的源极和第二FinFET管的背栅连接且其连接端为五管存储单元的电源端，五管存储单元的电源端用于接入外部电源，第一FinFET管的前栅、第二FinFET管的漏极、第三FinFET管的前栅和第四FinFET管的漏极连接且其连接端为五管存储单元的反相输出端，第一FinFET管的漏极、第二FinFET管的前栅、第三FinFET管的漏极和第五FinFET管的漏极连接且其连接端为五管存储单元的输出端，第三FinFET管的源极为五管存储单元的接地端，五管存储单元的接地端用于接入大地，第三FinFET管的背栅、第五FinFET管的背栅和读字线连接，第四FinFET管的源极和位线连接，第四FinFET管的前栅、第四FinFET管的背栅、第五FinFET管的前栅和写字线连接，第五FinFET管的源极和反相位线连接，在读操作阶段时，读字线RWL为高电平，第五FinFET管导通，第三FinFET管的背栅为高电平，第三FinFET管是否导通决定在于第三FinFET管的前栅电平(即反相输出端Qb的电平)，反相位线BLb进行读操作；在写操作阶段时，写字线WWL为高电平，第三FinFET管并不能导通，第三FinFET管的背栅所接的读字线RWL为低电平，第四FinFET管和第五FinFET管导通，位线BL和反相位线BLb分别为低电平或高电平，从而写入数据，此时第四FinFET管作为同栅管用于保证写操作的稳定性，使输出端Q的数据顺利写入，从而避免了写噪声容限问题，在保持操作阶段时，第三FinFET管是关断的，但是第三FinFET为高阈值的P型FinFET管，在保持期间利用第三FinFET管的漏电流来保持输出端Q存储“0”，使输出端Q顺利存储“0”，本发明的基于FinFET器件的五管存储单元，第一FinFET管的背栅和第二FinFET管的背栅接至高电压，调整FinFET管的性能，通过第三FinFET管和第五FinFET管实现单端读操作、通过第四FinFET管和第五FinFET管实现双端写操作，从而达到了在保证写操作的同时增加了读噪声容限，解决了经典存储单元读操作和写操作的噪声容限负相关的问题，读操作稳定性和写操作稳定性可以同时提高，电路的整体性能较高，由此，本发明的基于FinFET器件的五管存储单元只采用了5个晶体管就实现了高效能的存储单元，节省了电路面积，具有正确的工作逻辑，并且其电路结构简单，在减小晶体管数目的情况下，解决了读操作和写操作噪声容限不能同时增加的问题，改善了存储单元的功耗及延时，使功耗、延时和功耗延时积均较小。
当第一FinFET管的阈值电压为0.3v，第二FinFET管的阈值电压为0.3v，第三FinFET管的阈值电压为0.6v，第四FinFET管的阈值电压为0.3v，第五FinFET管的阈值电压为0.3v时，在保证运行速度快的基础上，使保证功耗较低。
附图说明
图1为BSIMIMG工艺库中经典存储单元的电路图；
图2为本发明的基于FinFET器件的五管存储单元的电路图；
图3为标准电压(1v)下，本发明的基于FinFET器件的五管存储单元在BSIMIMG标准工艺下的仿真波形图；
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图2所示，一种基于FinFET器件的五管存储单元，包括位线BL、反相位线BLb、读字线RWL、写字线WWL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4和第五FinFET管B5，第一FinFET管B1和第二FinFET管B2分别为低阈值的P型FinFET管，第三FinFET管B3为高阈值的N型FinFET管，第四FinFET管B4和第五FinFET管B5分别为低阈值的N型FinFET管；第一FinFET管B1的源极、第一FinFET管B1的背栅、第二FinFET管B2的源极和第二FinFET管B2的背栅连接且其连接端为五管存储单元的电源端，五管存储单元的电源端用于接入外部电源VDD，第一FinFET管B1的前栅、第二FinFET管B2的漏极、第三FinFET管B3的前栅和第四FinFET管B4的漏极连接且其连接端为五管存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的前栅、第三FinFET管B3的漏极和第五FinFET管B5的漏极连接且其连接端为五管存储单元的输出端，第三FinFET管B3的源极为五管存储单元的接地端，五管存储单元的接地端用于接入大地，第三FinFET管B3的背栅、第五FinFET管B5的背栅和读字线RWL连接，第四FinFET管B4的源极和位线BL连接，第四FinFET管B4的前栅、第四FinFET管B4的背栅、第五FinFET管B5的前栅和写字线WWL连接，第五FinFET管B5的源极和反相位线BLb连接。
实施例二：如图2所示，一种基于FinFET器件的五管存储单元，包括位线BL、反相位线BLb、读字线RWL、写字线WWL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4和第五FinFET管B5，第一FinFET管B1和第二FinFET管B2分别为低阈值的P型FinFET管，第三FinFET管B3为高阈值的N型FinFET管，第四FinFET管B4和第五FinFET管B5分别为低阈值的N型FinFET管；第一FinFET管B1的源极、第一FinFET管B1的背栅、第二FinFET管B2的源极和第二FinFET管B2的背栅连接且其连接端为五管存储单元的电源端，五管存储单元的电源端用于接入外部电源VDD，第一FinFET管B1的前栅、第二FinFET管B2的漏极、第三FinFET管B3的前栅和第四FinFET管B4的漏极连接且其连接端为五管存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的前栅、第三FinFET管B3的漏极和第五FinFET管B5的漏极连接且其连接端为五管存储单元的输出端，第三FinFET管B3的源极为五管存储单元的接地端，五管存储单元的接地端用于接入大地，第三FinFET管B3的背栅、第五FinFET管B5的背栅和读字线RWL连接，第四FinFET管B4的源极和位线BL连接，第四FinFET管B4的前栅、第四FinFET管B4的背栅、第五FinFET管B5的前栅和写字线WWL连接，第五FinFET管B5的源极和反相位线BLb连接。
本实施例中，第一FinFET管B1的鳍的数量为2，第二FinFET管B2的鳍的数量为2，第三FinFET管B3的鳍的数量为1，第四FinFET管B4的鳍的数量为1，第五FinFET管B5的鳍的数量为1。
实施例三：如图2所示，一种基于FinFET器件的五管存储单元，包括位线BL、反相位线BLb、读字线RWL、写字线WWL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4和第五FinFET管B5，第一FinFET管B1和第二FinFET管B2分别为低阈值的P型FinFET管，第三FinFET管B3为高阈值的N型FinFET管，第四FinFET管B4和第五FinFET管B5分别为低阈值的N型FinFET管；第一FinFET管B1的源极、第一FinFET管B1的背栅、第二FinFET管B2的源极和第二FinFET管B2的背栅连接且其连接端为五管存储单元的电源端，五管存储单元的电源端用于接入外部电源VDD，第一FinFET管B1的前栅、第二FinFET管B2的漏极、第三FinFET管B3的前栅和第四FinFET管B4的漏极连接且其连接端为五管存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的前栅、第三FinFET管B3的漏极和第五FinFET管B5的漏极连接且其连接端为五管存储单元的输出端，第三FinFET管B3的源极为五管存储单元的接地端，五管存储单元的接地端用于接入大地，第三FinFET管B3的背栅、第五FinFET管B5的背栅和读字线RWL连接，第四FinFET管B4的源极和位线BL连接，第四FinFET管B4的前栅、第四FinFET管B4的背栅、第五FinFET管B5的前栅和写字线WWL连接，第五FinFET管B5的源极和反相位线BLb连接。
本实施例中，第一FinFET管B1的阈值电压为0.3v，第二FinFET管B2的阈值电压为0.3v，第三FinFET管B3的阈值电压为0.6v，第四FinFET管B4的阈值电压为0.3v，第五FinFET管B5的阈值电压为0.3v。
实施例四：如图2所示，一种基于FinFET器件的五管存储单元，包括位线BL、反相位线BLb、读字线RWL、写字线WWL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4和第五FinFET管B5，第一FinFET管B1和第二FinFET管B2分别为低阈值的P型FinFET管，第三FinFET管B3为高阈值的N型FinFET管，第四FinFET管B4和第五FinFET管B5分别为低阈值的N型FinFET管；第一FinFET管B1的源极、第一FinFET管B1的背栅、第二FinFET管B2的源极和第二FinFET管B2的背栅连接且其连接端为五管存储单元的电源端，五管存储单元的电源端用于接入外部电源VDD，第一FinFET管B1的前栅、第二FinFET管B2的漏极、第三FinFET管B3的前栅和第四FinFET管B4的漏极连接且其连接端为五管存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的前栅、第三FinFET管B3的漏极和第五FinFET管B5的漏极连接且其连接端为五管存储单元的输出端，第三FinFET管B3的源极为五管存储单元的接地端，五管存储单元的接地端用于接入大地，第三FinFET管B3的背栅、第五FinFET管B5的背栅和读字线RWL连接，第四FinFET管B4的源极和位线BL连接，第四FinFET管B4的前栅、第四FinFET管B4的背栅、第五FinFET管B5的前栅和写字线WWL连接，第五FinFET管B5的源极和反相位线BLb连接。
本实施例中，第一FinFET管B1的鳍的数量为2，第二FinFET管B2的鳍的数量为2，第三FinFET管B3的鳍的数量为1，第四FinFET管B4的鳍的数量为1，第五FinFET管B5的鳍的数量为1。
本实施例中，第一FinFET管B1的阈值电压为0.3v，第二FinFET管B2的阈值电压为0.3v，第三FinFET管B3的阈值电压为0.6v，第四FinFET管B4的阈值电压为0.3v，第五FinFET管B5的阈值电压为0.3v。
为了验证本发明的基于FinFET器件的五管存储单元的优益性，在BSIMIMG标准工艺下，电路的输入频率分别为400MHz、800MHz、1GHz和2G的条件下，使用电路仿真工具HSPICE对本发明的基于FinFET器件的五管存储单元和图1所示的BSIMIMG工艺库中经典存储单元这两种电路的性能进行仿真对比，其中，BSIMIMG工艺库对应的电源电压为1V。同时，本发明的基于FinFET器件的五管存储单元和图1所示的BSIMIMG工艺库中经典存储单元这两种电路的读操作噪声容限也进行对比。标准电压(1v)下，本发明的基于FinFET器件的五管存储单元基于BSIMIMG标准工艺仿真波形图如图3所示，分析图3可知，本发明的基于FinFET器件的五管存储单元具有正确的工作逻辑；
表1为在BSIMIMG标准工艺下，输入频率为400MHz时，本发明的基于FinFET器件的五管存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。
表1
电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 5 16.29 34.98 0.56
经典存储单元 6 18.25 38.92 0.71
从表1中可以得出：本发明的基于FinFET器件的五管存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，延时降低了10.74％，平均总功耗降低了10.12％，功耗延时积降低了21.13％。
表2为在BSIMIMG标准工艺下，输入频率为800MHz时，本发明的基于FinFET器件的五管存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。
表2
电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 5 15.68 43.48 0.682
经典存储单元 6 18.25 51.13 0.933
从表2中可以得出：本发明的基于FinFET器件的五管存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，延时降低了14.08％，平均总功耗降低了14.96％，功耗延时积降低了26.90％。
表3为在BSIMIMG标准工艺下，输入频率为1G Hz时，本发明的基于FinFET器件的五管存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。
表3
电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 5 15.96 46.95 0.749
经典存储单元 6 18.25 57.24 1.045
从表3中可以得出：本发明的基于FinFET器件的五管存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，延时降低了12.55％，平均总功耗降低了17.98％，功耗延时积降低了28.33％。
表4为在BSIMIMG标准工艺下，输入频率为2G Hz时，本发明的基于FinFET器件的五管存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。
表4
电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 5 16.36 61.56 1.007
经典存储单元 6 18.25 87.77 1.602
从表4中可以得出：本发明的基于FinFET器件的五管存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，延时降低了10.36％，平均总功耗降低了29.86％，功耗延时积降低了37.14％。
表5为在BSIMIMG标准工艺下，输入频率为2G Hz时，本发明的基于FinFET器件的五管存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的读操作噪声容限比较数据。
表5
电路类型 晶体管数目 读噪声容限(mV)
本发明 5 160
经典存储单元 6 120
从表5中可以得出：本发明的基于FinFET器件的五管存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，读噪声容限增加了33.33％。
由上述的比较数据可见，在不影响电路功能的前提下，本发明的基于FinFET器件的五管存储单元和图1所示的BSIMIMG工艺库中经典存储单元相比较，功耗得到优化，噪声容限得到了提高；电路的延时和功耗延时积也得到了优化，并且改善了读噪声容限和写噪声容限互为制约条件的问题。

Claims (2)

1.一种基于FinFET器件的五管存储单元，其特征在于包括位线、反相位线、读字线、写字线、第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管和第五FinFET管，所述的第一FinFET管和所述的第二FinFET管分别为低阈值的P型FinFET管，所述的第三FinFET管为高阈值的N型FinFET管，所述的第四FinFET管和所述的第五FinFET管分别为低阈值的N型FinFET管；所述的第一FinFET管的源极、所述的第一FinFET管的背栅、所述的第二FinFET管的源极和所述的第二FinFET管的背栅连接且其连接端为所述的五管存储单元的电源端，所述的五管存储单元的电源端用于接入外部电源，所述的第一FinFET管的前栅、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅和所述的第四FinFET管的漏极连接且其连接端为所述的五管存储单元的反相输出端，所述的第一FinFET管的漏极、所述的第二FinFET管的前栅、所述的第三FinFET管的漏极和所述的第五FinFET管的漏极连接且其连接端为所述的五管存储单元的输出端，所述的第三FinFET管的源极为所述的五管存储单元的接地端，所述的五管存储单元的接地端用于接入大地，所述的第三FinFET管的背栅、所述的第五FinFET管的背栅和所述的读字线连接，所述的第四FinFET管的源极和所述的位线连接，所述的第四FinFET管的前栅、所述的第四FinFET管的背栅、所述的第五FinFET管的前栅和所述的写字线连接，所述的第五FinFET管的源极和所述的反相位线连接；所述的第一FinFET管的鳍的数量为2，所述的第二FinFET管的鳍的数量为2，所述的第三FinFET管的鳍的数量为1，所述的第四FinFET管的鳍的数量为1，所述的第五FinFET管的鳍的数量为1。
2.根据权利要求1所述的一种基于FinFET器件的五管存储单元，其特征在于所述的第一FinFET管的阈值电压为0.3v，所述的第二FinFET管的阈值电压为0.3v，所述的第三FinFET管的阈值电压为0.6v，所述的第四FinFET管的阈值电压为0.3v，所述的第五FinFET管的阈值电压为0.3v。
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* Cited by examiner, † Cited by third party
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CN104409094A (zh) * 2014-12-09 2015-03-11 复旦大学 亚阈值6管存储单元
US9490008B1 (en) * 2014-08-12 2016-11-08 Skan Technologies Corporation 9T, 8T, and 7T Bitcells for 1R1W and single port static random access memories (SRAM) with single-ended read and single-ended write
CN106448725A (zh) * 2016-09-21 2017-02-22 宁波大学 一种基于FinFET器件的读写分离存储单元

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