CN1937068A - 半导体装置 - Google Patents

Abstract

根据电压电平设定信号(ZCMPE)切换高电压、中间电压及内部电源电压等内部电压的发生形态。即具体地说，在外部电源电压(EXVDD)的电压电平低的情况下，将接收比较电路的输出的电流驱动晶体管(24)和辅助驱动晶体管(31)强制地设定为导通状态，在内部电源线(10p)上生成外部电源电压。这时停止比较电路(23)的比较工作。在外部电源电压的电平高的情况下，将比较电路激活，降低外部电源电压，生成外围电源电压(VDDP)。因此，能根据外部电源电压电平生成最佳电压电平的外围电源电压。

Description

半导体装置

本申请是申请号为03136750.X、申请日为2003年5月20日、发明名称为“半导体装置”的发明专利申请的分案申请。

技术领域

本发明涉及内部装有发生内部电压的内部电压发生电路的半导体装置，特别是涉及对应于多个外部电源电压及多种阻抗规格，也能根据外部电源电压稳定地生成内部电压的内部电压发生电路。

背景技术

图36是简略地表示现有的动态随机存取存储器(DRAM)的阵列部的结构图。在图36中，对应于位线BL及ZBL和字线WL的交叉部，配置着存储单元MC。在图36中，具有代表性地示出了对应于位线BL和字线WL的交叉部配置的存储单元MC。

一般说来，在存储器阵列中，呈行列状配置存储单元MC，对应于各存储单元行配置着字线WL。另外，对应于各存储单元列配置着位线BL及ZBL对。对应于位线对中的一条位线和字线的交叉部配置着存储单元。相辅数据被传输给位线BL及ZBL。

存储单元MC包括：以电荷状态存储信息的存储电容器MQ；以及根据字线WL上的信号电压，将存储单元电容器MQ耦合在对应的位线BL(或ZBL)上的存取晶体管MT。存取晶体管MT通常由N沟道MOS晶体管(绝缘栅型场效应晶体管)构成，负偏压Vbb被供给其反向栅极。通过将负偏压Vbb供给存取晶体管MT的反向栅极，谋求存取晶体管MT的阈值电压的稳定化、降低信号线和基板区域之间的寄生电容、以及降低存取晶体管MT的漏极/源极的耦合电容。

对应于位线BL及ZBL设置着：在等待状态时，将位线BL及ZBL预充电到位线预充电电压Vbl电平，而且进行均衡的位线均衡电路BPE；以及被激活时，对位线BL及ZBL的电压进行差动放大、而且进行锁存的读出放大器SA。

对应于该读出放大器SA设置着：读出放大激活信号/SAP激活时导通，将读出放大器SA的高电平电源结点耦合在传递阵列电源电压Vdds的读出电源线上的读出激活晶体管ASPT；以及读出放大激活信号SAN激活时导通，激活时将读出放大器SA的低电平电源结点耦合在传递接地电压Vss的读出地线上的读出放大激活晶体管ASNT。

位线均衡电路BPE根据位线均衡指示信号BLEQ，将呈阵列电源电压Vdds的中间电压(Vdds/2)的位线预充电电压Vbl传递给位线BL及ZBL。

选择时，字线WL被驱动成比阵列电源电压Vdds高的电压电平的高电压Vpp电平。通过将选择字线WL驱动成高电压Vpp电平，在将阵列电源电压Vdds电平的高电平数据存储在存储电容器MQ的存储结点中时，不伴随存储单元MC的存取晶体管MT的阈值电压损失。

存储电容器MQ在与存储数据的存储结点相对的电极结点(自行延迟结点)上接收一定的自行延迟电压Vcp。通常，自行延迟电压Vcp也与位线预充电电压Vbl相同，呈阵列电源电压Vdds的中间电压(Vdds/2)的电压电平。

如上所述，在DRAM中，分别使用电压电平不同的多种电压。在外部发生这些多种电压后供给DRAM的情况下，系统的规模大，还由于外部布线的损失，系统总体的消费电流也增大。另外，在DRAM中，由于电源端子数增大，所以其封装体的尺寸增大。因此，一般说来，在DRAM内部生成这些多种电压。

图37是简略地表示与DRAM的内部电压相关联的部分的结构图。在图37中，DRAM包括：有呈行列状排列的多个存储单元(图36中的存储单元MC)的存储单元阵列902；根据来自外部的命令CMD，生成实现命令CMD指定的工作模式用的工作控制信号的控制电路904；在控制电路904的控制下被激活，根据来自外部的行地址信号RA，将对应于存储单元阵列902的地址指定的行配置的字线驱动到选择状态用的行选择电路906；有选择地被控制电路904激活，激活时检测并放大由行选择电路906选择的行上的存储单元的数据，而且进行锁存的读出放大器群908；在控制电路904的控制下工作，激活时根据来自外部的列地址信号CA，选择存储单元阵列902的地址指定的列对应的存储单元的列选择电路910；以及激活时，根据外部电源电压EXVDD，生成各种内部电压VPP、Vbb、Vbl、Vcp、Vdds、以及Vddp的内部电压发生电路900。

来自内部电压发生电路900的外围电源电压Vddp被供给控制电路904及行选择电路906。来自内部电压发生电路900的高电压Vpp还被供给行选择电路906。

在行选择电路906中，由将外围电源电压Vddp作为工作电源电压接收的行译码电路生成行选择信号，根据该行选择信号，与字驱动器相比呈高电压Vpp电平的字线选择信号被传递给对应于所选择的行配置的字线。

位线预充电电压Vbl、单元阳极电压Vcp、以及加在存储单元阵列902的基板区域上的负偏压Vbb被供给存储单元阵列902。阵列电源电压Vdds作为工作电源电压通过读出电源线被供给读出放大器群908。

通常，外围电源电压Vddp作为工作电源电压被供给列选择电路列选择电路910。可是，该列选择电路910输出的列选择信号即使呈阵列电源电压Vdds电平也可以。通常，外围电源电压Vddp呈比阵列电源电压Vdds高的电压电平。

通过用外围电源电压Vddp使控制电路904等外围电路工作，而且按照阵列电源电压Vdds使与存储单元阵列902相关联的读出放大器群908工作，而使外围电路高速工作，实现高速存取，另外保证存储单元的存取晶体管及存储单元电容器的绝缘耐压，稳定地存储数据。

在半导体装置中，随着系统规模的增大，为了防止发热等，强烈地要求低功耗。特别是在以电池为电源的携带机器的使用中，从电池寿命的观点看，也要求降低消费电流。特别是不进行数据的存取的等待状态的时间，实际上比进行数据处理的时间长，另外，在DRAM中，只要求保持数据，强烈地要求降低该等待状态时的消费电流。

作为这样的等待状态时的降低消费电流的一种方法，采用称为掉电模式的工作模式。在该掉电模式中，在与数据保持无关的地址输入缓冲电路等中，停止工作电源电压的供给。因此，与数据保持无关的电路的直流电流路径被阻断，减少电路的漏电流，降低消费电流。

在携带机器等的使用中，最近要求进一步降低等待功率，根据这样的超低等待电流的要求，采用了一种称为“深度掉电模式”的模式。在该深度掉电模式时，停止内部电压发生电路900的内部电压发生工作。但是，掉电模式是根据来自外部的命令设定的，所以电源电压被供给与接收命令CMD的命令译码器等的掉电模式解除相关联的电路。

在给出了该深度掉电模式的指示时，如图37所示，从控制电路904生成断电信号PCUT。该断电信号PCUT是呈外围电源电压Vddp电平的信号。由于停止从外部电源电压EXVDD生成内部电压的电路的工作，所以由电平变换电路915将该断电信号PCUT变换成振幅呈外部电源电压EXVDD电平的断电允许信号PCUTe。该断电允许信号PCUTe被供给行选择电路906及列选择电路910等外围电路，各外围电路的电流路径被阻断。

在控制电路904内，该断电允许信号PCUTe还被供给进行与深度掉电模式相关联的工作控制的电路以外的部分，阻断该电流路径。

深度掉电模式时，在必要的电路部分以外，不消费电流，还由于阻断电流路径，所以能防止漏电流的发生，能极大地降低消费电流。

在各种各样的系统中使用DRAM。系统中存在各种电源电压。例如，作为外部电源电压EXVDD，有3.3V及2.5V。另外，作为接口，除了LVTTL等以外，还有1.8VIO接口。在该1.8VIO接口中，外部电源电压为2.5V或3.3V时，输入信号的振幅被设定为1.8V。根据输出电源电压VDDQ，VIH及VIL被设定为0.8VDDQ/0.2VDDQ。

在DRAM中，在对应于这样的各种外部电源电压，用同一电路结构生成了内部电压的情况下，由于内部电压发生电路的工作条件随着外部电源电压电平的不同而不同，所以存在不能有效地生成呈最佳电压电平的内部电压的问题。

另外，在根据各个外部电源电压电平或接口规格，设计了内部电压发生电路的情况下，由于只对应于外部电源电压的电压电平，所以主要的内部电路结构相同，有必要只制作内部电压发生电路的结构不同的多种芯片，出现制造效率低、成本高的问题。

因此，从产品管理及成本的观点看，最好在主工序中对应于多种外部电源电压/接口，制作公共电路部分，通过屏蔽布线或焊接区的电压的固定，实现对应于外部电源电压电平或接口规格的内部电压发生电路。

发明内容

本发明的目的在于提供一种能与外部电源电压电平及接口规格无关地稳定地生成内部电压的半导体装置。

本发明的另一个目的在于提供一种能根据所使用的外部电源电压电平，有效地生成所希望的电压电平的内部电压的半导体装置。

本发明的第一种观点的半导体装置包括：激活时，对来自基准电压发生电路的基准电压和内部电压进行比较，输出对应于该比较结果的信号的比较电路；根据该比较电路的输出信号，从电源结点将电流供给内部电压线，生成内部电压的驱动电路；根据内部电压电平设定信号，使比较电路的比较工作停止，将其输出信号固定在规定的电压电平，将驱动电路设定在恒常导通状态用的比较控制电路；以及根据内部电压电平设定信号，将内部电压线耦合在电源结点上的辅助晶体管。

本发明的第二种观点的半导体装置包括：接收第一电源电压作为工作电源电压，响应模式设定信号有选择地激活，根据外部信号生成第一内部信号的第一输入电路；接收第二电源电压作为工作电源电压，响应模式设定信号有选择地激活，根据外部信号生成第二内部信号的第二输入电路；将来自第二输入电路的第二内部信号变换成第一电源电压电平的振幅信号，生成第三内部信号的电平变换电路；以及接收第一电源电压作为工作电源电压，根据第一及第三内部信号，生成传递给内部电路的第四内部信号的输入门电路。该输入门电路在第一及第二输入电路非激活时，根据该非激活的输入电路的输出信号，作为缓冲电路工作，对激活的电平变换电路或第一输入电路的输出信号进行缓冲处理。

本发明的第三种观点的半导体装置包括：连接在接收第一控制信号的第一控制信号输入结点和第一内部结点之间的第一电容元件；根据第一内部结点的电压电平，将第二及第三内部结点分别预充电到外部电源电压电平的第二及第三晶体管；连接在输入第二控制信号的第二控制信号输入结点和第二内部结点之间的第二电容元件；根据第二内部结点的电压电平有选择地导通，导通时在第三内部结点和输出结点之间传递电荷的输出晶体管；接收外部电源结点的电源电压及第一内部电压结点的电压作为工作电源电压，根据第三控制信号驱动第四内部结点的驱动电路；连接在第四内部结点和第三内部结点之间的第三电容元件、第四电容元件；以及在接收第五控制信号的第四控制信号输入结点和第三内部结点之间、或者在第四控制信号输入结点和第一内部电压结点之间有选择地而且固定地连接第四电容元件的布线。

通过将驱动电路设定为经常导通状态、而且将辅助晶体管设定为导通状态，能增加对内部电压线的供给电流量，在外部电源结点被耦合在内部电压线上的情况下，能稳定地将外部电源电压传递给内部电压线。

另外，由于在输入电路中，对第二输入电路的输出信号进行电平变换，根据第一输入电路的输出信号及电平变换电路的输出信号，生成内部信号，所以即使在输入接口不同的情况下，通过将一个输入电路激活，能稳定地生成内部信号。

另外，由于在生成内部电压的情况下，并联连接电容元件供给电荷，所以在外部电压高的情况下，能有足够的能力供给电荷，能稳定地生成所希望的电压电平的内部电压。

另外，由于用电容元件变更驱动电路的两个工作电源电压中一者的电压电平，所以能通过电容耦合，进行两个阶段的升压工作，能在内部结点上产生大的电压电平变化，即使在外部电源电压电平低的情况下，也能稳定地生成所希望的电压电平的内部电压。

另外，由于能变更地设定电容元件的连接，所以能实现用对应于外部电源电压电平的最佳能力发生内部电压的内部电压发生电路。

附图说明

图1是简略地表示本发明的实施形态1的内部电压发生电路的结构图。

图2是表示图1所示的基准电压发生电路的结构之一例图。

图3是表示图1所示的外围有源VDC的结构之一例图。

图4是表示图1所示的发生电压电平设定信号的部分的结构之一例图。

图5是简略地表示电压电平设定信号发生部的变更例的结构图。

图6是表示图1所示的阵列有源VDC及输入有源VDC的结构之一例图。

图7是表示图1所示的等待VDC的结构之一例图。

图8是表示本发明的实施形态2的输入电路的结构图。

图9是表示对图8所示的输入电路的电源供给的形态的图。

图10是表示对图8所示的输入电路的电源供给的形态的图。

图11是简略地表示本发明的实施形态3的内部电压发生部的结构图。

图12是表示本发明的实施形态3的变更例的图。

图13是简略地表示本发明的实施形态4的断电允许信号发生部的结构图。

图14是表示图13所示的断电允许信号发生部的工作的信号波形图。

图15是表示本发明的实施形态5的内部状态设定信号发生部的结构图。

图16是表示本发明的实施形态6的阵列有源VDC的结构图。

图17是表示图16所示的阵列有源VDC的工作的信号波形图。

图18是简略地表示备有本发明的实施形态6的阵列有源VDC的半导体存储装置的主要部分的结构图。

图19是表示图18所示的过激控制电路的结构之一例图。

图20是表示本发明的实施形态6的中间电压发生部的结构图。

图21是表示本发明的实施形态7的高压发生部的结构图。

图22是表示图21所示的高压发生电路的工作的信号波形图。

图23是简略地表示图21所示的MOS电容器的剖面结构图。

图24是表示图21所示的发生输出门控制信号的部分的结构之一例图。

图25是表示图24所示的输出门控制信号发生部的工作的信号波形图。

图26是表示本发明的实施形态7的高压发生电路的变更例的结构图。

图27是简略地表示本发明的实施形态8的高压发生电路的结构图。

图28是表示本发明的实施形态8的高压发生电路的变更例的结构图。

图29是表示本发明的实施形态8的高压发生电路的变更例2的结构图。

图30是简略地表示图29所示的连接控制信号发生部的结构图。

图31是表示图30所示的负电压发生电路的结构之一例图。

图32是表示图30所示的高压发生电路的结构之一例图。

图33是表示本发明的实施形态9的高压发生控制部的结构图。

图34是表示本发明的实施形态9的高压发生控制部的变更例的图。

图35是表示本发明的实施形态9的基准电压发生电路的结构之一例图。

图36是简略地表示现有的半导体存储装置的阵列部的结构图。

图37是简略地表示现有的半导体存储装置的总体结构图。

具体实施方式

图1是简略地表示本发明的实施形态1的内部电压发生电路的结构图。图37所示的内部电压发生电路900中包括该图1所示的内部电压发生电路。

在图1中，内部电压发生电路包括：生成恒定电流ICST的恒定电流发生电路1；接收外部电源电平指定信号ZCMPE和断电允许信号PCUTe的OR电路6；在控制输入端DIS接收OR电路6的输出信号，OR电路6的输出信号呈非激活状态(低电平)时工作，生成外围基准电压Vrefp的外围基准电压发生电路2p；在被供给控制输入端DIS的断电允许信号PCUTe非激活时工作，生成阵列基准电压Vrefs的阵列基准电压发生电路2s；以及在被供给控制输入端DIS的断电允许信号PCUTe非激活时工作，生成输入基准电压Vrefi的输入基准电压发生电路2I。

根据对该半导体装置使用的外部电源电压EXVDD的电压电平，固定地设定外部电源电平指定信号ZCMPE。即，外部电源电压EXVDD例如在较低的2.5V的情况下，外部电源电平指定信号ZCMPE被设定成高电平，外部电源电压EXVDD例如在较高的3.3V的情况下，外部电源电平指定信号ZCMPE被设定成低电平。通过屏蔽布线或焊接区的电压固定，设定该外部电源电平指定信号ZCMPE的电压电平。

与以往相同，在指定了深掉电模式时，断电允许信号PCUTe被设定为高电平。可是，在深掉电模式时，停止发生阵列基准电压Vrefs、外围基准电压Vrefp、以及输入基准电压Vrefi。在深掉电模式时，有必要受理解除深掉电模式的命令，使进行深掉电模式的解除工作的电路工作。如后面所述，在深掉电模式时，根据外部电源电压从另一路径生成外围电源电压，作为工作电源电压供给与该深掉电模式的设定/解除相关联的控制电路。

内部电压发生电路还包括：根据外围基准电压Vrefp，在外围电源线10p上生成外围电源电压VDDP的外围电源电路3；根据阵列基准电压Vrefs，在阵列电源线10s上生成阵列电源电压(读出电源电压)VDDS的阵列电源电路4；以及根据输入基准电压Vrefi，在输入电源线10i上生成输入电源电压VDDI的输入电源电路5。

根据图37所示的外围电源电压Vddp，外围电源线10p上的外围电源电压VDDP被供给外围电路。根据图37所示的读出电源电压Vdds，阵列电源电压VDDS被供给读出放大器群等。接口规格例如为1.8VIO接口时，生成输入电源电压VDDI，作为工作电源电压被供给输入电路初级的输入缓冲器。输出电源电压VDDQ输出专用，被从外部供给输出电路。

外围电源电路3包括：响应被供给控制输入端AIN及BIN的阵列激活信号ACT及外部电源电平指定信号ZCMPE，有选择地被激活，激活时根据外围基准电压Vrefp，在外围电源线10p上生成外围电源电压VDDP的外围有源VDC(降压电路)3a；根据被供给控制输入端CIN的信号，有选择地被激活，激活时，在外围电源线10p上生成外围电源电压VDDP的外围等待VDC3s。

外围等待VDC3s工作时，用大电流驱动力将电流供给外围电源线10p，即使由于内部工作致使外围电源电压VDDP被消费，也能将其电压电平维持在规定的电压电平。

外围等待VDC3s在被设定为工作状态的情况下，用小电流驱动力将电流供给外围电源线10p，防止在等待状态时，外围电源电压VDDP由于漏电流等致使其电压电平下降。

与外围基准电压发生电路2p相同，接收外部电源电平指定信号ZCMPE和断电允许信号PCUTe的OR门6的输出信号被供给该外围等待VDC3s的控制输入端CIN。这些外围有源VDC3a及外围等待VDC3s工作时，对外围基准电压Vrefp和外围电源电压VDDP进行比较，根据其比较结果，从外部电源结点将电流供给外围电源线10p，将外围电源电压VDDP维持在与外围基准电压Vrefp的电压电平对应的电压电平。

在被供给控制输入端AIN的阵列激活信号ACT呈激活状态、而且被供给控制输入端BIN的外部电源电平指定信号ZCMPE呈低电平时，外围有源VDC3a被激活，生成外围电源电压VDDP。在外部电源电平指定信号ZCMPE及断电允许信号PCUTe都呈低电平时，外围等待VDC3s被激活，在选择存储单元的有源循环及存储单元选择结束后的等待循环时工作，生成外围电源电压VDDP。

阵列电源电路4包括：被供给控制输入端AIN的阵列激活信号ACT激活时工作，对阵列电源电压VDDS和阵列基准电压Vrefs进行比较，根据其比较结果，从外部电源结点将电流供给阵列电源线10s的阵列有源VDC4a；以及被供给控制输入端CIN的断电允许信号PCUTe非激活时(呈低电平时)工作，根据阵列基准电压Vrefs和阵列电源电压VDDS的比较结果，从外部电源结点将电流供给阵列电源线10s的阵列等待VDC4s。

外部电源电平指定信号ZCMPE不供给阵列电源电路4。因为外部电源电压EXVDD例如即使为2.5V及3.3V，阵列电源电压VDDS例如为2.0V，对于外部电源电压EXVDD的任意的电压电平来说，外部电源电压EXVDD都会下降，有必要生成电源电压VDDS。

输入电源电路5包括：被供给控制输入端AIN的信号呈激活状态时被激活，对输入基准电压Vrefi和输入电源电压VDDI进行比较，根据其比较结果，将电流供给输入电源线10i的输入有源VDC5a；以及被供给控制输入端CIN的信号呈低电平时被激活，对输入基准电压Vrefi和输入电源电压VDDI进行比较，根据其比较结果，将电流供给输入电源线10i的输入等待VDC5s。

接收阵列激活信号ACD和模式选择信号MLV的门电路7的输出信号被供给输入有源VDC5a。阵列激活信号ACD呈高电平、而且模式选择信号MLV呈低电平时，该门电路7输出呈高电平的信号。模式选择信号MLV呈低电平时，指定1.8VIO(接口)模式。接收模式选择信号MLV和断电允许信号PCUTe的OR门8的输出信号被供给输入等待VDC5s的控制输入端CIN。

OR电路6及8和门电路7接收外部电源电压作为工作电源电压，根据呈外部电源电压电平的断电允许信号PCUTe或模式选择信号MLV，分别生成控制信号。

内部电压发生电路还包括：使模式选择信号MLV反相的反相器11；以及反相器11的输出信号呈低电平时导通、导电性地连接外围电源线10p和输入电源线10i的连接门12。在图1中，连接门12由P沟道MOS晶体管构成。可是，该连接门12也可以由CMOS传输门构成。

即，模式选择信号MLV呈低电平时，连接门12呈非导通状态，分别生成外围电源电压VDDP及输入电源电压VDDI。另一方面，如果模式选择信号MLV呈高电平，则连接门12导通，导电性地连接外围电源线10p和输入电源线10i。在此情况下，用外围电源电压VDDP作为输入电源电压VDDI(因为输入电源电路5保持非工作状态)。

即，该模式设定信号MLV呈高电平时，作为接口指定LVTTL模式，模式设定信号MLV呈低电平时，指定1.8VIO模式。在LVTTL模式中，输入信号的高电平VIH为2.0V，低电平VIL为0.8V。另一方面，在1.8VIO模式中，输入信号呈高电平，但比LVTTL电平低。

因此，在该模式设定信号MLV被设定成低电平的情况下，使输入电源电路5工作，生成对应于1.8VIO模式的输入电源电压VDDI。另一方面，在模式设定信号MLV呈高电平、指定LVTTL模式的情况下，使输入电源电压VDDI和外围电源电压VDDP为同一电压电平，停止输入电源电路5的工作。因此，降低了LVTTL模式时的功耗。

图2是表示图1所示的基准电压发生电路2p、2s及2i的结构之一例图。这些基准电压发生电路2p、2s及2i具有同样的结构，所以在图2中，具有代表性地示出了一个基准电压发生电路2。

在图2中，基准电压发生电路2包括：耦合在外部电源结点上，供给恒定电流I0的恒定电流源20a；连接在恒定电流源20a和输出结点20f之间，而且其栅极连接在控制输入端DIS上的P沟道MOS晶体管20b；其一端连接在输出结点20f上的电阻元件20c；连接在电阻元件20c和接地结点之间，而且其栅极连接在接地结点上的P沟道MOS晶体管20d；以及连接在输出结点20f和接地结点之间，而且其栅极连接在控制输入端DIS上的N沟道MOS晶体管20e。

在该基准电压发生电路2中，被供给控制输入端DIS的信号呈低电平时，MOS晶体管20b呈导通状态，MOS晶体管20e呈非导通状态。MOS晶体管20d用二极管模式工作，导通时，产生其阈值电压的绝对值Vtp的电压降。利用该MOS晶体管20d时，外部电源电压EXVDD上升，MOS晶体管20d的源极电位超过电压Vtp之前，使来自输出结点20f的电压Vref随着外部电源电压EXVDD而上升。因此，外部电源接通时，高速地使基准电压Vref的电压电平上升。

因此，被供给该控制输入端DIS的信号呈低电平时，来自输出结点20f的基准电压Vref的电压电平由下式给出

Vref＝I0·R+Vtp

式中，R表示电阻元件20c的电阻值。

被供给该控制输入端DIS的控制信号呈高电平时，MOS晶体管20b呈非导通状态，MOS晶体管20e呈导通状态。因此，在此情况下，来自恒定电流源20a的电流供给路径被阻断，基准电压Vref利用MOS晶体管20e，被固定在接地电压电平。

该基准电压发生电路2在图1所示的外围基准电压发生电路2b的情况下，外部电源电平指定信号ZCMPE被供给控制输入端DIS。该外部电源电平指定信号ZCMPE呈高电平时，外部电源电压EXVDD例如为2.5V。在此情况下，后面将详细说明，外围电源电压VDDP被设定为与外部电源电压EXVDD相同的电压电平。因此，在此情况下，没有必要生成外围基准电压Vrefp，外围基准电压发生电路2p的工作停止。另一方面，在外部电源电压EXVDD例如为3.3V的情况下，外部电源电平指定信号ZCMPE被设定为低电平，随着该外围基准电压Vrefp使外部电源电压EXVDD下降，生成外围电源电压VDDP。

图2所示的基准电压发生电路2在阵列基准电压发生电路2s或输入基准电压发生电路2i的情况下，断电允许信号PCUTe被供给控制输入端DIS。因此，在深掉电模式时该断电允许信号PCUTe呈高电平，这些阵列基准电压发生电路2s及输入基准电压发生电路2i的基准电压发生工作停止。

在外围基准电压发生电路2p的情况下，在控制输入端DIS上接收OR电路6的输出信号，外部电源电平指定信号ZCMPE呈高电平时，与工作模式无关，基准电压发生工作停止，外围基准电压Vrefp被固定在接地电压电平。外部电源电平指定信号ZCMPE呈低电平时，OR电路6的输出信号根据断电允许信号PCUTe而呈高电平，深度掉电模式时，阵列基准电压Vrefs及输入基准电压Vrefi相同，停止发生外围基准电压Vrefp。

图3是表示图1所示的外围有源VDC3a的结构之一例图。在图3中，外围有源VDC3a包括：对外围电源电压VDDP和外围基准电压Vrefp进行比较的比较电路23；以及工作时根据比较电路23的输出信号，将电流从外部电源结点供给外围电源线10p的电流驱动晶体管24。

比较电路23包括：连接在外部电源结点和结点ND1之间、而且其栅极连接在结点ND1上的P沟道MOS晶体管23a；连接在结点ND1和结点ND3之间、而且在其栅极上接收外围电源电压VDDP的N沟道MOS晶体管23c；连接在外部电源结点和结点ND2之间、而且其栅极连接在结点ND1上的P沟道MOS晶体管23b；连接在结点ND2和结点ND3之间、而且在其栅极上接收基准电压Vrefp的N沟道MOS晶体管23d；以及连接在结点ND3和接地结点之间、而且在其栅极上接收门电路25的输出信号的N沟道MOS晶体管23e。

MOS晶体管23a及23b构成电流镜电路，流过MOS晶体管23a的电流的镜像电流通过MOS晶体管23b。在镜像比为1的情况下，在MOS晶体管23a及23b中流过相同大小的电流。

MOS晶体管23c及23d构成对外围电源电压VDDP和外围基准电压Vrefp进行比较的差动级。MOS晶体管23e作为该比较电路23的电流源晶体管工作，导通时，允许进行该比较电路23的比较工作，非导通状态时，阻断工作电流的路径，使该比较电路23的比较工作失效。

门电路25接收被供给控制输入端AIN的阵列激活信号ACT和被供给控制输入端BIN的外部电源电平指定信号ZCMPE。该门电路25在阵列激活信号ACT呈高电平、而且外部电源电平指定信号ZCMPE呈低电平时输出呈高电平的信号。因此，在外部电源电平指定信号ZCMPE呈高电平时，门电路25的输出信号被固定在低电平，禁止该比较电路23的比较工作。即，在外部电源电压EXVDD例如为较低的2.5V的情况下，该外部电源电平指定信号ZCMPE被设定为高电平，比较电路23的比较工作被禁止。

外围有源VDC3a还包括：接收被供给控制输入端BIN的外部电源电平指定信号ZCMPE的反相器26；反相器26的输出信号呈低电平时导通，将结点ND1耦合在外部电源结点上的P沟道MOS晶体管27；接收被供给控制输入端AIN的阵列激活信号ACT和被供给控制结点BIN的外部电源电平指定信号ZCMPE的门电路32的输出信号非激活时(呈低电平时)导通，将结点ND2耦合在外部电源结点上的P沟道MOS晶体管29；接收被供给控制输入端DIN的外部电源电平指定信号ZCMPE的反相器30；反相器30的输出信号呈低电平时导通，外围电源线10p导通时，耦合在外部电源结点上的P沟道MOS晶体管31；以及被供给控制输入端BIN的外部电源电平指定信号ZCMPE呈高电平时导通，导通时，将结点ND2保持在接地电压电平的N沟道MOS晶体管28。

门电路32在阵列激活信号ACT呈高电平、而且外部电源电平指定信号ZCMPE呈低电平时输出呈高电平的信号。

外部电源电平指定信号ZCMPE呈高电平时，反相器26及30的输出信号呈低电平，MOS晶体管27及31导通。另外，门电路32的输出信号呈高电平，MOS晶体管29呈非导通状态，结点ND2从外部电源结点分离。另外，MOS晶体管28呈导通状态，结点ND2被固定在接地电压电平。

在该状态下，结点ND1呈外部电源电压电平，MOS晶体管23a及23b呈截止状态。比较电路23的比较工作被锁定。

另一方面，外围电源线10p通过MOS晶体管31耦合在外部电源结点上，外围电源电压VDDP呈外部电源电压EXVDD电平。另外，由于结点ND2保持接地电压电平，所以MOS晶体管24被固定在导通状态。在只用电流驱动晶体管24、外部电源电压EXVDD低的情况下，直接连接了外部电源结点和外围电源线10p时，由于其沟道电阻而产生电压降，外围电源电压VDDP的电压电平比外部电源电压EXVDD低，不能获得必要的电压电平。在此情况下，由于沟道电阻降低，所以在增大了电流驱动晶体管24的尺寸(沟道宽度和沟道长度的比)的情况下，外部电源电平指定信号ZCMPE呈低电平时外围有源VDC3a的增益增大，容易振荡，不能稳定地生成外围电源电压VDDP。另外为了抑制振荡工作，维持比较电路23的响应性，有必要增大该比较电路23的各晶体管的电流驱动力(尺寸)，有产生比较电路23的功耗增加的问题的可能性。

与电流驱动晶体管24不同地设计MOS晶体管31，只在外部电源电平指定信号ZCMPE呈高电平时，使MOS晶体管31呈导通状态，将外围电源电压VDDP的电压电平设定在外部电源电压EXVDD电平。即使该MOS晶体管31的尺寸增大，外部电源电平指定信号ZCMPE呈低电平时，该MOS晶体管31呈非导通状态，不会影响外围有源VDC3a的电流发生工作。

因此，在电源电压EXVDD的电压电平例如为2.5V低的情况下，能用MOS晶体管24及31，将外围电源电压VDDP可靠地维持在外部电源电压EXVDD电平。另外，在外部电源电压EXVDD的电压电平高的情况下，通过电流驱动晶体管24的电流驱动，不稳定地产生振荡工作，而能生成所希望的电压电平的外围电源电压VDDP。另外，能使比较电路23的各晶体管的尺寸小，能降低消费电流(工作电流)。

另外，如图2所示，外部电源电平指定信号ZCMPE呈高电平时，比较基准电压Vrefp呈接地电压电平，MOS晶体管23d能维持非导通状态。因此，该外部电源电平指定信号ZCMPE呈高电平时，结点ND2也被固定在接地电压电平，能防止漏电流从MOS晶体管27通过MOS晶体管23c及23d流向接地结点。

在外围电路的晶体管被设计成电源电压为2.5V时其工作特性为最佳的情况下，在制造对应于3.3V的外部电源电压EXVDD的3.3V制品的情况下，将外部电源电平指定信号ZCMPE设定为低电平，使外围有源VDC3a工作，使外部电源电压EXVDD下降，生成2.5V电平的外围电源电压VDDP。另一方面，在制造适用于2.5V的外部电源电压EXVDD的2.5V制品的情况下，将该外部电源电平指定信号ZCMPE设定为高电平，直接连接外围电源线10p和外部电源结点。能用同一电路结构实现对应于多种外部电源电压的外围电源电路。

另外，外部电源电平指定信号ZCMPE呈低电平时，MOS晶体管27、28及31都呈非导通状态。在此情况下，阵列激活信号ACT呈高电平，外围电路工作时，MOS晶体管23e呈导通状态，MOS晶体管29呈非导通状态，比较电路23工作，电流驱动晶体管24根据该比较电路23的输出信号，将电流供给外围电源线10b。

阵列激活信号ACT呈低电平时，MOS晶体管23e呈非导通状态，MOS晶体管31呈导通状态，结点ND2被设定为外部电源电压EXVDD电平，电流驱动晶体管24呈非导通状态。

图4是表示发生外部电源电平指定信号ZCMPE的部分的结构之一例图。在图4中，外部电源电平指定信号发生部包括其连接路径利用金属布线35a设定在外部电源结点或接地结点两者中的任意一者上的金属开关35。通过设定该金属开关35的连接路径，能固定地设定外部电源电平指定信号ZCMPE的电压电平。该金属布线35a是屏蔽布线，通过切片工序形成。在图4中，作为一例示出了金属布线35a被耦合在外部电源结点上，生成呈高电平的外部电源电平指定信号ZCMPE的状态。因此，在切片工序中，通过设定该金属布线35a的连接路径，用同一芯片结构的DRAM，能制造与3.3V制品及2.5V制品等不同的外部电源电压电平对应的制品。

图5是简略地表示发生外部电源电平指定信号ZCMPE的部分的另一结构图。在图5中，外部电源电平指定信号发生部包括焊接区40；以及根据该焊接区40的电压电平，生成外部电源电平指定信号ZCMPE的ZCMPE发生电路41。焊接区40焊接时，根据设定为外部电源电压及接地电压两者中的某一者，决定ZCMPE发生电路41的内部结构。基本上，该ZCMPE发生电路41包括锁存焊接区40的电位的锁存电路。即，在该ZCMPE发生电路41中，焊接区40被连接在外部电源结点或接地结点上，或者设定为开放状态。

另外，该外部电源电平指定信号ZCMPE也可以用能熔断的连接元件，从设定其输出信号的电压电平的程序电路生成。

另外，外部电源电平指定信号ZCMPE的高电平是外部电源电压EXVDD电平，图3所示的反相器26及30和门电路32接收外部电源电压EXVDD作为工作电源电压。门电路25也可以接收外围电源电压VDDP作为工作电源电压。

图6是表示图1所示的阵列有源VDC4a及输入有源VDC5a的结构之一例图。这些阵列有源VDC4a及输入有源VDC5a有相同的结构，所以在图6中，示出了阵列有源VDC4a的结构，将输入有源VDC5a的结构要素的参照标号示于括弧内。

在图6中，阵列有源VDC4a包括：被供给控制输入端AIN的信号呈高电平时被激活，对阵列电源线10s上的阵列电源电压VDDS和阵列基准电压Vrefs进行比较的比较电路50；根据比较电路50的输出信号，将电流从外部电源结点供给阵列电源线10s的电流驱动晶体管51；以及被供给控制输入端AIN的信号呈低电平时导通，将电流驱动晶体管51的栅极结点ND4维持在外部电源电压EXVDD电平的P沟道MOS晶体管52。

在该阵列有源VDC4a的结构中，比较电路50由电流镜像型差动放大电路构成，被供给控制输入端AIN的信号呈高电平时，通过比较电路50的比较工作，在结点ND4上出现与阵列基准电压Vrefs和阵列电源电压VDDS的差对应的电压电平的信号。电流驱动晶体管51根据该结点ND4上的信号，将电流从外部电源结点供给阵列电源线10s。因此，在该结构中，阵列电源电压VDDS被维持在阵列基准电压Vrefs的电压电平。

被供给控制输入端AIN的信号呈低电平时，在比较电路50中，流过工作电流的路径被阻断，停止比较工作。另外，MOS晶体管52导通，结点ND4被维持在外部电源电压EXVDD电平，电流驱动晶体管51呈非导通状态。因此，具有较大的电流驱动力的阵列有源VDC4a在内部电路工作时(如后面所述，读出工作时)工作，用大的电流驱动力生成阵列电源电压VDDS，防止其电压电平的下降。

在输入有源VDC5a的情况下，电流驱动晶体管51根据输入电源线10i上的输入电源电压VDDI和输入基准电压Vtefi的差，将电流供给输入电源线10i，将输入电源电压VDDI的电压电平设定为输入基准电压Vrefi的电压电平。

在阵列有源VDC4a中，阵列激活信号ACT被供给控制输入端AIN。另一方面，在输入有源VDC5a的情况下，图1所示的门电路7的输出信号被供给其控制输入端AIN。因此，在模式设定信号MLV被设定为高电平、输入接口被设定为LVTTL模式的情况下，该输入有源VDC5a的工作停止。在该状态下，如图1所示，输入电源电压VDDI和外围电源电压VDDP被设定为同一电压电平。另一方面，在模式设定信号MLV被设定为低电平、指定了1.8VIO模式作为接口模式的情况下，该输入有源VDC5a根据阵列激活信号ACT有选择地被激活。

模式选择信号MLV与外部电源电平指定信号ZCMPE相同，通过屏蔽布线或焊接区选择性的导线连接，设定其电压电平。

另外，在发生输入基准电压Vrefi的输入基准电压发生电路2i中，断电允许信号PCUTe被供给其控制输入端DIS。可是，接收断电允许信号PCUTe和模式设定信号MLV的门电路的输出信号也可以供给该输入基准电压发生电路2i的控制输入端DIS。即，模式设定信号MLV被设定为高电平，指定了LVTTL模式时，没有必要生成输入电源电压VDDI，所以该输入基准电压发生电路2i的基准电压发生工作停止。因此，能降低消费电流。作为将信号供给该输入基准电压发生电路2i的控制输入端DIS的门电路，也可以使用OR电路。

图7是表示图1所示的等待VDC3s、4s及5s的结构之一例图。这些等待VDC3s、4s及5s有相同的结构，所以在图7中，代表性地示出了一个等待VDC。在图7中，等待VDC包括：被供给控制输入端CIN的信号呈高电平时被激活，激活时，对基准电压Vref(Vrefi、Vrefp、Vrefs)和电源电压VDD(VDDI、VDDP、VDDS)进行比较的比较电路60；根据比较电路60的输出信号，将电流从外部电源结点供给内部电压线(10i、10p、10s)的电流驱动晶体管61；以及被供给控制输入端CIN的信号呈低电平时导通，导通时将外部电源电压EXVDD传递给电流驱动晶体管61的栅极结点ND5的P沟道MOS晶体管62。

在外围等待VDC3a的情况下，图1所示的OR门6的输出信号被供给控制输入端CIN。因此在外围等待VDC3a的情况下，断电允许信号PCUTe及外部电源电平指定信号ZCMPE都呈高电平时被激活，根据基准电压Vref和内部电源电压VDD的差，调整内部电源电压VDD的电压电平。即，在外部电源电压例如为2.5V、外部电源电平指定信号ZCMPE被设定为高电平的情况下，外围等待VDC3a的工作停止，另外在外部电源电压EXVDD为3.3V的情况下，如果断电允许信号PCUTe被激活，则该内部电源电压发生工作停止。

在阵列等待VDC4s的情况下，断电允许信号PCUTe被供给其控制输入端CIN。因此，只在深度掉电模式时，该阵列等待VDC4s停止阵列电源电压VDDS的发生工作。

在输入等待VDC5s的情况下，接收模式设定信号MLV和断电允许信号PCUTe的OR门的输出信号被供给控制输入端CIN。因此，在指定LVTTL模式、模式设定信号MLV呈高电平时及深度掉电模式时，如果断电允许信号PCUTe被设定为高电平，则该输入等待VDC5s停止输入电源电压VDDI的发生工作。

如上所述，如果按照本发明的实施形态1，则根据电源电平指定信号、模式设定信号、以及断电允许信号，有选择地将等待VDC及有源VDC激活，根据各工作模式/外部电源电压电平，只使必要的电路工作，能降低功耗，稳定地生成必要的电压电平的内部电源电压。

特别是在外围电源电路中，设有在外部电源电压例如为2.5V时直接连接传递外围电源电压VDDP的外围电源线和外部电源结点用的专用辅助驱动晶体管，不使响应比较电路的输出而工作的电流驱动晶体管的沟道电阻下降，能将外围电源电压设定为外部电源电压电平，不会对该外部电源电压为3.3V时的外围电源电路的工作特性产生不良影响，能稳定地生成所希望的电压电平的外围电源电压。

另外，指定了该1.8VIO接口模式时，使发生输入电源电压的电路的工作停止，连接外围电源线和输入电源线，能降低1.8VIO接口模式时的功耗，生成必要的电压电平的内部电源电压。

[实施形态2]

图8是表示本发明的实施形态2的输入电路的结构之一例图。在图8中，在根据外部信号生成内部信号的信号输入部中，相对于公用的外部信号EXSG，设有接收外围电源电压VDDP作为工作电源电压的输入缓冲电路72；以及接收输入电源电压VDDI作为工作电源电压的输入缓冲电路78。为了选择启动这些输入缓冲电路72及78中的一个，设有接收输入启动信号EN和模式设定信号MLV的门电路70及76。

门电路70在输入启动信号EN及模式设定信号MLV都呈高电平时，启动输入缓冲电路72。门电路76在输入启动信号EN呈高电平、而且模式设定信号MLV呈低电平时，启动输入缓冲电路78。

输入缓冲电路72包括：串联连接在外围电源结点和内部结点ND10之间的P沟道MOS晶体管72a及72b；以及并联连接在内部结点ND10和接地结点之间的N沟道MOS晶体管72c及72d。

门电路70的输出信号被供给MOS晶体管72a及72d的栅极，外部信号EXSG被供给MOS晶体管72b及72c的栅极。因此，在该输入缓冲电路72中，门电路70的输出信号呈高电平时，内部结点ND10由MOS晶体管72d固定在接地电压电平。门电路70的输出信号呈低电平时，MOS晶体管72d呈非导通状态，MOS晶体管72a呈导通状态，使外部信号EXSG反相的信号被输入给结点ND10。

门电路70的输出信号呈高电平时，MOS晶体管72a呈非导通状态，另外，MOS晶体管72d被设定为导通状态，内部结点ND10被固定在接地电压电平。

输入缓冲电路78包括：串联连接在输入电源结点和内部结点ND11之间的P沟道MOS晶体管78a及78b；以及并联连接在内部结点ND11和接地结点之间的N沟道MOS晶体管78c及78d。门电路76的输出信号被供给MOS晶体管78a及78d的栅极，外部信号EXSG被供给MOS晶体管78b及78c的栅极。

门电路76在启动信号EN呈高电平、而且模式设定信号MLV呈低电平时输出呈低电平的信号。

该输入缓冲电路78也与输入缓冲电路72一样，门电路76的输出信号呈低电平时，MOS晶体管78a呈导通状态，MOS晶体管78d呈非导通状态，在结点ND11上生成使外部信号EXSG反相的信号。另一方面，门电路76的输出信号呈高电平时，MOS晶体管78a呈非导通状态，MOS晶体管78d呈导通状态，不管外部信号EXSG的逻辑电平如何，结点ND11都被固定在接地电压电平。

输入电路还包括：使输入缓冲电路72的输出信号反相的CMOS反相器74；使输入缓冲电路78的输出信号反相的CMOS反相器80；根据输入缓冲器78的输出信号和反相器80的输出信号，将该反相器80的输出信号变换成其振幅呈外围电源电压VDDP电平的信号的电平变换电路82；以及接收CMOS反相器74的输出信号和电平变换电路82的输出信号，生成内部信号INSG的与电路84。

CMOS反相器74接收外围电源电压VDDP作为工作电源电压，CMOS反相器80接收输入电源电压VDDI作为工作电源电压。电平变换电路82接收外围电源电压VDDP作为工作电源电压，与电路84接收外围电源电压VDDP作为工作电源电压。

电平变换电路82包括：连接在外围电源结点和结点NG12之间、而且其栅极连接在结点ND13上的P沟道MOS晶体管82a；连接在外围电源结点和结点NG13之间、而且其栅极连接在结点ND12上的P沟道MOS晶体管82b；连接在结点ND12和接地结点之间、而且在其栅极上接收CMOS反相器80的输出信号的N沟道MOS晶体管82c；连接在结点ND13和接地结点之间、而且在其栅极上接收输入缓冲电路78的输出信号的N沟道MOS晶体管82d。

该电平变换电路82在CMOS反相器80的输出信号呈输入电源电压VDDI的高电平时，输出呈外围电源电压VDDP电平的信号。CMOS反相器80的输出信号呈低电平(接地电压电平)时，输入缓冲电路78的输出信号呈输入电源电压VDDI电平，MOS晶体管82d导通，呈低电平的信号被输出给电平变换电路82的输出结点ND13。因此，该电平变换电路82将输入缓冲电路78的呈低电平的输出信号变换成呈外围电源电压电平的信号，将呈高电平的信号变换成呈接地电压电平的信号。

与电路84包括：接收CMOS反相器74的输出信号和电平变换电路82的输出信号的与非门84a；以及使与非门84a的输出信号反相，生成内部信号INSG的反相器84b。

由该与电路84将CMOS反相器74的输出信号及电平变换电路82的输出信号合并，生成与被启动的输入缓冲电路的输出信号对应的内部信号INSG。

输入缓冲电路72及78根据模式设定信号MLV，有选择地被启动其中的一个，失效时其输出信号呈接地电压电平。CMOS反相器74及电平变换电路82分别使输入缓冲电路72及78的输出信号反相。因此，呈失效状态的输入缓冲电路的输出信号反相后被供给与电路84，与电路84根据被启动的输入缓冲电路的输出信号，生成内部信号INSG。

图9是简略地表示模式设定信号MLV呈高电平、指定了LVTTL模式时的输入缓冲电路和内部电压发生电路的状态的图。该模式设定信号MLV呈高电平时，指定LVTTL模式，输入信号的高电平VIH为2.0V，输入信号的低电平VIL为0.8V。在此情况下，如图1所示，输入电源电压发生电路5被设定为失效状态，外围电源线10p被供给输入电源线10i。输入缓冲电路72接收外围电源电压VDDP作为工作电源电压而工作，根据外部信号，通过门电路84生成内部信号INSG。在此情况下，输入缓冲电路78呈失效状态，其输出信号被固定在低电平。

在输入缓冲电路72中，根据该外围电源电压VDDP的电压电平(2.5V)，对VIH/VIL来说，使容限最佳化。因此，对LVTTL模式的输入信号，能正确地生成内部信号INSG。另外，使输入电源电压发生电路5的工作停止，能降低消费电流。

图10是简略地表示模式设定信号MLV呈低电平时的输入缓冲电路及内部电压发生电路的状态的图。该模式设定信号MLV呈低电平时，指定1.8VI/O接口模式。在该模式中，输入信号的高电平VIH及低电平VIL比LVTTL模式的电平低。例如，在该1.8VIO模式(1.8VIO接口模式)中，输入信号的H/L电平VIH/VIL例如被设定为0.65VDDQ/0.35VDDQ或0.8VDDQ/0.2VDDQ。这里，VDDQ是被供给输出电路的输出电源电压的电压电平，是等于外部电源电压电平的电压电平。外围电源电压VDDP通常为2.5V。

因此，在用该输入缓冲器72以1.8VI/O模式工作的情况下，对该输入信号电平VIH/VIL的容限不同，不能进行正确的输入信号的逻辑电平判断，不能正确地生成内部信号INSG(在1.8VI/O模式中，输入信号的逻辑电平的基准值VIH及VIL都比LVTTL模式时的电平低)。因此，该1.8VI/O模式专用时生成1.8V的输入电源电压VDDI，使输入缓冲电路78工作。在此情况下，使输入缓冲电路78的输入逻辑阈值与该1.8VI/O模式的VIH/VIL一致而最佳化。根据该输入缓冲电路78的输出信号，通过门电路84生成内部信号INSG。

在该1.8VI/O模式中，图1所示的连接门12呈非导通状态，外围电源线10p及输入电源线10s被分离，外围电源电压发生电路3及输入电源电压发生电路5都分别在外围电源线10p及输入电源线10s上生成外围电源电压VDDP及输入电源电压VDDI。

另外，外围电源电压发生电路3根据外部电源电平指定信号ZCMPE，设定成失效状态或启动状态。

如上所述，如果按照本发明的实施形态2，则分别设置LVTTL模式及1.8VI/O模式专用时工作的输入缓冲电路，根据指定的接口有选择地使这些输入缓冲电路工作，能稳定地实现用指定的接口模式进行工作的输入电路。另外，在LVTTL模式时，通过使输入电源电压发生电路的工作停止，能降低功耗。

另外，在时钟同步型半导体存储装置的情况下，输入启动信号EN相当于使内部时钟信号有效而使内部电路工作的时钟启动信号CKE。在该半导体装置中根据外部信号指定生成输入信号时，输入启动信号EN被激活。

[实施形态3]

图11是简略地表示本发明的实施形态3的内部电压发生部的结构图。在图11中，对外围电源线10p设置外围电源电压发生电路3，另外对输入电源线10i设置输入电源电压发生电路5。对阵列电源线10s设置阵列电源电压发生电路4。断电允许信号PCUTe被供给这些外围电源电压发生电路3、输入电源电压发生电路5及阵列电源电压发生电路4。在掉电模式时，由于阵列激活信号ACT呈非激活状态，所以在断电允许信号PCUTe被设定为高电平的情况下，外围电源电压发生电路3、输入电源电压发生电路5及阵列电源电压发生电路4停止其内部电源电压发生工作(参照图1)。这些外围电源电压发生电路3、输入电源电压发生电路5及阵列电源电压发生电路4的结构与前面的图1至图7所示的结构相同。

对外围电源线10p设置N沟道MOS晶体管90，该N沟道MOS晶体管90在断电允许信号PCUTe激活时导通，导通时，将外围电源线10p耦合在外部电源结点上。该MOS晶体管90有阈值电压Vthn。在使外部电源电压EXVDD下降生成外围电源电压VDDP的模式时，断电允许信号PCUTe呈高电平时，该外围电源线10p上的外围电源电压VDDP变成电压EXVDD-Vthn。

但是，在外部电源电平指定信号ZCMPE被设定为高电平、外部电源电压EXVDD例如为2.5V时，在外围电源电压发生电路3中，图3所示的MOS晶体管31呈导通状态，外围电源线10p被耦合在外部电源结点上。因此，在此情况下，与断电允许信号PCUTe的激活/非激活无关，外围电源电压VDDP被维持在外部电源电压EXVDD电平。

另一方面，外部电源电压EXVDD为3.3V时，在断电允许信号PCUTe被激活的深度掉电模式时，外围电源电压VDDP变成外部电源电压EXVDD-Vthn。

在电源接通时，如果由于噪声等的影响，断电允许信号PCUTe被激活，则外围电源电压发生电路3使外围电源电压VDDP的发生工作停止。在此情况下，即使电源接通检测信号POR未被激活，但在工作电源电压不被供给外围电路的情况下，断电允许信号PCUTe不能复位，不能在内部生成外围电源电压VDDP。在断电允许信号PCUTe被激活时，通过将外围电源线10p耦合在外部电源结点上，能将电源电压VDDP供给与掉电模式的控制相关联的外围电路。电源接通后，使该外围电路工作，使断电允许信号PCUTe复位，将电源电压发生电路3激活，生成内部外围电源电压。

电源接通时，在断电允许信号PCUTe维持在非激活状态的情况下，电源接通后，外围电源电压发生电路3工作，生成外围电源电压VDDP。

另外，在深度掉电模式时，在与深度掉电控制相关的电路以外，电流路径被阻断。另一方面，通过使供给与该深度掉电模式的控制相关联的电路的外围电源电压VDDP的电压电平比外部电源电压EXVDD低MOS晶体管90的阈值电压Vthn，来抑制该电路部分的漏电流。

对输入电源线10i设置接收模式设定信号MLV的反相器11；以及反相器11的输出信号呈低电平时导通，连接输入电源线10i和外围电源线10p的P沟道MOS晶体管12。这些反相器11和MOS晶体管12与图1所示的相同。

对输入电源线10i还设置接收反相器11的输出信号和断电允许信号PCUTe的与电路92；以及与电路92的输出信号呈低电平时导通，将外部电源结点连接在输入电源线10i上的P沟道MOS晶体管93。

模式设定信号MLV呈高电平时，指定LVTTL模式。在该LVTTL模式时，输入电源电压VDDI被设定为与外围电源电压VDDP电平相同的电压电平，输入电源电压发生电路5的工作停止。这时，与非电路92的输出信号呈高电平，MOS晶体管93呈非导通状态，供给外部电源电压EXVDD的外部电源结点和输入电源线10I分离。

另一方面，在设定了1.8VI/O模式时，模式设定信号MLV呈低电平。在此情况下，MOS晶体管12呈非导通状态，外围电源线10p和输入电源线10i分离。如果断电允许信号PCUTe呈高电平，则与非电路92的输出信号呈低电平，MOS晶体管93导通，外部电源结点和输入电源线10i连接，输入电源电压VDDI变成外部电源电压EXVDD电平。

在输入电源电压VDDI被设定为1.8V的情况下，深度掉电模式时，使该输入电源电压VDDI比1.8V低，特别是在下降到N沟道MOS晶体管及P沟道MOS晶体管的阈值电压的绝对值左右的情况下，CMOS电路有可能误工作。使用该输入电源电压VDDI的输入电路接收来自进行深度掉电模式输入及输出的指示的外部的控制信号(命令)。因此，在根据外部信号不能正确地生成内部信号的情况下，有可能不能正确地解除深度掉电模式。因此，在该深度掉电模式时，将输入电源电压VDDI设定为外部电源电压EXVDD。因此使命令输入电路正确地工作，解除深度掉电模式。

另外，电源接通时，即使断电允许信号PCUTe被错误地设定为激活状态，也能根据外部电源电压EXVDD生成输入电源电压VDDI。因此，外围电路工作，断电允许信号PCUTe复位后，能高速地根据该输入电源电压VDDI进行输入电路的初始设定。

对阵列电源线10s设置：接收断电允许信号PCUTe和外部电源电平指定信号ZCMPE的门电路95；门电路95的输出信号呈高电平时导通，连接外部电源结点EXVDD和阵列电源线10s的N沟道MOS晶体管96；接收断电允许信号PCUTe和外部电源电平指定信号ZCMPE的与电路97；与电路97的输出信号呈低电平时导通，连接外部电源结点和阵列电源线10s的N沟道MOS晶体管98。

N沟道MOS晶体管98是阈值电压低的低Vth晶体管。

外部电源电压为3.3V时，外部电源电平指定信号ZCMPE呈低电平，与电路97的输出信号被固定在呈低电平，MOS晶体管98呈非导通状态。另一方面，如果断电允许信号PCUTe呈高电平，则门电路95输出呈低电平的信号，MOS晶体管96呈导通状态。在此情况下，阵列电源电压VDDS变成电压EXVDD-Vthn(96)。这里，Vthn(96)表示MOS晶体管96的阈值电压。

另一方面，外部电源电压EXVDD例如为2.5V时，外部电源电平指定信号ZCMPE被设定为高电平，门电路95的输出信号变成低电平，MOS晶体管96变成非导通状态。另一方面，如果断电允许信号PCUTe呈高电平，则与电路97的输出信号呈高电平，MOS晶体管98导通。在该状态下，阵列电源电压VDDS变成电压EXVDD-Vth(98)。这里，Vthn(98)表示MOS晶体管98的阈值电压。

因为外部电源电压EXVDD低，所以用低Vth晶体管98，防止阵列电源电压VDDS的电压电平过低。因此，深度掉电模式时，在电流路径被阻断的情况下，该深度掉电模式解除时，在该阵列电源电压VDDS返回规定的电压(Vrefs)电平之前，能防止使用该阵列电源电压VDDS的电路的误工作。

另外，电源接通时即使断电允许信号PCUTe错误地被激活，也能按照外部电源电压EXVDD驱动阵列电源电压VDDS，另外，在电压EXVDD-Vthn(98)的电压电平为外部电源电压EXVDD附近的电压电平、断电允许信号PCUTe的非激活转移时，能对使用阵列电源电压的电路进行初始设定。

因此，能降低深度掉电模式时的消费电流，可靠地、正确地进行深度掉电模式的输出，正确地使内部电路工作。另外，电源接通时即使断电允许信号PCUTe错误地被激活，也能可靠地根据外部电源电压生成内部电源电压。

另外，与电路92及97、门电路95、以及反相器11用外部电源电压EXVDD作为工作电源电压进行工作。

[变更例]

图12是简略地表示本发明的实施形态3的变更例的图。在图12中，对阵列电源线10s设置：接收断电允许信号PCUTe和外部电源电平指定信号ZCMPE的与电路100；以及与电路100的输出信号呈低电平时导通，将阵列电源线10s连接在外部电源结点上的P沟道MOS晶体管102。与图11所示的结构相同，对该阵列电源线10s还设置门电路95及N沟道MOS晶体管96。

在图12所示的结构中，外部电源电压EXVDD例如为2.5V时，外部电源电平指定信号ZCMPE被设定为高电平。如果断电允许信号PCUTe被激活，则相应地MOS晶体管102导通，阵列电源电压VDDS被设定为外部电源电压EXVDD电平。在此情况下，在深度掉电模式时，由于阵列电源电压VDDS被设定为比外部电源电压EXVDD为3.3V时还低的电压电平，所以能获得与前面的图11所示的结构相同的效果，深度掉电模式解除时或断电允许信号的非激活转移时，能使利用阵列电源电压的电路正确地而且稳定地工作。

外部电源电平指定信号ZCMPE被设定为低电平时，在断电允许信号PCUTe被激活时，MOS晶体管96导通，将电压EXVDD-Vthn(96)传递给阵列电源线10s。因此，与图11所示的结构相同，能将比外部电源电压低的电压供给使用阵列电源电压的电路，能使阵列电源电压系统的电路稳定地工作。

另外，对外围电源线10p及输入电源线10i设置的结构与图11所示的结构相同。

如上所述，如果按照本发明的实施形态3，则深度掉电模式时，通过将内部电源电压设定为与外部电源电压电平对应的电压电平，在深度掉电模式解除时，能根据来自外部的深度掉电模式输出命令，使内部电路正确地工作。

另外，外部电源接通时即使断电允许信号PCUTe错误地被激活，但如果外部电源电压达到一定的电压电平以上，则能可靠地使断电允许信号PCUTe复位，生成内部电源电压。

[实施形态4]

图13是简略地表示本发明的实施形态4的电源控制部的结构图。在图13中，电源控制部包括：检测外围电源电压VDDP的接通的外围电源接通检测电路110；外围电源接通检测信号/PORP激活时其内部状态复位，再根据来自外部的命令CMD，生成断电信号PCUT的外围电路112；将来自外围电路112的断电信号PCUT变换成呈外部电源电压EXVDD的振幅的信号的电平变换电路114；使电平变换电路114的输出信号反相的CMOS反相器116；检测外部电源电压EXVDD的接通的外部电源接通检测电路118；以及接收来自外部电源接通检测电路118的外部电源接通检测信号/POREX和CMOS反相器116的输出信号，生成断电允许信号PCUTe的与电路120。

外围电路112接收外围电源电压VDDP作为工作电源电压。CMOS反相器116及与电路120接收外部电源电压EXVDD作为工作电源电压。

电平变换电路114使从外围电路112输出的断电信号PCUT的逻辑电平反相，而且变换其振幅。

如果外围电源电压VDDP达到规定的电压电平以上或稳定在规定的电压电平，则外围电源接通检测电路110将外围电源接通检测信号/PORP设定为高电平。

如果外部电源电压EXVDD达到规定的电压电平或稳定在规定的电压电平，则外部电源接通检测电路118将外部电源接通检测信号/POREX设定为高电平。

根据外部电源电压EXVDD，生成外围电源电压VDDP。因此，外部电源电压EXVDD接通时，由于外围电源电压VDDP未达到规定的电压电平，所以从外围电路112输出的断电信号PCUT的逻辑电平呈不稳定状态。该断电信号PCUT的逻辑电平增大，在电平变换电路114中，如果其输出信号被驱动成低电平，则CMOS反相器116的输出信号变成高电平。在此情况下，外部电源接通检测信号/POREX如果维持低电平，则来自与电路120的断电允许信号PCUTe被固定在低电平。因此，断电允许信号PCUTe随着外部电源接通时呈不稳定状态的断电信号PCUT而被激活，能防止内部电源电压发生电路的内部电压发生工作停止，外部电源电压接通时能稳定地生成包括内部电源电压的内部电压。

即，如图14所示，外部电源电压EXVDD接通时，外部电源接通检测信号/POREX在外部电源电压EXVDD达到规定的电压电平或稳定之前呈低电平，在此期间，能可靠地将断电允许信号PCUTe设定为低电平。

另外，如图14所示，外部电源电压EXVDD接通后，外围电源电压VDDP的电压电平的上升比该外部电源电压EXVDD慢(特别是在3.3V模式时：外部电源电平指定信号ZCMPE被设定为低电平时)。在此情况下，来自外围电源接通检测电路110的外围电源接通检测信号/PORP在外围电源电压VDDP稳定之前维持低电平。

该外围电源电压VDDP呈不稳定状态时，来自外围电路112的断电信号PCUT的逻辑电平呈不稳定状态。因此该断电信号PCUT的电位电平上升，如果电平变换电路114的输出信号呈低电平，则CMOS反相器116的输出信号变成高电平。因此，在此情况下，外部电源接通检测信号/POREX呈低电平，来自与电路120的断电允许信号PCUTe维持低电平，外围电源电压VDDP随着外部电源电压EXVDD的上升而被驱动到规定的电压电平。该外围电源电压VDDP如果达到规定的电压电平，则外围电路112的内部状态稳定，该断电信号/PORP的状态确定，被驱动成接地电压电平(由于外围电源接通检测信号/PORP呈低电平，所以根据该外围电源接通检测信号/PORP，外围电路112的内部状态被可靠地设定为初始状态)。

该外围电源接通检测信号/PORP上升到高电平后，外部电源接通检测信号/POREX上升到高电平。因此，断电信号PCUT被可靠地设定为低电平后，能将与电路120作为缓冲电路工作，能根据来自外部的深度掉电模式指示，将断电允许信号PCUTe激活。

另外，外部电源电压EXVDD接通后，也可以考虑外围电源电压VDDP达到规定电压电平的时间，在适当的时间内规定该外部电源接通检测信号/POREX的非激活。即外部电源电压EXVDD稳定后，如果经过了规定时间，则将该外部电源接通检测信号/POREX驱动成高电平。因此，断电信号PCUT复位后，通过将外部电源接通检测信号/POREX驱动成高电平，能可靠地防止电源接通时断电允许信号PCUTe被错误地激活。

外部电源接通检测电路118及外围电源接通检测电路110的结构能利用通常的电源接通检测电路，例如通过用延迟电路延迟其输出信号至高电平的上升时间，能按照规定的时序，将这些电源接通检测信号/PORP及/POREX驱动到高电平。

如上所述，如果按照本发明的实施形态4，则外部电源接通时，用外部电源电压的接通检测信号，将断电允许信号维持在复位状态，电源接通后，能可靠地根据该外部电源电压生成内部电源电压，另外能可靠地用快的时序，将内部电源电压驱动成规定的电压电平。

[实施形态5]

图15是简略地表示本发明的实施形态5的模式设定信号发生部的结构之一例图。在图15中，模式设定信号发生部包括：使连接在焊接区130上的结点ND20上的信号反相的反相器131；使反相器131的输出信号反相后生成模式设定信号MOD的反相器132；根据反相器131的输出信号，将结点ND20耦合在接地结点上的N沟道MOS晶体管133；接收断电允许信号PCUTe的反相器134；以及根据反相器134的输出信号有选择地导通，导通时将将结点ND20耦合在接地结点上的N沟道MOS晶体管135。

反相器131、132及134接收外部电源电压EXVDD作为工作电源电压。MOS晶体管135由沟道长度长的MOS晶体管构成，沟道电阻等效地增大，其电流驱动力足够小。

模式设定信号MOD例如为外部电源电平指定信号ZCMPE或模式指定信号MLV。该模式设定信号MOD还可以是设定输入输出数据的位数的字结构指定信号，或者也可以是设定快速循环等的内部工作模式的信号，通过对焊接区130的电压设定，其电压电平被固定，是固定地设定内部状态的信号即可。

在该图15所示的模式设定信号发生部中，焊接区130通过焊丝137有选择地连接在外部电源端子136上。在焊接区130通过焊丝137连接在外部电源端子136上的情况下，结点20的电压电平变成外部电源电压EXVDD电平，模式设定信号MOD也变成外部电源电压EXVDD电平的信号。在此情况下，反相器131的输出信号呈低电平，MOS晶体管133呈非导通状态。

通常工作模式时，断电允许信号PCUTe呈低电平，MOS晶体管135维持导通状态。因此，在该状态下，微小电流通过MOS晶体管135从结点ND20流到接地结点。为了使从该结点ND20通过MOS晶体管135流到接地结点的电流量足够小，使该MOS晶体管135的沟道长度足够长，能使其沟道电阻足够大。

深度掉电模式时，断电允许信号PCUTe被设定为高电平，MOS晶体管135呈非导通状态。因此，深度掉电模式时，流过结点ND20和接地结点之间的电流的路径被阻断，从外部电源端子136通过焊丝137、焊接区130、MOS晶体管135流向接地结点的电流路径被阻断，能降低深度掉电模式时的消费电流。

在焊接区130呈断开状态的情况下，MOS晶体管135在通常工作模式时呈导通状态，结点ND20被固定在接地电压电平。在此情况下，反相器131的输出信号变成高电平，MOS晶体管133导通，由反相器131及MOS晶体管133构成锁存电路，结点ND20被固定在接地电压电平。

深度掉电模式时，如果断电允许信号PCUTe被激活，则MOS晶体管135呈非导通状态。在该状态下，根据反相器131的输出信号，MOS晶体管133呈导通状态，所以结点ND20被维持在接地电压电平，模式设定信号MOD相应地被维持在低电平。

因此，在该结点ND20被设定为断开状态的情况下，通过深度掉电模式时将把结点ND20固定在规定电压电平用的MOS晶体管135设定为非导通状态，在焊接区130被耦合在电源端子上的模式时，能降低深度掉电模式时的消费电流。

另外，在焊接区130被设定为外部电源电压EXVDD电平的情况下，即使在深度掉电模式时，结点ND20也呈外部电源电压EXVDD电平，模式设定信号MOD维持高电平。另外，在焊接区130呈断开状态时，利用MOS晶体管133，结点ND20呈接地电压电平，模式设定信号MOD维持低电平。因此，在深度掉电模式时，也将防止结点ND20未接地用的MOS晶体管135设定为非导通状态，该模式设定信号MOD的逻辑电平没有任何变化。

另外，在图15所示的结构中，根据连接到焊接区130的焊丝137的有无，设定模式设定信号MOD的逻辑电平。可是，也可以根据能熔断的连接元件的熔断/非熔断，设定该模式设定信号MOD的逻辑电平。固定地设定内部结点ND20的电压电平，深度掉电模式时将防止该内部结点的未接地状态用的MOS晶体管阻断。因此，能降低深度掉电模式时的消费电流。

焊接区130在用导线连接在接地端子上的情况下，该未接地防止用的MOS晶体管被连接在外部电源结点和结点ND20之间。

如上所述，如果按照本发明的实施形态5，则在固定地设定内部状态设定信号的逻辑电平用的程序电路中，在深度掉电模式时将焊接区未接地防止用的晶体管设定为非导通状态，能降低深度掉电模式时的消费电流。

[实施形态6]

图16是表示本发明的实施形态6的阵列有源VDC4a的结构图。在图16中，阵列有源VDC4a包括：电流镜电路的P沟道MOS晶体管140及141；对阵列电源电压VDDS和阵列基准电压Vrefs进行比较的构成差动级的N沟道MOS晶体管142及143；响应被供给控制输入端AIN的阵列激活信号ACT的激活，将阵列有源VDC4a激活的N沟道MOS晶体管144；以及根据结点ND32的输出信号，将电流从外部电源结点供给阵列电源线10s的电流驱动用的P沟道MOS晶体管145。

MOS晶体管140及141的栅极连接在结点ND30上，MOS晶体管140构成电流镜电路的主级。MOS晶体管142及143分别在栅极上接收阵列电源电压VDDS及阵列基准电压Vrefs。

阵列有源VDC4a还包括过激信号ZOVR激活时导通，将阵列电源电压VDDS供给结点ND30的过激用的P沟道MOS晶体管146。过激信号ZOVR在读出放大器工作时在规定期间(例如10ns)被激活。

图17是表示图16所示的阵列有源VDC4a的工作的信号波形图。以下，参照图17说明图16所示的阵列有源VDC4a的工作。

如果指定存储单元选择工作，则阵列激活信号ACT被激活。如果该阵列激活信号ACT被激活，则阵列有源VDC4a被激活，进行阵列电源线10s上的阵列电源电压VDDS和阵列基准电压Vrefs的比较，根据该比较结果，将电流从外部电源结点供给阵列电源线10s。

进行该比较工作时，阵列基准电压Vrefs比阵列电源电压VDDS高时，MOS晶体管143的电导比MOS晶体管142的电导大，使从MOS晶体管141供给的电流放电，结点ND32的电压电平下降，电流驱动晶体管145的驱动电流增大，阵列电源电压VDDS的电压电平上升。

反之，在阵列电源电压VDDS比阵列基准电压Vrefs高的情况下，MOS晶体管142的电导比MOS晶体管143的电导大，驱动电流增大，MOS晶体管140的供给电流相应地增大。MOS晶体管143不能使从MOS晶体管141供给的电流全部放电，结点ND32的电压电平上升。相应地电流驱动晶体管145的驱动电流减少、或电流供给停止。

如果该阵列激活信号ACT被激活后经过了规定期间，则读出触发信号S0N被激活，选择存储单元数据的读出工作开始。响应该读出触发信号S0N的激活，过激信号ZOVR被激活规定期间。如果过激信号ZOVR被激活，则过激用MOS晶体管146导通，在规定期间将结点30固定在阵列电源电压VDDS电平。通过将结点30固定在阵列电源电压VDDS电平，在阵列有源VDC4a的比较电路内，等效地强制地实现阵列电源电压VDDS下降的状态，减少MOS晶体管141的供给电流，降低结点ND32的电压电平，增加电流驱动晶体管145的供给电流量。

读出放大器响应读出触发信号S0N的激活而工作，消费阵列电源线10s上的阵列电源电压VDDS，即使在其电压电平下降的情况下，电流驱动晶体管145的电流驱动力也增大，能抑制阵列电源电压VDDS的下降，能稳定地进行读出工作。

阵列电源电压VDDS例如为1.6V。在外部电源电压EXVDD为2.5V的情况下，MOS晶体管141的栅-源间的电压为0.9V，能使该MOS晶体管141的电流供给量足够小，利用MOS晶体管143的放电工作，能使结点ND32的电压电平足够低。

另一方面，在外部电源电压EXVDD为3.3V的情况下，MOS晶体管141的栅-源间的电压为-1.7V，该MOS晶体管141供给比外部电源电压EXVDD为2.5V时大的电流，抑制结点ND32的电压电平过度下降。因此，在外部电源电压EXVDD例如为3.3V高的情况下，电流被过剩地供给阵列电源线10s，能抑制该阵列电源电压VDDS电平过剩而比规定电压电平高。

图18是简略地表示本发明的实施形态6的半导体存储装置的行系统电路的结构图。

在图18中，行系统电路包括：接收来自外部的命令CMD，该命令CMD指示行选择时将阵列激活信号ACT激活的阵列激活控制电路150；响应阵列激活信号ACT的激活，按照规定的时序生成字线驱动时序信号RXT的字线驱动控制电路152；以及响应字线驱动控制电路152的输出信号，经过了规定期间后将读出触发信号S0N激活的读出控制电路154。控制电路150、152及154接收外围电源电压VDDP作为工作电源电压。

在半导体装置为与时钟信号同步工作的同步型存储器的情况下，阵列激活控制电路150与该时钟信号的例如上升边同步地取入多个外部控制信号，根据这些控制信号的逻辑电平的组合，生成内部工作控制信号。如果阵列激活信号ACT被激活，则经过规定时间后，字线驱动控制电路152及读出控制电路154分别将字线驱动时序信号RXT及读出触发信号S0N激活。如果阵列激活信号ACT例如通过施加预充电命令而被非激活，则字线驱动时序信号RXT被非激活，其次，读出触发信号S0N被非激活。

行系统外围电路包括：根据字线驱动时序信号RXT，将指定了地址的字线WL驱动到选择状态的字线选择电路160；以及根据读出触发信号S0N，生成读出放大激活信号S1N并供给读出放大器SA的读出放大激活电路162。外围电源电压VDDP及高电压Vpp被供给字线选择电路160，选择字线WL被驱动成高电压Vpp电平。

读出放大器SA包括：由进行交叉耦合的P沟道MOS晶体管构成的P读出放大器；以及由进行交叉耦合的N沟道MOS晶体管构成的N读出放大器。读出放大器SA根据该读出放大激活信号SIN的激活，N读出放大器被耦合在地线上，使低电位的位线放电到接地电压电平。

读出放大激活电路162还根据读出触发信号S0N，生成激活P读出放大器的P读出激活信号SPE，供给读出放大器SA。P读出放大器根据该P读出放大激活信号SPE，被耦合在阵列电源线10s上，将位线BL及ZBL的高电位的位线驱动成阵列电源电压VDDS电平。因此，该读出放大器SA工作时，进行位线BL及ZBL的充放电，该位线充电时消费阵列电源电压VDDS。

读出放大器SA对应于各存储单元列(位线对)配置，读出工作时，多个读出放大器SA同时进行充放电工作。为了补偿该读出工作时的位线充电电流，如图16所示，采用过激用MOS晶体管146，增大阵列有源VDC4a的电流驱动力，抑制阵列电源电压VDDS的下降。

对该阵列有源VDC4a设置过激控制电路156，该过激控制电路156响应读出触发信号S0N的激活，生成单次过激信号ZOVR。该过激控制电路156接收外部电源电压EXVDD作为工作电源电压。

通常，存储单元阵列被分割成多个行块，对包括选择存储单元的行块进行读出工作。根据读出触发信号S0N对选择行块设置的读出放大器根据读出放大激活信号S1N而被激活。

另外，在等待状态时，位线BL及ZBL利用位线预充电/均衡电路BPE，预充电到规定的位线预充电电压Vbl电平，而且进行均衡。

图19是表示图18所示的过激控制电路156的结构之一例图。在图19中，过激控制电路156包括：将读出触发信号S0N的振幅变换成外部电源电压EXVDD电平的电平变换电路156a；使电平变换电路156a的输出信号反相，而且延迟规定时间的反相/延迟电路156b；以及接收反相/延迟电路156b的输出信号和电平变换电路156a的输出信号，生成过激信号ZOVR的与非电路156c。外部电源电压EXVDD作为工作电源电压被供给反相/延迟电路156b及与非电路156c。

电平变换电路156a只进行读出触发信号S0N的振幅变换，不进行逻辑电平的变换。因此，如果读出触发信号S0N被激活、其电压电平上升，则电平变换电路156a的输出信号也上升。反相/延迟电路156b例如由奇数级的串联连接的反相器构成，经过规定时间后，根据电平变换电路156a的输出信号，将其输出信号驱动成低电平。因此，在该反相/延迟电路156b所具有的延迟时间内，与非电路156c的两个输入端呈高电平，将该过激信号XOVR驱动成低电平。

如果外部电源电压EXVDD的电压电平上升，则反相/延迟电路156b的延迟时间变短，而且与非电路156c的栅极延迟也变短。因此，在外部电源电压EXVDD变高的情况下，激信号XOVR的激活期间也变短，能使读出过激期间短，在阵列有源VDC4a中，能使其电流驱动力大的期间短，阵列电源电压VDDS能抑制过度地进行过激，能降低消费电流。

图20是表示本发明的实施形态6的发生中间电压Vbl及Vcp的中间电压电路的结构之一例图。在图20中，中间电压发生电路170包括对阵列基准电压Vrefs进行分压的分压电路；以及根据该分压电路的输出信号，生成中间电压Vbl及Vcp的输出电路。

分压电路包括：连接在基准电压输入结点ND和内部结点ND41之间的电阻元件170a；串联连接在结点ND41及ND42之间的MOS晶体管170b及170c；以及连接在结点ND42和接地结点之间的电阻元件170d。

MOS晶体管170b是N沟道MOS晶体管，其栅极及漏极连接在结点ND41上，以二极管模式工作。MOS晶体管170c是P沟道MOS晶体管，其栅极及漏极连接在结点ND42上，以二极管模式工作。

电阻元件170a及170d有足够大的电阻值，流过微小电流。因此MOS晶体管170b及170c分别以二极管模式工作，结点ND41的电压电平为Vrefs/2+Vthn，结点ND42的电压电平为Vrefs/2-Vthp。这里，Vthn表示MOS晶体管170b的阈值电压，Vthp表示MOS晶体管170c的阈值电压的绝对值。

输出电路包括：连接在外部电源结点和输出结点ND43之间、而且其栅极连接在结点ND41上的N沟道MOS晶体管170e；以及连接在结点ND43和接地结点之间、而且其栅极连接在结点ND42上的P沟道MOS晶体管170f。

由于结点ND41的电压电平比外部电源电压EXVDD低，所以MOS晶体管170e以源极跟踪模式工作，在结点ND43上将阈值电压Vthn箝位到比结点ND41的电位低的电压电平。另外，MOS晶体管170f的源极电压也是接地电压电平，比其栅极电压低，所以以源极跟踪模式工作，将结点ND43的电压Vthp箝位到比结点ND42的电压高的电压电平。

如果来自ND接点3的中间电压Vbl(或Vcp)比电压Vrefs/2低，则MOS晶体管170e导通，将电流供给结点ND43。这时，MOS晶体管170f呈非导通状态。如果中间电压Vbl(或Vcp)比电压Vrefs/2高，则MOS晶体管170e呈截止状态，另一方面，MOS晶体管170f导通，将电流从结点ND43放电到接地结点。因此，该中间电压Vbl(或Vcp)维持在Vrefs/2的电压电平。这里，假设MOS晶体管170b及170e的阈值电压的大小相等，另外MOS晶体管170c及170f的阈值电压的大小相等。

为了生成该中间电压Vbl(或Vcp)，由于使用基准电压Vrefs，所以即使过激阵列电源电压VDDS，也不受其影响，这些中间电压Vbl及Vcp的电压电平能维持在Vrefs/2的电压电平。因此，读出工作时，能将参照位线的电压电平准确地维持在中间电压Vrefs/2的电压电平。

除了过激期间以外，阵列电源电压VDDS是该基准电压Vrefs的电压电平，在由读出放大器进行的恢复工作时，存储在存储单元中的高电平数据呈电压Vrefs电平。因此，等待时，能将位线预充电电压电平准确地维持在存储单元存储数据的中间电压电平，即使采用读出过激方式，也能准确地生成呈中间电压电平的位线预充电电压Vbl及单元阳极电压Vcp。

关于单元阳极电压，存储单元电容器的蓄积电荷量也随着该单元阳极电压而变化(Q＝C·(Vcp-V(data)))。

因此，由于根据该阵列基准电压Vrefs生成单元阳极电压Vcp，所以不受读出过激的影响，关于高电平及低电平数据，能使蓄积电荷量的绝对值相等，对于高电平及低电平数据来说，存储单元选择时能使位线上出现的读出电压的绝对值相同，能稳定地进行读出工作。

如上所述，如果按照本发明的实施形态6，则读出工作时过激阵列电源电压，读出工作时，不消费阵列电源电压，能稳定地将阵列电源电压供给读出放大器。

另外，根据决定阵列电源电压的电压电平的阵列基准电压，生成位线预充电电压及单元阳极电压，根据读出过激方式，即使阵列电源电压被过激、其电压电平上升，也能稳定地维持该位线预充电电压及单元阳极电压的电压电平，能准确地进行位线的预充电，另外对于高电平数据及低电平数据来说，在位线上能生成大小相同的读出电压，能准确地进行读出工作。

[实施形态7]

图21是表示本发明的实施形态7的高压发生电路的结构图。如图18所示，在选择字线上传递高电压Vpp。

在图21中，高压发生电路包括：根据预充电控制信号PRE，将电荷供给结点ND50的电容元件180；将结点ND50的电压电平从外部电源电压箝位到其阈值电压低的电压EXVDD-Vthn的电平的N沟道MOS晶体管181；根据结点ND50的电压电平有选择地导通，导通时，将外部电源电压EXVDD传递给结点ND53的N沟道MOS晶体管182；根据结点ND50的电压电平有选择地导通，导通时，将外部电源电压EXVDD传递给结点ND51的N沟道MOS晶体管183；以及根据输出门控制信号GATEE，将电荷供给结点ND51的电容元件184。

预充电控制信号PRE是振幅呈外部电源电压EXVDD电平的信号，输出门控制信号GATEE有振幅呈高电压Vpp或2·VDDS的振幅Vg。因此结点ND51上的电压GATE在电压Vg+EXVDD和外部电源电压EXVDD之间变化。结点ND50利用MOS晶体管181，其电压的下限电平被箝位到EXVDD-Vthn，MOS晶体管182及183导通时，分别传递外部电源电压EXVDD。

高压发生电路还包括：泵控制信号ZPUMP呈低电平时导通，将外部电源电压EXVDD传递给结点ND52的P沟道MOS晶体管185；泵控制信号ZPUMP呈高电平时导通，将结点ND54的电压VBTB传递给结点ND52的N沟道MOS晶体管186；根据负升压控制信号ZVBTB，从结点ND54取出电荷的电容元件187；根据负升压预充电控制信号ZPREB，从结点ND55取出电荷的电容元件188；将结点ND55的上限电压箝位到电压Vthp电平的P沟道MOS晶体管189；以及根据结点ND55上的电压，将结点ND54预充电到接地电压电平的P沟道MOS晶体管190。

泵控制信号ZPUMP是振幅呈外部电源电压EXVDD电平的信号。负升压控制信号ZVBTB是振幅呈外部电源电压EXVDD的信号。负升压预充电控制信号ZPREB是振幅呈外部电源电压EXVDD电平的信号。

电容元件187由P沟道MOS晶体管构成，其反向栅极、源极及漏极共同连接，接收负升压控制信号ZVBTB，其栅极连接在结点ND54上。如后面所述，结点ND54被驱动成负电压电平，所以通过将结点ND54连接在其电容元件187的栅极上，防止电荷流过构成电容元件187的MOS晶体管的衬底区域。

高压发生电路还包括：根据结点ND54的电压电平，对结点ND53进行电荷的供给/取出的电容元件191；以及根据结点ND51上的电压GATE有选择地导通，导通时，将电荷从结点ND53供给输出结点，生成高电压Vpp的N沟道MOS晶体管192。

电容元件191由P沟道MOS晶体管构成，其栅极连接在结点ND52上，反向栅极、源极及漏极共同连接在结点ND53上。在该电容元件191中，结点ND52被驱动成负电压，所以电容元件191的栅极连接在结点ND52上，反向栅极、源极及漏极连接在结点ND53上。通过在栅极上接收负电压，防止电荷流入衬底区域。

图22是表示图21所示的高压发生电路的工作的信号波形图。以下参照图22，说明图21所示的高压发生电路的工作。

在时刻t0之前，负升压控制信号ZVBTB呈高电平，另外负升压预充电控制信号ZPREB呈接地电压电平。在该状态下，结点ND55呈Vthp-EXVDD电平，MOS晶体管190导通，结点ND54被预充电到接地电压电平。负升压预充电控制信号ZPREB上升到高电平，如果结点ND55的电压电平上升到MOS晶体管198的阈值电压Vthp，则MOS晶体管190呈非导通状态，结点ND54的预充电工作结束。

其次，在时刻t0，如果负升压控制信号ZVBTB被驱动成接地电压电平，则通过电容元件187的电容耦合，结点ND54的电压VBTB下降到负电压-Vb电平。该结点ND54的电压电平下降时，即使控制信号ZPUMP呈接地电压电平，但由于MOS晶体管186导通，所以通过电容元件187及191的电容值C1及C2的电容分割，供给结点ND54的电压VBTB的到达电压电平。即，用下式表示电压Vb。

Vb＝C1·EXVDD/(C1+C2)-L1s

这里，L1s表示耦合损失。另外，电容值C1及C2的值相等，在没有耦合损失的情况下，结点ND50的电压VBTB到达-EXVDD/2的电压电平。

其次，在时刻t1，预充电控制信号PRE上升到外部电源电压EXVDD电平，通过电容元件180的电容耦合，结点ND50的电压电平上升到2·EXVDD-Vthn的电压电平(这里假定没有耦合损失)。根据该结点ND50的电压电平的上升，MOS晶体管182及183导通，结点ND53的电压电平呈外部电源电压EXVDD电平，另外，结点ND51的电压GATE的电压电平被预充电到外部电源电压EXVDD电平。

在时刻t1b，如果预充电控制信号PRE下降到接地电压电平，则结点ND50的电压电平下降，通过MOS晶体管181的箝位工作，结点ND50的电压电平呈EXVDD-Vthn电平，MOS晶体管182及183呈非导通状态。

在时刻t2，使负上压预充电控制信号ZPREB下降到接地电压电平，另外几乎同时在时刻t3，使负升压控制信号ZVBTB上升到外部电源电压EXVDD电平。通过电容元件188的电容耦合，MOS晶体管190导通，结点ND54上的电压VBTB被预充电到接地电压电平。在该状态下，在时刻t0，泵控制信号ZPUMP被驱动成外部电源电压EXVDD电平，MOS晶体管186呈导通状态。因此，如果该结点ND54的电压VBTB上升到接地电压电平，则结点ND52的电压电平也相应地上升，通过电容元件191的电容耦合，结点ND53的电压电平上升，变成电压EXVDD+Vb电平。

在时刻t4，如果使泵控制信号ZPUMP从外部电源电压EXVDD下降到接地电压电平，则MOS晶体管185导通，另一方面，MOS晶体管186呈非导通状态，结点ND52的电压电平从接地电压电平上升到外部电源电压EXVDD电平。因此，通过电容元件191的电容耦合，结点ND53的电压电平再上升EXVDD，变成2·EXVDD+Vb电压电平。

其次，在时刻t5，如果输出门控制信号GATEE上升到高电压Vg电平，则结点ND51的电压GATE从外部电源电压EXVDD通过电容元件184的电容耦合而上升到电压Vg+EXVDD电平。电压Vg呈2·VDDS或高电压Vpp附近的电压电平，MOS晶体管192导通，蓄积在结点ND53上的电荷被传递给输出结点，高电压Vpp的电压电平上升。

在时刻t6，如果输出门控制信号GATEE下降到接地电压电平，则结点ND51的电压电平通过电容元件184的电容耦合而下降。在该时刻t6之后的时刻t7，预充电控制信号PRE再次上升到外部电源电压EXVDD电平，结点ND51及53分别被预充电到外部电源电压EXVDD电平。

另一方面，在时刻t2，结点ND50的电压VBTB被预充电到接地电压电平，准备下一次的升压工作。以后，通过反复进行从时刻t0开始的工作，使高电压Vpp的电压电平上升。高电压Vpp的最高到达电压电平随着外部电源电压EXVDD、阵列电源电压VDDS及MOS晶体管192的阈值电压的不同而不同。在电压GATE的最高电压电平比2·EXVDD+Vb+Vthn高的情况下，高电压Vpp最大能达到2·EXVDD+Vb电压电平。

如该图21所示，通过利用泵工作将电荷传递给结点ND53的电容元件191进行的使结点的最低电压升压到负电压电平，能将结点ND53的电压电平提高该负的升压电压Vb，在C1＝C2的情况下，能理想地上升到2.5·EXVDD电压电平。因此，即使利用外部电源电压EXVDD的标准值的下限电压电平进行工作，也能充分地提高高电压Vpp的电压电平。

图23是简略地表示电容元件187及191的剖面结构图。该电容元件187及191有相同的结构，所以在图23中，示出了电容元件187的剖面结构。

在图23中，在P型衬底区域200的表面上形成的N阱202内形成电容元件187。P型衬底区域200被偏压到接地电压电平。

电容元件187包括：在N阱202的表面上相间地形成的P型杂质区域203a及203b；在这些杂质区域203a及203b之间的沟道形成区域上通过图中未示出的栅极绝缘膜形成的栅极203；以及在N阱202的表面上形成的N阱杂质区域204。这些杂质区域203a、203b及204互相连接，共同接收负升压控制信号ZVBTB。栅极203连接在图21所示的结点ND50上，接收电压VBTB。

如该图23所示，在电容元件187中，即使电压VBTB低于负电压-Vb，但杂质区域203a、203b及204都呈接地电压电平。P型衬底区域200被偏压到接地电压电平，该P型衬底区域200及N阱202之间的PN结呈非导通状态。因此，能防止电荷从N阱202流到P型衬底区域200。

在高压发生电路中，即使在内部结点升压到负电压电平的情况下，只通过在形成P沟道MOS晶体管的P型衬底区域200内将N阱202分离，形成通常结构的MOS晶体管，能作为负电压升压电容利用。

另外，高电压Vpp通常被设定为1.5·VDDS电压电平。

图24是表示输出门控制信号GATEE发生部的结构之一例图。在图24中，输出门控制信号发生部包括：导通时将外部电源电压EXVDD传递给结点ND60的N沟道MOS晶体管211；将MOS晶体管211的栅极的下限电压箝位到EXVDD-Vthn电平的N沟道MOS晶体管212；根据控制信号GAT0，将电荷供给MOS晶体管211的栅极的电容元件210；根据控制信号GAT1，将电荷供给结点ND60的电容元件213；控制信号GAT2呈低电平时导通，将结点ND60的电压传递给输出结点，生成输出门控制信号GATEE的P沟道MOS晶体管214；以及控制信号GAT2呈高电平时导通，将输出门控制信号GATEE驱动成接地电压电平的N沟道MOS晶体管215。控制信号GAT0-GAT2的振幅为外部电源电压EXVDD电平。

图25是表示图24所示的输出门控制信号发生部的工作的信号波形图。以下，参照图25说明图24所示的门控制信号发生电路的工作。

控制信号GAT1从外部电源电压EXVDD下降到接地电压电平。这时，控制信号GAT0呈接地电压电平，MOS晶体管211的栅极电位为电压EXVDD-Vthn电平。随着控制信号GAT1的电压电平的下降，结点ND60的电压电平下降。控制信号GAT2的电压电平几乎与该控制信号GAT1的下降的同时上升到外部电源电压EXVDD电平，MOS晶体管215呈导通状态，输出门控制信号GATEE被驱动成接地电压电平。这时，结点ND60的电压电平为最大外部电源电压EXVDD电平，MOS晶体管214维持非导通状态。

接着，控制信号GAT0上升到电源电压EXVDD，MOS晶体管211导通，结点ND60的电压电平被预充电到外部电源电压EXVDD电平。

如果控制信号GAT0下降到接地电压电平，则MOS晶体管211的源极及漏极电压变得比其栅极电压高，MOS晶体管211呈非导通状态。

接着，在规定的时刻，控制信号GAT1上升到外部电源电压EXVDD电平，结点ND60的电压电平上升到2·EXVDD电平。几乎与该控制信号GAT1上升的同时，控制信号GAT2下降到接地电压电平，MOS晶体管214导通，MOS晶体管215呈非导通状态，输出门控制信号GATEE的电压电平上升到结点ND60上的电压电平、即电压2·EXVDD电平。

以后，通过反复进行该工作，能生成振幅为2·EXVDD电平的输出门控制信号GATEE。控制信号GAT1及GAT2由互相相辅的控制信号构成，通过用几乎与输出门控制信号GATEE相同的信号波形驱动控制信号GAT1，能根据振幅为外部电源电压EXVDD电平的控制信号，生成振幅为2·EXVDD电平的输出门控制信号GATEE。

另外，设有该输出门控制信号GATEE专用的升压电路，用该专用的升压电路的输出电压，对振幅呈外部电源电压EXVDD电平的输出门控制信号GATEE进行电平变换，也可以生成输出门控制信号GATEE。

[变更例]

图26是表示本发明的实施形态7的高压发生电路的变更例的结构图。在图26所示的结构中，电容元件187的主电极连接在结点ND53上，生压控制信号ZVBTB由CMOS反相器220供给电容元件187的另一电极。该CMOS反相器220将与泵控制信号ZPUMP同相的控制信号ZPUMPA反相，生成负升压控制信号ZVBTB。

另外，驱动电容元件191的一个电极结点电位的MOS晶体管186的源极结点被耦合在接地结点上。驱动结点ND51及ND53的电路部分与图21所示的高压发生电路的结构相同，对应的部分标以同一参照编号，其详细说明从略。

在该图26所示的高压发生电路中，对结点ND53并联地设置电容元件187及191。因此，电荷通过两个电容元件187及191被供给该结点ND53。因此，结点ND53对振幅为2·EXVDD的输出结点的电荷供给力增大，能快速且稳定地生成高电压Vpp。

另外，在图26所示的结构中，与双升压时相同，电容元件191的栅极连接在结点ND52上。可是，在单升压时，结点ND52只在接地电压和电源电压EXVDD之间变化，不被驱动成负电位。因此，也可以将电容元件191的栅极连接在结点ND53上，将源/漏/衬底区域连接在结点ND52上。在该配置的情况下，电容元件191的栅极电容和电容元件187的栅极电容连接在结点ND53上。因此，与电容元件191的衬底区域等的寄生电容连接在结点ND53上的结构相比，能降低结点ND53的寄生电容，能提高结点ND52和结点ND53之间的耦合系数，能改善泵效率。

如上所述，如果按照本发明的实施形态7，则将内部结点升压到负电压，然后将内部结点驱动成外部电源电压电平，能将内部结点的最大电压振幅设定为2·EXVDD+0.5·EXVDD，外部电源电压EXVDD即使下降到下限电平，也能稳定地生成呈规定的电压电平的高电压Vpp。

[实施形态8]

图27是简略地表示本发明的实施形态8的高压发生电路的结构图。在图27中，为了将内部结点ND53的振幅设定为2·EXVDD及2.5·EXVDD两者中的某一者而使用屏蔽金属布线。

即，在将内部结点ND53的电压电平设定成振幅为2.5·EXVDD的情况下，有必要采用双升压型。在此情况下，配置屏蔽金属布线235a、235b、以及242。因此，电容元件187连接在MOS晶体管186的源极结点上，另外在其另一个电极上通过屏蔽金属布线242接收偏压升压信号ZVBTB。另外，MOS晶体管190的漏极结点通过屏蔽金属布线235a，被耦合在MOS晶体管186的源极结点上。因此，能实现与图21所示的结构相同的双升压型高压发生电路。

另一方面，在将结点ND53的电压振幅设定为2·EXVDD的情况下，指定单升压结构。在此情况下，配置金属屏蔽布线240a、240b、以及237。因此，在此情况下，泵控制信号ZPUMPA通过反相器220供给电容元件187，另外电容元件187的电极不用MOS晶体管186、而是通过屏蔽金属布线240a连接在结点ND53上。

另外，MOS晶体管186的源极结点通过屏蔽金属布线240c连接在接地结点上，另外MOS晶体管190的漏极结点通过屏蔽金属布线240b连接在接地结点上。负电压升压预充电控制信号ZPREB在单升压模式时被固定在低电平。

因此在此情况下，由电容元件191及187并联地驱动结点ND53，能实现单升压型的内部电压发生电路。

因此，通过主工序作成同一电路结构，然后，对应于电源电压EXVDD的电压电平，通过切片工序有选择地配置屏蔽金属布线，能有选择地形成双升压型及单升压型的内部高压发生电路。

另外，在图27所示的结构中，电容元件191的栅极连接在ND52上，而且衬底区域及杂质区域(源/漏区)连接在结点ND53上。因此，在单升压时，在使电容元件191的连接方向相反的情况下，对应于单升压型/双升压型，用布线切换电容元件191的栅极和衬底区域/杂质区域的连接端。

在图21及图26所示的结构中，电压发生部包括生成电压GATE及结点ND53的预充电电压的电路部分，示出了根据预充电控制信号PRE及输出门控制信号GATEE工作的电路部分。

[变更例1]

图28是表示本发明的实施形态8的变更例的结构图。在图28中，金属开关250配置在MOS晶体管186的源极结点上，金属开关251配置在MOS晶体管190的漏板结点上，对结点ND53配置金属开关253。另外，金属开关252配置在电容元件187的电极结点上。在切片工序中用金属布线设定这些金属开关250-253的连接路径。

在双升压方式的情况下，金属开关250将布线245和电容元件187的栅极连接在MOS晶体管186的源极结点上。金属开关251将MOS晶体管190的漏极结点连接在布线245上。金属开关253将接地结点连接在布线247上。金属开关252将负电压生压控制信号ZVBTB耦合在电容元件187的源/漏/衬底区域上。

在单升压结构时，金属开关250将接地结点连接在MOS晶体管186的源极结点上，另外将电容元件187的栅极连接在布线245上。金属开关251将布线245连接在布线247上，而且将MOS晶体管190的漏极结点耦合在接地结点上。金属开关253将布线247连接在结点ND53上。金属开关252将反相器220的输出信号连接在电容元件187的源/漏/反向栅极结点上。

因此，通过在切片工序中用金属布线设定这些金属开关250-253的连接路径，能对应于外部电源电压EXVDD电压电平，实现双升压结构的高压发生电路及单升压结构的高压发生电路。

另外，在该图28所示的结构中，在单升压型及双升压型两者中不能变更电容元件191的连接。可是，在单升压型的情况下，在将电容元件191的栅极连接在结点ND53上的情况下，配置对电容元件191的栅极及衬底区域/杂质区域切换连接端用的金属开关。

另外，在图28所示的结构中，示出了电压发生部230根据预充电控制信号PRE及输出门控制信号GATEE，生成结点ND53的电压及电压GATE的电路部分。

[变更例2]

图29是简略地表示本发明的实施形态8的变更例2的结构图。在图29中，示出了对结点ND53的电压电平进行预充电的电压发生部的结构。

在图29中，高压发生电路包括：连接在MOS晶体管186的源极结点和接地结点之间、而且在其栅极上接收控制信号CTL1的N沟道MOS晶体管260；连接在结点ND60和结点ND61之间、而且在其栅极上接收控制信号CTL2的N沟道MOS晶体管261；连接在结点ND61和结点ND62之间、而且其栅极连接在接地结点上的P沟道MOS晶体管262；连接在结点ND62和接地结点之间、而且在其栅极上接收控制信号CTL3的N沟道MOS晶体管263；连接在结点ND62和结点ND53之间的P沟道MOS晶体管264；根据控制信号CTL4，将MOS晶体管264的栅极耦合在结点ND53上的P沟道MOS晶体管265；以及根据控制信号CTL5，将MOS晶体管264的栅极耦合在接地结点上的N沟道MOS晶体管266。

接收负电压生压控制信号ZVBTB和反相器220的输出信号的OR电路270的输出信号被供给电容元件187的电极结点。

在双升压结构时，控制信号CTL1被设定为负电压VBB电平，控制信号CTL2被设定为外部电源电压。另外，控制信号CTL3被设定为高电平(外部电源电压电平)。因此，MOS晶体管260呈非导通状态，MOS晶体管263呈导通状态，结点ND62被固定在接地电压电平。

另外，控制信号CTL4及CTL5被设定为低电平，MOS晶体管265呈导通状态，MOS晶体管266呈截止状态，MOS晶体管264的栅极连接在结点ND53上。

在双升压结构时，结点ND61在负电压-Vb和接地电压电平之间变化。因此，MOS晶体管262在结点ND61的电压电平高于其阈值电压以上时呈导通状态，所以在该双升压结构时，MOS晶体管262维持非导通状态。另一方面，MOS晶体管261呈导通状态，另外由于该控制信号CTL2维持在外部电源电压EXVDD电平，所以结点ND61的电压能被正确地传递给结点ND60。

在双升压结构时，结点ND53在外部电源电压EXVDD和2.5·EXVDD之间变化。因此，由于结点ND62维持在接地电压电平，所以MOS晶体管264经常维持非导通状态。

在双升压模式时，泵控制信号ZPUMPA被固定在高电平，反相器220的输出信号呈低电平。相应地，OR电路270作为缓冲电路工作，根据负电压生压控制信号ZVBTB，驱动电容元件187。

另一方面，在单升压结构时，控制信号CTL1被设定为外部电源电压电平，MOS晶体管260被设定为导通状态。另外控制信号CTL2被维持在接地电压电平，MOS晶体管261呈非导通状态。同样，控制信号CTL3被维持在接地电压电平，MOS晶体管263呈截止状态。因此，在单升压模式时，结点ND60被固定在接地电压电平。

在单升压结构时，负电压生压控制信号ZVBTB被固定在低电平，OR电路270根据反相器220的输出信号，驱动电容元件187。因此结点ND61在接地电压和外部电源电压EXVDD之间变化，MOS晶体管262导通，将外部电源电压EXVDD的振幅信号传递给结点ND62。

另外，在单升压模式时，控制信号CTL4被设定为高电压电平的高电平，MOS晶体管265呈截止状态，另一方面，控制信号CTL5被设定为外部电源电压电平，MOS晶体管266呈导通状态，MOS晶体管264的栅极被固定在接地电压电平。因此在此情况下，结点ND62上的外部电源电压EXVDD电平的振幅信号通过MOS晶体管264被传递给结点ND53。因此，结点ND53的电压电平能在外部电源电压EXVDD和2·EXVDD电压电平之间变化。

结点ND53的预充电电压电平为外部电源电压EXVDD电平，结点ND61的预充电电压也能通过MOS晶体管264及262设定为外部电源电压EXVDD电平，利用电容元件187的充电泵作用，能使结点ND61在外部电源电压EXVDD和2·EXVDD之间变化。

另外，在以上的说明中，没有特别说明电容元件191的连接方向。在按照单升压型和双升压型切换电容元件191的连接方向的情况下，同样，根据控制信号切换连接端。在此情况下，利用泵工作通过电容元件191传输电荷，所以能防止晶体管开关电路中的电荷损失，所以也可以用金属布线进行电容元件191的连接端的切换。

另外，为了连接端的切换，CMOS传输门也可以作为开关电路用。在电容元件191的连接端的切换中使用开关电路的情况下，在双升压结构中结点ND52被驱动成负电压，所以对连接在该结点ND52上的开关电路来说，作为控制信号与控制信号CTL1相同，有必要利用进行负电压电平变换的控制信号。对于连接结点ND53用的开关电路来说，作为控制信号，与控制信号CTL4相同，使用呈高电压VP电平的信号。因此，能对应于泵电路的结构，切换电容元件191的连接端。

图30是简略地表示图29所示的发生控制信号的部分的结构之一例图。在图30中，控制信号发生部包括：双升压指示信号DBLE激活时被激活，发生负电压VBB的负电压发生电路300；接收外部电源电压EXVDD及负电压VBB作为工作电源电压，对双升压指示信号DBLE进行变换，生成控制信号CTL1的电平变换电路302；双升压指示信号DBLE非激活时被激活，激活时生成高电压VP的高电压发生电路304；接收来自高电压发生电路304的高电压VP和接地电压作为工作电源电压，进行双升压指示信号DBLE的电平变换，生成控制信号CTL4的电平变换电路306；以及使双升压指示信号DBLE反相后生成控制信号CTL5的反相器308。

根据双升压指示信号DBLE，生成控制信号CTL2及CTL3。

由金属布线、焊接区的电压固定、或模式指定信号，决定双升压指示信号DBLE的逻辑电平。作为一例，在双升压模式设定时，双升压指示信号DBLE被设定为高电平，在单升压模式设定时，被设定为低电平。

负电压发生电路300在指定了双升压结构时生成负电压VBB。该负电压VBB是图21所示的结点ND54的电压VBTB的负电压-Vb以下的电压电平。负电压发生电路300非激活时输出接地电压。

电平变换电路302根据双升压指示信号DBLE，生成控制信号CTL1。如果指定了双升压结构时，控制信号CTL1被设定为负电压VBB电平，在指定了单升压结构时，被固定在高电平(外部电源电压EXVDD电平)。电平变换电路302用众所周知的电路结构构成，例如在图13所示的电平变换电路114中，通过使电源结点的电压极性及MOS晶体管的极性全部相反就能实现。

在指定了单升压结构时，控制信号CTL2及CTL3呈低电平(接地电压电平)，在指定了双升压结构时，呈高电平。

高压发生电路304在单升压结构时被激活，生成高电压VP。该高电压VP呈2·EXVDD以上的电压电平。高压发生电路304非激活时输出呈外部电源电压EXVDD电平的电压。

电平变换电路306将双升压指示信号DBLE反相，而且将其输出信号的高电平设定为高电压VP电平。因此，在单升压结构时，控制信号CTL4呈电压VP电平，在双升压结构时，呈接地电压电平的低电平。

反相器308接收外部电源电压作为工作电源电压，使双升压指示信号DBLE反相，生成控制信号CTL5。因此控制信号CTL5在双升压结构时呈低电平，在单升压结构时呈高电平。

另外，负电压发生电路300及高电压发生电路304分别由利用电容器的充电泵作用的充电泵电路构成。

图31是简略地表示图30所示的负电压发生电路300的结构之一例图。在图31中，负电压发生电路300包括：激活时，利用电容器的充电泵作用，在输出结点ND70上生成负电压VBB的充电泵电路300a；对双升压指示信号DBLE的电平进行变换的电平变换电路300b；以及根据电平变换电路300b的输出信号，有选择地导通，导通时将结点ND70耦合在接地结点上的N沟道MOS晶体管300c。

充电泵电路300a在双升压指示信号DBLE呈高电平激活时，根据来自图中未示出的时钟控制信号发生电路的时钟控制信号，进行充电泵工作，在结点ND70上生成负电压。在此情况下，双升压指示信号DBLE呈高电平时，电平变换电路300b的输出信号呈输出结点ND70的电压电平，MOS晶体管300c维持非导通状态。因此，随着充电泵工作，生成来自充电泵电路300a的负电压VBB。

另一方面，双升压指示信号DBLE呈低电平时，电平变换电路300b的输出信号呈外部电源电压EXVDD电平，MOS晶体管300c呈导通状态，结点ND70被固定在接地电压电平。充电泵电路300a在双升压指示信号DBLE呈低电平时停止充电泵工作。因此，来自该输出结点ND70的负电压VBB呈接地电压电平。

另外，也可以利用该图31所示的电平变换电路300b作为图30所示的电平变换电路302。在此情况下，电平变换电路300b的输出信号相当于控制信号CTL1。

图32是表示图30所示的高压发生电路304的结构之一例图。在图32中，高压发生电路304包括：激活时，利用电容器的充电泵作用，在结点ND72上生成高电压VP的充电泵电路304a；使双升压指示信号DBLE反相，而且单升压结构时变换起电平的电平变换电路304b；根据电平变换电路304b的输出信号，将结点ND72设定为外部电源电压EXVDD电平的P沟道MOS晶体管304c。

充电泵电路304a在双升压指示信号DBLE呈低电平、表示单升压结构时进行充电泵工作，在输出结点ND72上生成高电压VP。在该单升压结构时，电平变换电路304b的输出信号呈结点ND72上的电压VP电平，MOS晶体管304c呈非导通状态。因此，在结点ND72上被设定为该充电泵电路304a生成的呈高电压的电压电平。另一方面，在双升压结构时，双升压指示信号DBLE呈高电平，该电平变换电路304b的输出信号呈低电平(接地电压电平)，MOS晶体管304c导通，将外部电源电压EXVDD传递给结点ND72。充电泵电路304a在双升压结构时不进行充电泵工作。因此，该结点ND72上的高电压VP在双升压结构时变成外部电源电压EXVDD电平。

另外，在该图32所示的高压发生电路304的结构中，电平变换电路304b也可以作为生成控制信号CTL4的电平变换电路306用。从电平变换电路304b供给MOS晶体管304c的栅极的信号被作为控制信号CTL4用。

另外，关于图29所示的控制信号ZVBTB及ZPNPA的状态，也可以根据双升压指示信号DBLE设定其状态。例如，将取得了双升压指示信号DBLE和控制信号ZVBTB的与的信号作为负电压生压控制信号ZVBTB利用。另一方面，根据取得了双升压指示信号DBLE和泵控制信号ZPNPA的OR的信号，生成泵控制信号ZPNPA。

如上所述，如果按照本发明的实施形态8，则在外部电源电压的电压电平低的情况下，分成两个阶段进行电容器的充电泵工作，增大内部结点的输出电压振幅，在外部电源电压高的情况下，并行地使该电容器同时工作，蓄积电荷，能根据外部电源电压有效地生成呈必要的电压电平的高电压。

[实施形态9]

图33是简略地表示本发明的实施形态9的高压发生电路的控制部的结构图。在图33中，高电压发生控制部包括：对高电压Vpp进行分压，生成分电压VPDIV的分压电路400；对分电压VPDIV和基准电压Vrefd进行比较的比较电路402；根据比较电路402的输出信号和分电压VPDIV，生成电平检测信号DETN的偏压补偿电路404；响应电平检测信号DETN，有选择地被激活，激活时按照规定的周期进行振荡工作，生成泵时钟信号PCLK的环形振荡器406；以及将泵时钟信号PCLK作为基本时序信号，生成泵控制信号PRE、GATEE、ZPNP等的控制信号发生电路408。

来自该控制信号发生电路408的泵控制信号PRE等被供给前面的实施形态7及8所示的高压发生电路。

分压电路400包括串联连接在高压输入结点和接地结点之间的电阻元件400a及400b。该分压电路400的分压比被设定为0.43，分电压VPDIV被设定为比高电压Vpp的1/2电压电平低的电压电平。

比较电路402包括：构成对分电压VPDIV和基准电压Vrefd进行比较的差动级的N沟道MOS晶体管NQ1及NQ2；构成将电流供给这些MOS晶体管NQ1及NQ2的电流镜像级的P沟道MOS晶体管PQ1及PQ2；以及供给该比较电路工作电流的MOS晶体管NQ3。

MOS晶体管PQ1构成电流镜像级的主级，流过MOS晶体管PQ1的电流的镜像电流流过MOS晶体管PQ2。

激活信号EN被供给该比较电路402的电流源晶体管NQ3的栅极。该激活信号EN也可以是阵列激活信号，还可以是断电允许信号的反相信号。

在该比较电路402中，在分电压VPDIV比基准电压Vrefd高的情况下，比较电路402的输出信号呈高电平，另一方面，在分电压VPDIV比基准电压Vrefd低的情况下，比较电路402的输出信号呈低电平。

偏压补偿电路404包括：在栅极上接收比较电路402的输出信号，该比较电路402的输出信号呈高电平时，将电平检测信号DATN驱动成高电平的P沟道MOS晶体管PQ3；以及在栅极上接收分电压VPDIV，对MOS晶体管PQ3的驱动电流进行补偿的N沟道MOS晶体管NQ4。MOS晶体管NQ4连接在电流源晶体管NQ3上。因此，偏压补偿电路404也在激活信号EN激活时，进行生成电平检测信号DETN的工作。

在外部电源电压EXVDD变低的情况下，分电压VPDIV为Vpp/2电压电平时，外部电源电压EXVDD和分电压VPDIV的差变小，差动级的MOS晶体管NQ1及NQ2在线性区域内工作，该比较电路402的灵敏度有可能下降。因此，使分电压VPDIV的分压比小，例如为43/100，降低分电压VPDIV的电压电平，另外，基准电压Vrefd的电压电平也下降，使MOS晶体管NQ1及NQ2在饱和区域内工作。

另外，该差动级的分电压VPDIV与外部电源电压EXVDD的电压电平相比即使相对地高，但设有偏压补偿电路404，以便其电平检测的灵敏度不下降。在分电压VPDIV比基准电压Vrefd高的情况下，比较电路402的输出信号呈高电平，MOS晶体管NQ3的电导下降，另一方面，MOS晶体管NQ4的电导增大，偏压补偿电路404的输出信号被驱动成低电平。

另一方面，在分电压VPDIV比基准电压Vrefd低的情况下，比较电路402的输出信号呈低电平，MOS晶体管PQ3的电导增大，另外，MOS晶体管NQ4的电导下降。因此，在该状态下，偏压补偿电路404的输出信号被驱动成高电平。

即，关于MOS晶体管PQ3及NQ4，使它们的栅压随着比较电路402的输入信号和输出信号的变化而向同一方向变化，另外，通过使MOS晶体管NQ4在饱和区域内工作，能使MOS晶体管NQ4及PQ3随着比较电路402的输出信号的变化，而使电导相辅地变化，能使输出信号随着比较电路402的输出信号的变化而高速地变化。

因此，在比较电路402的灵敏度低的情况下，能根据该比较电路402的输出信号高速地驱动偏压补偿电路404的输出信号DETEN，在分电压VPDIV的电压电平高的情况下，也能正确地进行电压电平的检测工作。

环形振荡器496包括偶数级的反相器；以及接收其最后一级的反相器的输出信号和电平检测信号DETN的门电路。该门电路的输出信号被供给反相器列中的初级反相器。电平检测信号DETN呈高电平，分电压VPDIV比基准电压Vrefd低时，进行振荡工作。在分电压VPDIV比基准电压Vrefd高的情况下，电平检测信号DETN呈低电平，环形振荡器406停止振荡工作。因此，作为高电压Vpp的电压电平，能将高电压Vpp维持在100·Vrefd/43电压电平。

[变更例]

图34是简略地表示本发明的实施形态9的变更例的高压发生控制部的结构图。在该图34所示的结构中，在分压电路400中，电阻元件400ba及400bb串联连接在分压输出结点ND75和接地结点之间。在栅极上接收双升压指示信号的辅助信号ZDBLE的N沟道MOS晶体管400c与该电阻元件400ba并联连接。另外，双升压指示信号DBLE被供给控制信号发生电路408。该图34所示的高压发生控制部的其他结构与图33所示的结构相同，对应的部分标以同一参照编号，其详细说明从略。

在外部电源电压EXVDD例如为1.8V或2.5V低的情况下，指定双升压结构，进行双升压工作，生成高电压Vpp。在此情况下，辅助双升压指示信号ZDBLE被设定为低电平，MOS晶体管400c呈导通状态。因此，在此情况下，用分压比0.43对高电压Vpp进行分压，生成分电压VPDIV。

另一方面，在外部电源电压EXVDD例如为3.3V高的情况下，用单升压结构生成高电压Vpp。在此情况下辅助双升压指示信号ZDBLE被设定为高电平，MOS晶体管400c导通，电阻元件400b短路。因此，通过使电阻元件400a及400bb的电阻值相同，用分压比1/2从高电压Vpp生成来自输出结点ND75的分电压VPDIV。在该单升压结构时，控制信号发生电路408根据双升压指示信号DBLE，切换控制信号的发生形态(参照实施形态8)。

因此，通过利用该图34所示的结构，利用一个高压发生控制部，就能实现对应于多种外部电源电压的控制形态，另外，对应于高电压发生方式进行最佳的电平检测工作，能控制高电压发生工作。

另外，在图34中，也可以用屏蔽金属布线、或者用连接元件(熔丝元件)代替MOS晶体管400c。

图35是表示发生基准电压Vrefd的部分的结构之一例图。

在图35中，基准电压发生电路包括：耦合在外部电源结点上，供给恒定电流i0的恒定电流源420a；响应被供给控制输入端DIS的信号而有选择地导通，导通时将来自恒定电流源420a的电流供给结点ND78的P沟道MOS晶体管420b；串联连接在结点ND78及ND79之间的电阻元件420c及420d；连接在结点ND79和接地结点之间、其栅极连接在接地结点上的P沟道MOS晶体管420e；与电阻元件420c并联连接、而且在其栅极上接收双升压指示信号DBLE的N沟道MOS晶体管DBLE；以及响应被供给控制输入端DIS的信号而有选择地导通，导通时将输出结点ND78耦合在接地结点上的N沟道MOS晶体管420g。

图34所示的激活信号EN的反相信号被供给控制输入端DIS。

在外部电源电压EXVDD的电压电平低、双升压指示信号DBLE被设定为高电平的情况下，MOS晶体管420f导通，电阻元件420c短路。因此，用电阻元件420d的电阻值和恒定电流i0的积与MOS晶体管420e的阈值电压的绝对值Vthp的和供给结点ND78的基准电压Vrefd。

另一方面，在外部电源电压EXVDD高、高压发生电路被设定成双升压结构的情况下，双升压指示信号DBLE被设定为低电平，MOS晶体管420f呈非导通状态。在此情况下，用电阻元件420c及420d的合成电阻值与MOS晶体管420e的阈值电压的绝对值的和供给基准电压Vrefd。

因此，在外部电源电压EXVDD被设定得高的情况下，基准电压Vrefd的电压电平被设定得高、为Vpp/2，另一方面，在外部电源电压EXVDD被设定得低的情况下，基准电压Vrefd的电压电平被设定得低，例如为0.43Vpp.

另外，在图35所示的基准电压发生电路中，MOS晶体管420e也可以省略。

如上所述，如果按照本发明的实施形态9，则在外部电源电压被设定得低、用双升压方式生成内部高电压的情况下，检测该高电压的电平时，将供给比较电路的偏压设定得低，能用比较电路的所谓的“瞬时中断区域”进行比较工作，能准确地进行电平检测工作。

另外，根据该高电压的分压，调整最后输出电平检测信号的电路的驱动电流，补偿比较电路的灵敏度下降，能正确地生成电平检测信号。

另外，在该图35所示的基准电压发生电路的结构中，也可以用能熔断的连接元件、或者用屏蔽金属布线有选择地使电阻元件420c短路，来代替MOS晶体管420f。

如上所述，如果按照本发明，则根据外部电源电压的电压电平，调整内部电压发生形态，能能用一个芯片实现能对应于多种外部电源电压的半导体装置。

Claims (3)

1.一种半导体装置，其特征在于：备有接收第一电源电压作为工作电源电压，根据模式设定信号有选择地激活，激活时，根据外部信号生成第一内部信号的第一输入电路；

接收第二电源电压作为工作电源电压，响应上述模式设定信号有选择地激活，激活时，根据上述外部信号生成第二内部信号的第二输入电路；

将来自上述第二输入电路的第二内部信号电平变换成上述第一电源电压电平的振幅信号，生成第三内部信号的电平变换电路；以及

接收上述第一电源电压作为工作电源电压，根据上述第一及第三内部信号，生成传递给内部电路的第四内部信号的输入门电路，上述输入门电路在上述第一及第二输入电路非激活时，根据该非激活的输入电路的输出信号，作为缓冲电路工作，对上述电平变换电路或上述第一输入电路的输出信号进行缓冲处理。

2.根据权利要求1所述的半导体装置，其特征在于：还备有根据上述模式设定信号，使上述第一及第二电源电压的供给结点电气短路的电路。

3.根据权利要求1所述的半导体装置，其特征在于：还备有根据上述模式设定信号有选择地被非激活，非激活时，使上述第二电源电压的发生工作停止的内部电压发生电路。

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